JPH06349889A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06349889A JPH06349889A JP14049393A JP14049393A JPH06349889A JP H06349889 A JPH06349889 A JP H06349889A JP 14049393 A JP14049393 A JP 14049393A JP 14049393 A JP14049393 A JP 14049393A JP H06349889 A JPH06349889 A JP H06349889A
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- Japan
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- metal
- semiconductor element
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 チップサイズとほぼ同等でかつ高信頼性、低
コストのパッケージを実現する。 【構成】 半導体素子１上にフィルムキャリア２のポリ
イミドが接するように配置しポリイミド上に形成された
インナリード３と半導体素子１のＡｌ電極４とを金属突
起５を介して接合されている。半導体素子１のＡｌ電極
４で素子内に複数個電源端子やグランド端子が設けられ
ている場合には、金属突起５を形成する際に共通化する
同端子を結ぶように金属バー６を同時に形成しておくこ
とによって処理する。このように金属突起５と金属バー
６をある基板上に電解めっきによって形成しておき、熱
転写によりフィルムキャリア２のインナリード３に一括
で転写接合する。この後、半導体素子１のＡｌ電極４と
転写接合された金属突起５と接合することによって上記
のような構造の半導体パッケージを得る。
コストのパッケージを実現する。 【構成】 半導体素子１上にフィルムキャリア２のポリ
イミドが接するように配置しポリイミド上に形成された
インナリード３と半導体素子１のＡｌ電極４とを金属突
起５を介して接合されている。半導体素子１のＡｌ電極
４で素子内に複数個電源端子やグランド端子が設けられ
ている場合には、金属突起５を形成する際に共通化する
同端子を結ぶように金属バー６を同時に形成しておくこ
とによって処理する。このように金属突起５と金属バー
６をある基板上に電解めっきによって形成しておき、熱
転写によりフィルムキャリア２のインナリード３に一括
で転写接合する。この後、半導体素子１のＡｌ電極４と
転写接合された金属突起５と接合することによって上記
のような構造の半導体パッケージを得る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、より
詳しくはその実装構造に関するものである。
詳しくはその実装構造に関するものである。
【０００２】
【従来の技術】半導体素子をパッケージする方法には多
くの方法がある。現在最も良く用いられている方法を図
３に示す。この方式では、リードフレーム３０の中心部
にダイパッド３１が設けられ、この部分に半導体素子３
２が搭載される。半導体素子３２の周辺近くに形成され
た電極３３は、リードフレーム３０の対応するリードに
ワイヤー３４によって接続されている。そして全体を樹
脂３５によってモールドされる。
くの方法がある。現在最も良く用いられている方法を図
３に示す。この方式では、リードフレーム３０の中心部
にダイパッド３１が設けられ、この部分に半導体素子３
２が搭載される。半導体素子３２の周辺近くに形成され
た電極３３は、リードフレーム３０の対応するリードに
ワイヤー３４によって接続されている。そして全体を樹
脂３５によってモールドされる。
【０００３】
【発明が解決しようとする課題】しかしながら上記の方
式では、特にメモリーチップにおいて以下に示すような
問題が生じてきている。
式では、特にメモリーチップにおいて以下に示すような
問題が生じてきている。
【０００４】最近ではメモリチップを用いる電子機器が
多くなり、ますますその大容量化が必要とされてきてい
る。これらの要求に答えるため半導体素子の微細加工技
術はますます向上し、その記憶容量は著しく増大してい
く傾向にある。またこれにともないしチップ寸法は大型
化の傾向にある。
多くなり、ますますその大容量化が必要とされてきてい
る。これらの要求に答えるため半導体素子の微細加工技
術はますます向上し、その記憶容量は著しく増大してい
く傾向にある。またこれにともないしチップ寸法は大型
化の傾向にある。
【０００５】メモリチップのパッケージは、種類・寸法
および外部端子の配置・位置が半導体メーカー全社で統
一規格化されているが、電子機器の軽薄短小という要求
よりその規格では、できるだけ小さいパッケージにメモ
リーチップをパッケージングしていく傾向にある。これ
により以下に示すような問題がある。
および外部端子の配置・位置が半導体メーカー全社で統
一規格化されているが、電子機器の軽薄短小という要求
よりその規格では、できるだけ小さいパッケージにメモ
リーチップをパッケージングしていく傾向にある。これ
により以下に示すような問題がある。
【０００６】（ａ）大きなチップをできるだけ小さいパ
ッケージに入れるために、パッケージ内におけるチップ
占有率が高くなるとともに、モールド樹脂厚は薄くなっ
ていくために、パッケージクラックやその他信頼性の低
下などを引き起こす原因となっている。
ッケージに入れるために、パッケージ内におけるチップ
占有率が高くなるとともに、モールド樹脂厚は薄くなっ
ていくために、パッケージクラックやその他信頼性の低
下などを引き起こす原因となっている。
【０００７】（ｂ）チップに形成された電極は、対応す
るリードフレームにワイヤーによって接続されるため、
電極はチップ周辺に配置するという制約があった。この
ため電極をチップ中央部に形成したチップはこの方式で
はパッケージングできなかった。
るリードフレームにワイヤーによって接続されるため、
電極はチップ周辺に配置するという制約があった。この
ため電極をチップ中央部に形成したチップはこの方式で
はパッケージングできなかった。
【０００８】（ｃ）この方式ではチップ周辺に形成され
た電極をワイヤーによってリードフレームに接続するた
め、ワイヤーを張るための領域及び信頼性を確保するた
めにモールド樹脂を形成する領域をチップ周辺に確保す
る必要がある。よってこのパッケージではチップよりチ
ップ周辺から一定距離だけどうしても大きくなってしま
う。このためパッケージの小型化には極めて不利な要因
となっている。
た電極をワイヤーによってリードフレームに接続するた
め、ワイヤーを張るための領域及び信頼性を確保するた
めにモールド樹脂を形成する領域をチップ周辺に確保す
る必要がある。よってこのパッケージではチップよりチ
ップ周辺から一定距離だけどうしても大きくなってしま
う。このためパッケージの小型化には極めて不利な要因
となっている。
【０００９】（ｄ）メモリーチップの集積化が進むと、
外部から進入してくるα線および実装材料から放出され
るα線の影響でチップがソフトエラーを起こす。これを
防ぐために、現在では最終プロセスまで終了したメモリ
ーチップ表面にポリイミド膜を形成して、このα線の進
入を防いでいる。しかしこの方法はポリイミド膜を形成
するプロセスおよび材料費が余分にかかることからコス
トアップの原因となっている。
外部から進入してくるα線および実装材料から放出され
るα線の影響でチップがソフトエラーを起こす。これを
防ぐために、現在では最終プロセスまで終了したメモリ
ーチップ表面にポリイミド膜を形成して、このα線の進
入を防いでいる。しかしこの方法はポリイミド膜を形成
するプロセスおよび材料費が余分にかかることからコス
トアップの原因となっている。
【００１０】（ｅ）メモリーチップの設計では電気特
性、特にアクセスタイムの向上のため、チップ内に数カ
所任意に電源およびグランド端子を設けることが必要と
なってきている。しかし、従来方式ではリードフレーム
における電源およびグランド端子は固定されているとと
もに、チップの電極とリードフレームとは一対一に対応
させて接続しているため上記のような電極仕様のものに
は対応できない。
性、特にアクセスタイムの向上のため、チップ内に数カ
所任意に電源およびグランド端子を設けることが必要と
なってきている。しかし、従来方式ではリードフレーム
における電源およびグランド端子は固定されているとと
もに、チップの電極とリードフレームとは一対一に対応
させて接続しているため上記のような電極仕様のものに
は対応できない。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、半導体素子の一主面に形成された電極と
フィルムキャリアのインナーリードとが金属突起を介し
て接続されている実装体において、前記電極の少なくと
も一部は前記半導体素子の内部に設けられており、前記
フィルムキャリアのポリイミド面が前記半導体素子の１
主面と相対する状態で設置されており、前記インナーリ
ードの少なくとも一部は前記ポリイミド上に延在して、
前記電極と接続されており、特定の２つ以上の前記金属
突起同志が前記金属突起より前記半導体素子の一主面と
同一面上に延在した導体部分によって共通化されたこと
を特徴とした半導体装置を提供する。
めに本発明は、半導体素子の一主面に形成された電極と
フィルムキャリアのインナーリードとが金属突起を介し
て接続されている実装体において、前記電極の少なくと
も一部は前記半導体素子の内部に設けられており、前記
フィルムキャリアのポリイミド面が前記半導体素子の１
主面と相対する状態で設置されており、前記インナーリ
ードの少なくとも一部は前記ポリイミド上に延在して、
前記電極と接続されており、特定の２つ以上の前記金属
突起同志が前記金属突起より前記半導体素子の一主面と
同一面上に延在した導体部分によって共通化されたこと
を特徴とした半導体装置を提供する。
【００１２】
【作用】本発明は上記に示した構造、製造方法を用いる
ことにより、フィルムキャリアのポリイミドテープとチ
ップの主面とを相対するように設置し、ポリイミド上を
チップ中央部に向かって延在しているインナリードとチ
ップ電極とを金属突起を介して接続し、必要な場合は全
体をモールド樹脂によって封止する。チップ中央部に設
けられた電極からは延在させたインナリードで自由に接
続が可能となり、チップ上部に配置するフィルムキャリ
アは薄いため小型で、薄型のパッケージを実現する。ま
た、フィルムキャリアのポリイミド膜はα線防止膜の役
目を行い、電極内で共通化する端子は接続に用いられる
金属突起から延在した導体部によって任意でかつ自由に
行うことができる。
ことにより、フィルムキャリアのポリイミドテープとチ
ップの主面とを相対するように設置し、ポリイミド上を
チップ中央部に向かって延在しているインナリードとチ
ップ電極とを金属突起を介して接続し、必要な場合は全
体をモールド樹脂によって封止する。チップ中央部に設
けられた電極からは延在させたインナリードで自由に接
続が可能となり、チップ上部に配置するフィルムキャリ
アは薄いため小型で、薄型のパッケージを実現する。ま
た、フィルムキャリアのポリイミド膜はα線防止膜の役
目を行い、電極内で共通化する端子は接続に用いられる
金属突起から延在した導体部によって任意でかつ自由に
行うことができる。
【００１３】
【実施例】本発明の一実施例を図１とともに説明する。
【００１４】図１は本発明の実施例におけるパッケージ
の断面構造を示すものである。図１において、１は半導
体素子、２はフィルキャリアのポリイミド、３はフィル
ムキャリアのインナリード、４は半導体素子１の電極
（電極パッド）、５は金属突起、６は金属突起５を任意
に共通化する導体部、７はモールド樹脂を示す。
の断面構造を示すものである。図１において、１は半導
体素子、２はフィルキャリアのポリイミド、３はフィル
ムキャリアのインナリード、４は半導体素子１の電極
（電極パッド）、５は金属突起、６は金属突起５を任意
に共通化する導体部、７はモールド樹脂を示す。
【００１５】フィルムキャリア２は一般に用いられてい
るものならどんなものでも用いることができる。ただし
用いるポリイミトに含まれる放射性物質（ウラン、トリ
ウム）には十分注意をする必要があり、上記放射性物質
の材料への含有率は１ｐｐｂ以下であることが重要であ
る。３のインナリードは銅箔表面に錫または金がめっき
されているものを用いるが、この材料に於いても上記と
同様放射性物質の含有量には注意する必要があり、規定
値としてはフィルムキャリア２と同様である。金属突起
５、および金属突起５を任意に共通化する導体部６はめ
っきで形成した金を用いている。
るものならどんなものでも用いることができる。ただし
用いるポリイミトに含まれる放射性物質（ウラン、トリ
ウム）には十分注意をする必要があり、上記放射性物質
の材料への含有率は１ｐｐｂ以下であることが重要であ
る。３のインナリードは銅箔表面に錫または金がめっき
されているものを用いるが、この材料に於いても上記と
同様放射性物質の含有量には注意する必要があり、規定
値としてはフィルムキャリア２と同様である。金属突起
５、および金属突起５を任意に共通化する導体部６はめ
っきで形成した金を用いている。
【００１６】図２は本発明の実施例におけるパッケージ
の製造工程を示す。まず、同図（ａ）に示すように、ガ
ラスやセラミックなどの絶縁性基板２０上に導電膜２１
を全面に形成し、この上に半導体素子１の電極４に対応
した位置に開口部２２および特定の開口部同士を共通化
するライン状の開口部２３を形成しためっき用マスク２
４を形成する。導電膜２１にはＰｔやＩＴＯ（インジウ
ムティンオキサイド）を、めっき用マスク２４には感光
性フォトレジストを用い、厚さは１０〜２０μｍとし
た。また開口部２２の大きさは５０〜８０μｍ角もしく
は丸とし、ライン状の開口部２３は幅３０〜６０μｍと
開口部２２より小さい目に設定してある。
の製造工程を示す。まず、同図（ａ）に示すように、ガ
ラスやセラミックなどの絶縁性基板２０上に導電膜２１
を全面に形成し、この上に半導体素子１の電極４に対応
した位置に開口部２２および特定の開口部同士を共通化
するライン状の開口部２３を形成しためっき用マスク２
４を形成する。導電膜２１にはＰｔやＩＴＯ（インジウ
ムティンオキサイド）を、めっき用マスク２４には感光
性フォトレジストを用い、厚さは１０〜２０μｍとし
た。また開口部２２の大きさは５０〜８０μｍ角もしく
は丸とし、ライン状の開口部２３は幅３０〜６０μｍと
開口部２２より小さい目に設定してある。
【００１７】次に同図（ｂ）に示すように、導電膜２１
を電極として電解めっき法によって、開口部２２とライ
ン状の開口部２３に金めっきを行い、金属突起２５と金
属バー２６とを形成する。めっき終了後フォトレジスト
であるめっき用マスク２４を除去する。めっき厚は１０
〜２０μｍとした。
を電極として電解めっき法によって、開口部２２とライ
ン状の開口部２３に金めっきを行い、金属突起２５と金
属バー２６とを形成する。めっき終了後フォトレジスト
であるめっき用マスク２４を除去する。めっき厚は１０
〜２０μｍとした。
【００１８】次に同図（ｃ）に示すように、フィルムキ
ャリアのインナリード２７と金属突起２５とを位置合わ
せし、加熱されたツールによって加圧する。このときイ
ンナリード２７の表面はＳｎもしくはＡｕめっきが施さ
れたものを用い、加熱及び加圧により金属突起２５とイ
ンナリード２７の間でＡｕーＳｎ共晶またはＡｕ−Ａｕ
の熱圧着によって、金属突起２５がインナリード２７側
に転写、接合される。
ャリアのインナリード２７と金属突起２５とを位置合わ
せし、加熱されたツールによって加圧する。このときイ
ンナリード２７の表面はＳｎもしくはＡｕめっきが施さ
れたものを用い、加熱及び加圧により金属突起２５とイ
ンナリード２７の間でＡｕーＳｎ共晶またはＡｕ−Ａｕ
の熱圧着によって、金属突起２５がインナリード２７側
に転写、接合される。
【００１９】このとき、同図（ｄ）に示すように、同時
に金属バー２６もインナリード２７側に転写される。こ
のときインナリード２７は転写時にフォーミングされ、
インナリード２７の先端がフィルムキャリアより下方に
位置しているので共通バー２６は他リードには接触しな
いようになっている。
に金属バー２６もインナリード２７側に転写される。こ
のときインナリード２７は転写時にフォーミングされ、
インナリード２７の先端がフィルムキャリアより下方に
位置しているので共通バー２６は他リードには接触しな
いようになっている。
【００２０】この後、（ｅ）に示すように半導体素子１
の電極４と、インナリード２７に転写、接合した金属突
起２５とを位置合わせし、ツールによって加熱及び加圧
を行い、両者を接合する。この時の接合はＡｕ−Ａｌ合
金によってなされる。
の電極４と、インナリード２７に転写、接合した金属突
起２５とを位置合わせし、ツールによって加熱及び加圧
を行い、両者を接合する。この時の接合はＡｕ−Ａｌ合
金によってなされる。
【００２１】この後、半導体素子１の表面部分及びイン
ナリード２７に樹脂３０をコーティングし、フィルムキ
ャリアのアウタリード２９の部分からパンチングによっ
て打ち抜く。打ち抜いたアウタリード２９は半導体素子
１のエッジ近傍でフォーミングする。（（ｆ）に示す）
（ｆ）に示す樹脂３０のコーティングの替わりに樹脂モ
ールドを行って、図１に示す構造とすることもできる。
ナリード２７に樹脂３０をコーティングし、フィルムキ
ャリアのアウタリード２９の部分からパンチングによっ
て打ち抜く。打ち抜いたアウタリード２９は半導体素子
１のエッジ近傍でフォーミングする。（（ｆ）に示す）
（ｆ）に示す樹脂３０のコーティングの替わりに樹脂モ
ールドを行って、図１に示す構造とすることもできる。
【００２２】
【発明の効果】本発明により以下に示すような効果があ
る。
る。
【００２３】（ａ）フィルムキャリアを用いた実装であ
るためダイパットを設ける必要がなく、小型、薄型のパ
ッケージングが可能となるとともにパッケージクラック
等の問題もなく、高信頼性パッケージを実現できる。
るためダイパットを設ける必要がなく、小型、薄型のパ
ッケージングが可能となるとともにパッケージクラック
等の問題もなく、高信頼性パッケージを実現できる。
【００２４】（ｂ）フィルムキャリアのインナーリード
がポリイミドを介してチップ表面に配置されるため、チ
ップの電極は従来のように必ずしもチップ周辺に配置さ
れていなくてもよい。よってチップ設計時に任意に電極
を配置することができるため信号、電源ライン長を短く
することができ、配線容量や配線抵抗の低減により配線
遅延とノイズが低減され、アクセスタイムの高速化等の
電気特性の向上が図ることが可能となる。
がポリイミドを介してチップ表面に配置されるため、チ
ップの電極は従来のように必ずしもチップ周辺に配置さ
れていなくてもよい。よってチップ設計時に任意に電極
を配置することができるため信号、電源ライン長を短く
することができ、配線容量や配線抵抗の低減により配線
遅延とノイズが低減され、アクセスタイムの高速化等の
電気特性の向上が図ることが可能となる。
【００２５】（ｃ）本発明はチップ表面にフィルムキャ
リアを配置し、チップの電極とインナリードとを金属突
起を介して接合する構造であるから、従来のワイヤーボ
ンディングによる方法のような、ワイヤーを張るための
領域、あるいはモールド樹脂を形成する領域を必要とせ
ず、パッケージサイズをチップサイズとほぼ同等にする
事ができる。
リアを配置し、チップの電極とインナリードとを金属突
起を介して接合する構造であるから、従来のワイヤーボ
ンディングによる方法のような、ワイヤーを張るための
領域、あるいはモールド樹脂を形成する領域を必要とせ
ず、パッケージサイズをチップサイズとほぼ同等にする
事ができる。
【００２６】（ｄ）一般にメモリーチップのα線対策と
してはチップ表面にポリイミドをコーティングするか貼
りつける。
してはチップ表面にポリイミドをコーティングするか貼
りつける。
【００２７】本発明では、フィリムキャリアのポリイミ
ドをそのままα線対策用のポリイミドとして用いること
が出来るため、チップ表面には従来のようにα線対策の
ためにポリイミドをコーティングや貼り付けたりする必
要がなくなるため、低コストのパッケージを実現するこ
とが出来る。
ドをそのままα線対策用のポリイミドとして用いること
が出来るため、チップ表面には従来のようにα線対策の
ためにポリイミドをコーティングや貼り付けたりする必
要がなくなるため、低コストのパッケージを実現するこ
とが出来る。
【００２８】（ｅ）メモリーチップの設計では電気特
性、特にアクセスタイムの向上のためチップ内に数カ所
任意に電源およびグランド電極を設けることが必要とな
ってきている。このようなチップに対しても金属突起を
形成する際に自由に共通化する金属バーを同時に形成す
るため、容易に対応可能となる。
性、特にアクセスタイムの向上のためチップ内に数カ所
任意に電源およびグランド電極を設けることが必要とな
ってきている。このようなチップに対しても金属突起を
形成する際に自由に共通化する金属バーを同時に形成す
るため、容易に対応可能となる。
【図１】本発明の半導体装置の一実施例の構成を示す分
解斜視図
解斜視図
【図２】同実施例装置の製造方法を示す工程図
【図３】従来の半導体装置の分解斜視図
【符号の説明】 １ 半導体素子 ２ フィルムキャリア ３ インナーリード ４ 電極 ５ 金属突起 ６ 金属バー ７ モールド樹脂
Claims (3)
- 【請求項１】半導体素子の電極に対応した位置に形成し
た基板上の金属突起をフィルムキャリアのインナリード
に転写接合し、次いで前記金属突起と半導体素子の電極
とを接合する実装体において、前記基板上の少なくとも
２つ以上の金属突起同士が前記金属突起と同一材料の導
体で連結していることを特徴とした半導体装置。 - 【請求項２】導体の高さは、少なくとも金属突起よりも
低いことを特徴とした請求項１記載の半導体装置。 - 【請求項３】導体の幅は、少なくとも金属突起の外形寸
法よりも小さいことを特徴とした請求項１または２記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049393A JP3055362B2 (ja) | 1993-06-11 | 1993-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049393A JP3055362B2 (ja) | 1993-06-11 | 1993-06-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06349889A true JPH06349889A (ja) | 1994-12-22 |
| JP3055362B2 JP3055362B2 (ja) | 2000-06-26 |
Family
ID=15269911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14049393A Expired - Fee Related JP3055362B2 (ja) | 1993-06-11 | 1993-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055362B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012796A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 半導体装置 |
-
1993
- 1993-06-11 JP JP14049393A patent/JP3055362B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012796A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3055362B2 (ja) | 2000-06-26 |
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