JPH06349860A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06349860A JPH06349860A JP13724093A JP13724093A JPH06349860A JP H06349860 A JPH06349860 A JP H06349860A JP 13724093 A JP13724093 A JP 13724093A JP 13724093 A JP13724093 A JP 13724093A JP H06349860 A JPH06349860 A JP H06349860A
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- semiconductor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 230000007423 decrease Effects 0.000 claims abstract description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 26
- 239000000969 carrier Substances 0.000 claims description 26
- 230000004888 barrier function Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 8
- 125000005842 heteroatom Chemical group 0.000 claims description 6
- 125000004429 atom Chemical group 0.000 claims 8
- 238000000034 method Methods 0.000 abstract description 19
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 20
- 230000000630 rising effect Effects 0.000 description 10
- 239000013078 crystal Substances 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000005484 gravity Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7725—Field effect transistors with delta-doped channel
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Abstract
(57)【要約】
【目的】 ＦＥＴの伝達特性におけるトランスコンダク
タンスｇｍの電圧Ｖｇｓ−Ｖｔｈに対する立上り方の急
峻性を大きくし、且つ該ＦＥＴのｇｍが最大値となる電
圧Ｖｇｓ−Ｖｔｈの小さいＦＥＴを用いた半導体装置を
提供する。 【構成】 半絶縁性基板上に形成されたチャネル層とな
りノンドープである半導体層中にδドープ層を形成する
際に、そのチャネル層となりノンドープである半導体層
中の厚さ方向において、δドープ層の濃度を半絶縁性基
板とは反対側の半導体表面に向かって増大させるか、も
しくはδドープ層間隔を半絶縁性基板とは反対側の半導
体表面に向かって小さくすることにより、ＦＥＴにおけ
るチャネル層を流れるキャリアの濃度分布の重心を、よ
りゲート電極側に存在するように形成する。
タンスｇｍの電圧Ｖｇｓ−Ｖｔｈに対する立上り方の急
峻性を大きくし、且つ該ＦＥＴのｇｍが最大値となる電
圧Ｖｇｓ−Ｖｔｈの小さいＦＥＴを用いた半導体装置を
提供する。 【構成】 半絶縁性基板上に形成されたチャネル層とな
りノンドープである半導体層中にδドープ層を形成する
際に、そのチャネル層となりノンドープである半導体層
中の厚さ方向において、δドープ層の濃度を半絶縁性基
板とは反対側の半導体表面に向かって増大させるか、も
しくはδドープ層間隔を半絶縁性基板とは反対側の半導
体表面に向かって小さくすることにより、ＦＥＴにおけ
るチャネル層を流れるキャリアの濃度分布の重心を、よ
りゲート電極側に存在するように形成する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（以下、ＦＥＴと称す）を有する半導体装置に関する。
（以下、ＦＥＴと称す）を有する半導体装置に関する。
【０００２】
【従来の技術】現在、高速半導体素子として、化合物半
導体ＦＥＴを用いた集積回路が開発されており、その集
積回路の性能を向上させるために、化合物半導体ＦＥＴ
の高性能化の研究開発が盛んに行なわれている。ＦＥＴ
の高性能化における研究開発の一つとして、トランスコ
ンダクタンス（ｇｍ）の向上に関する研究を挙げること
ができる。ｇｍ向上の技術として、単原子ないし数原子
層程度の厚さで設けられた高濃度不純物半導体層（以
下、δドープ層と称す）を形成したことを特徴とするＦ
ＥＴがあり、その例が雑誌「ジャパニーズ・ジャーナル
・オブ・アプライド・フィズィクス（Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ ＡｐｐｌｉｅｄＰｈｙｓｉｃ
ｓ）」２４巻８号（１９８５）Ｌ６０８頁に記載されて
いる。また、均一なδドープ層を複数層、等間隔に設け
た不純物超格子型チャネル構造が、特開平１−３０８０
８２号公報に、δドープ層を１層設けたチャネル構造が
特開平１−１８６６８３号公報に記載されている。
導体ＦＥＴを用いた集積回路が開発されており、その集
積回路の性能を向上させるために、化合物半導体ＦＥＴ
の高性能化の研究開発が盛んに行なわれている。ＦＥＴ
の高性能化における研究開発の一つとして、トランスコ
ンダクタンス（ｇｍ）の向上に関する研究を挙げること
ができる。ｇｍ向上の技術として、単原子ないし数原子
層程度の厚さで設けられた高濃度不純物半導体層（以
下、δドープ層と称す）を形成したことを特徴とするＦ
ＥＴがあり、その例が雑誌「ジャパニーズ・ジャーナル
・オブ・アプライド・フィズィクス（Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ ＡｐｐｌｉｅｄＰｈｙｓｉｃ
ｓ）」２４巻８号（１９８５）Ｌ６０８頁に記載されて
いる。また、均一なδドープ層を複数層、等間隔に設け
た不純物超格子型チャネル構造が、特開平１−３０８０
８２号公報に、δドープ層を１層設けたチャネル構造が
特開平１−１８６６８３号公報に記載されている。
【０００３】
【発明が解決しようとする課題】上記従来技術を用いた
ＦＥＴについて我々が検討したところ、同一濃度のδド
ープ層を同一層数含み、且つチャネル層となるノンドー
プの半導体層の厚さの総計が同じ場合であっても、結晶
構造によっては、ＦＥＴの伝達特性におけるトランスコ
ンダクタンスｇｍ（∂Ｉｄｓ／∂Ｖｇｓ：ドレイン電流
Ｉｄｓをゲ−ト電圧Ｖｇｓで微分したもの）のゲート電
圧Ｖｇｓに対する立上り方の急峻性（ＦＥＴのしきい値
電圧Ｖｔｈを基準とし、該ＦＥＴのゲート電圧Ｖｇｓを
該ＦＥＴのしきい値電圧Ｖｔｈから正側に変化させる場
合において、ゲート電圧Ｖｇｓのしきい値電圧Ｖｔｈに
対する差（Ｖｇｓ−Ｖｔｈ）に対するｇｍの増加率）が
低下し、且つ該ＦＥＴのｇｍが最大値となる電圧Ｖｇｓ
−Ｖｔｈが増大するために、ｇｍが最大値となる電圧Ｖ
ｇｓ−Ｖｔｈにおけるドレイン電流が大きくなり、消費
電力が増加するという問題があった。
ＦＥＴについて我々が検討したところ、同一濃度のδド
ープ層を同一層数含み、且つチャネル層となるノンドー
プの半導体層の厚さの総計が同じ場合であっても、結晶
構造によっては、ＦＥＴの伝達特性におけるトランスコ
ンダクタンスｇｍ（∂Ｉｄｓ／∂Ｖｇｓ：ドレイン電流
Ｉｄｓをゲ−ト電圧Ｖｇｓで微分したもの）のゲート電
圧Ｖｇｓに対する立上り方の急峻性（ＦＥＴのしきい値
電圧Ｖｔｈを基準とし、該ＦＥＴのゲート電圧Ｖｇｓを
該ＦＥＴのしきい値電圧Ｖｔｈから正側に変化させる場
合において、ゲート電圧Ｖｇｓのしきい値電圧Ｖｔｈに
対する差（Ｖｇｓ−Ｖｔｈ）に対するｇｍの増加率）が
低下し、且つ該ＦＥＴのｇｍが最大値となる電圧Ｖｇｓ
−Ｖｔｈが増大するために、ｇｍが最大値となる電圧Ｖ
ｇｓ−Ｖｔｈにおけるドレイン電流が大きくなり、消費
電力が増加するという問題があった。
【０００４】本発明の目的は、上述のＦＥＴの伝達特性
におけるトランスコンダクタンスｇｍの電圧Ｖｇｓ−Ｖ
ｔｈに対する立上り方の急峻性を大きくし、且つ該ＦＥ
Ｔのｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈの小さいＦ
ＥＴを用いた半導体装置を提供することにある。
におけるトランスコンダクタンスｇｍの電圧Ｖｇｓ−Ｖ
ｔｈに対する立上り方の急峻性を大きくし、且つ該ＦＥ
Ｔのｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈの小さいＦ
ＥＴを用いた半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、半絶縁性基
板上に形成されたチャネル層となりノンドープである半
導体層中にδドープ層を形成する際に、そのチャネル層
となりノンドープである半導体層中の厚さ方向におい
て、δドープ層の濃度を半絶縁性基板とは反対側の半導
体表面に向かって増大させるか、もしくはδドープ層間
隔を半絶縁性基板とは反対側の半導体表面に向かって小
さくすることによって、ＦＥＴにおけるチャネル層を流
れるキャリアの濃度分布の重心を、よりゲート電極側に
存在するように形成することにより達成できる。上記キ
ャリアの濃度分布の重心の位置については、次の項で説
明する。
板上に形成されたチャネル層となりノンドープである半
導体層中にδドープ層を形成する際に、そのチャネル層
となりノンドープである半導体層中の厚さ方向におい
て、δドープ層の濃度を半絶縁性基板とは反対側の半導
体表面に向かって増大させるか、もしくはδドープ層間
隔を半絶縁性基板とは反対側の半導体表面に向かって小
さくすることによって、ＦＥＴにおけるチャネル層を流
れるキャリアの濃度分布の重心を、よりゲート電極側に
存在するように形成することにより達成できる。上記キ
ャリアの濃度分布の重心の位置については、次の項で説
明する。
【０００６】
【作用】本発明によれば、ＦＥＴの伝達特性におけるｇ
ｍの、電圧Ｖｇｓ−Ｖｔｈに対する立上り方の急峻性を
大きくし、かつ該ＦＥＴのｇｍが最大値となる電圧Ｖｇ
ｓ−Ｖｔｈを小さくできる。その理由は、半導体表面か
らキャリア濃度分布の重心までの距離Ｄを次式で表わす
と、 Ｄ＝∫ｘ・ｎ（ｘ）ｄｘ／∫ｎ（ｘ）ｄｘ ・・・・・（１） （ただし、ｘは半絶縁性基板とは反対側の半導体表面か
らの距離、ｎ（ｘ）は距離ｘにおけるキャリア濃度であ
る）、本発明の構造の半導体装置を作製すれば距離Ｄを
小さくすることができ、チャネルの厚さを薄くするのと
同様の作用をするためである。
ｍの、電圧Ｖｇｓ−Ｖｔｈに対する立上り方の急峻性を
大きくし、かつ該ＦＥＴのｇｍが最大値となる電圧Ｖｇ
ｓ−Ｖｔｈを小さくできる。その理由は、半導体表面か
らキャリア濃度分布の重心までの距離Ｄを次式で表わす
と、 Ｄ＝∫ｘ・ｎ（ｘ）ｄｘ／∫ｎ（ｘ）ｄｘ ・・・・・（１） （ただし、ｘは半絶縁性基板とは反対側の半導体表面か
らの距離、ｎ（ｘ）は距離ｘにおけるキャリア濃度であ
る）、本発明の構造の半導体装置を作製すれば距離Ｄを
小さくすることができ、チャネルの厚さを薄くするのと
同様の作用をするためである。
【０００７】本発明のもつ作用を図５を用いて説明す
る。図５は、図８に示した構造のＦＥＴ（チャネル層中
にδドープ層が一層存在する場合）の電圧Ｖｇｓ−Ｖｔ
ｈに対するｇｍの関係図である。ｇｍは、各構造におけ
るｇｍの最大値（ｇｍ，ｍａｘ）で規格化した値で示し
てある。図８に示した構造のＦＥＴの作製方法について
は後で述べる。図５における特性線１０１、１０２、１
０３の違いはチャネル層となるｕｎ−ＩｎｘＧａ１−ｘ
Ａｓ層２４（ｘ＝０．５３）の厚さである。ｕｎ−Ｉｎ
ｘＧａ１−ｘＡｓ層２４（ｘ＝０．５３）の厚さを示す
と、半絶縁性基板側およびショットキー電極側の順番
で、特性線１０１では７．５ｎｍおよび２．５ｎｍ、１
０２では５ｎｍおよび５ｎｍ、１０３では２．５ｎｍお
よび７．５ｎｍである。δドープ層２５の濃度およびｕ
ｎ−ＩｎｚＡｌ１−ｚＡｓ層２６の厚さは特性線１０
１、１０２、１０３に対して同一条件とした。図５にお
いては、ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈは、特
性線１０１の方が特性線１０３に比べて約０．１５Ｖ小
さくなっている。この図５から明らかなように、δドー
プ層を半絶縁性基板から遠ざけることで（特性線１０
１）、ｇｍの電圧Ｖｇｓ−Ｖｔｈに対する立上り方の急
峻性を大きくする作用をし、かつｇｍが最大値となる電
圧Ｖｇｓ−Ｖｔｈを小さくする作用をする。したがっ
て、ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈにおけるド
レイン電流を小さくする作用をし、消費電力を小さくす
る作用をする。
る。図５は、図８に示した構造のＦＥＴ（チャネル層中
にδドープ層が一層存在する場合）の電圧Ｖｇｓ−Ｖｔ
ｈに対するｇｍの関係図である。ｇｍは、各構造におけ
るｇｍの最大値（ｇｍ，ｍａｘ）で規格化した値で示し
てある。図８に示した構造のＦＥＴの作製方法について
は後で述べる。図５における特性線１０１、１０２、１
０３の違いはチャネル層となるｕｎ−ＩｎｘＧａ１−ｘ
Ａｓ層２４（ｘ＝０．５３）の厚さである。ｕｎ−Ｉｎ
ｘＧａ１−ｘＡｓ層２４（ｘ＝０．５３）の厚さを示す
と、半絶縁性基板側およびショットキー電極側の順番
で、特性線１０１では７．５ｎｍおよび２．５ｎｍ、１
０２では５ｎｍおよび５ｎｍ、１０３では２．５ｎｍお
よび７．５ｎｍである。δドープ層２５の濃度およびｕ
ｎ−ＩｎｚＡｌ１−ｚＡｓ層２６の厚さは特性線１０
１、１０２、１０３に対して同一条件とした。図５にお
いては、ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈは、特
性線１０１の方が特性線１０３に比べて約０．１５Ｖ小
さくなっている。この図５から明らかなように、δドー
プ層を半絶縁性基板から遠ざけることで（特性線１０
１）、ｇｍの電圧Ｖｇｓ−Ｖｔｈに対する立上り方の急
峻性を大きくする作用をし、かつｇｍが最大値となる電
圧Ｖｇｓ−Ｖｔｈを小さくする作用をする。したがっ
て、ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈにおけるド
レイン電流を小さくする作用をし、消費電力を小さくす
る作用をする。
【０００８】次に図６を用いて、上式（１）における距
離Ｄとｇｍの関係を示す。上式（１）におけるキャリア
濃度ｎ（ｘ）は、流体モデル２次元デバイスシミュレー
ション（雑誌「アイ・イー・イー・イー・トランザクシ
ョン・オブ・エレクトロン・デバイシズ（ＩＥＥＥ Ｔ
ｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）」Ｅ
Ｄ−３６巻１０号（１９８９）２３０７頁に記載）によ
り計算した。ｎ（ｘ）の計算は、図８の破線Ａ−Ｂにお
いて行なった。Ｄ＝０となる位置は、ショットキー電極
８とｕｎ−ＩｎｚＡｌ１−ｚＡｓ層２６の界面である。
距離Ｄは、電圧Ｖｇｓ−Ｖｔｈ＝０．４Ｖ、ドレイン−
ソース間電圧Ｖｄｓ＝１Ｖにおけるシミュレーション結
果から計算した。図６中の点１０１、１０２、１０３は
それぞれ図５中の特性線１０１、１０２、１０３に対応
している。図６中の特性線１１１は、距離Ｄに対して、
式ｇｍ＝Ａ＋Ｂ／Ｄ（ＡおよびＢは定数）を、定数Ａお
よびＢを変化させて図６中の点１０１、１０２、１０３
にフィッティングさせたものである。図６から、ｇｍは
１／Ｄにほぼ比例することがわかる。したがって、δド
ープ層の位置をゲート電極側に近づけて形成すること
は、距離Ｄを小さくし、ｇｍを増大させる作用をする。
離Ｄとｇｍの関係を示す。上式（１）におけるキャリア
濃度ｎ（ｘ）は、流体モデル２次元デバイスシミュレー
ション（雑誌「アイ・イー・イー・イー・トランザクシ
ョン・オブ・エレクトロン・デバイシズ（ＩＥＥＥ Ｔ
ｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）」Ｅ
Ｄ−３６巻１０号（１９８９）２３０７頁に記載）によ
り計算した。ｎ（ｘ）の計算は、図８の破線Ａ−Ｂにお
いて行なった。Ｄ＝０となる位置は、ショットキー電極
８とｕｎ−ＩｎｚＡｌ１−ｚＡｓ層２６の界面である。
距離Ｄは、電圧Ｖｇｓ−Ｖｔｈ＝０．４Ｖ、ドレイン−
ソース間電圧Ｖｄｓ＝１Ｖにおけるシミュレーション結
果から計算した。図６中の点１０１、１０２、１０３は
それぞれ図５中の特性線１０１、１０２、１０３に対応
している。図６中の特性線１１１は、距離Ｄに対して、
式ｇｍ＝Ａ＋Ｂ／Ｄ（ＡおよびＢは定数）を、定数Ａお
よびＢを変化させて図６中の点１０１、１０２、１０３
にフィッティングさせたものである。図６から、ｇｍは
１／Ｄにほぼ比例することがわかる。したがって、δド
ープ層の位置をゲート電極側に近づけて形成すること
は、距離Ｄを小さくし、ｇｍを増大させる作用をする。
【０００９】チャネル層中にδドープ層が複数層存在す
る場合についても、図９もしくは図１０の構造のＦＥＴ
を作製すれば、ｇｍの電圧Ｖｇｓ−Ｖｔｈに対する立上
り方の急峻性を大きくし、且つｇｍが最大値となる電圧
Ｖｇｓ−Ｖｔｈを小さくすることができる。図９、１０
に示した構造のＦＥＴの作製方法については後で述べ
る。
る場合についても、図９もしくは図１０の構造のＦＥＴ
を作製すれば、ｇｍの電圧Ｖｇｓ−Ｖｔｈに対する立上
り方の急峻性を大きくし、且つｇｍが最大値となる電圧
Ｖｇｓ−Ｖｔｈを小さくすることができる。図９、１０
に示した構造のＦＥＴの作製方法については後で述べ
る。
【００１０】
【実施例】（実施例１）本発明の実施例１のＦＥＴを用
いた半導体装置を、図２ないし図４、および図１により
説明する。
いた半導体装置を、図２ないし図４、および図１により
説明する。
【００１１】ＬＥＣ（Ｌｉｑｕｉｄ Ｅｎｃａｐｓｕｌ
ａｔｅｄ Ｃｚｏｃｋｒａｌｓｋｉ）法によって作製し
た半絶縁性ＧａＡｓ基板１に、ＭＢＥ法により、ノンド
ープＧａＡｓ層２（厚さ３００ｎｍ）、ｐ型ＧａＡｓ層
３（厚さ１００ｎｍ；不純物としてＢｅを１×１０17ｃ
ｍ−３含む）、ノンドープＧａＡｓ層４（厚さ１．５ｎ
ｍ）、δドープ層５（Ｓｉ原子面濃度１．３３×１０12
ｃｍ−２）、ノンドープＧａＡｓ層４（厚さ５．０ｎ
ｍ）、δドープ層５（Ｓｉ原子面濃度０．３３×１０12
ｃｍ−２）、ノンドープＧａＡｓ層４（厚さ２．０ｎ
ｍ）、δドープ層５（Ｓｉ原子面濃度３．３３×１０12
ｃｍ−２）、ノンドープＧａＡｓ層４（厚さ１．５ｎ
ｍ）を順次成長させた（図２）。ここで、ノンドープＧ
ａＡｓ層４およびδドープ層５は、チャネル層となる。
ｐ型ＧａＡｓ層３のｐ型不純物を補償するために、半絶
縁性基板に最も近いδドープ層から面濃度１．０×１０
12ｃｍ−２分のキャリアが消費される。また、表面準位
補償に対して、半絶縁性基板から最も遠いδドープ層か
ら面濃度約３．０×１０12ｃｍ−２分のキャリアが消費
される。したがって、本実施例１において、３層存在す
るδドープ層すべてからそれぞれ面濃度０．３３×１０
12ｃｍ−２分のキャリアがほぼ等しく発生する。
ａｔｅｄ Ｃｚｏｃｋｒａｌｓｋｉ）法によって作製し
た半絶縁性ＧａＡｓ基板１に、ＭＢＥ法により、ノンド
ープＧａＡｓ層２（厚さ３００ｎｍ）、ｐ型ＧａＡｓ層
３（厚さ１００ｎｍ；不純物としてＢｅを１×１０17ｃ
ｍ−３含む）、ノンドープＧａＡｓ層４（厚さ１．５ｎ
ｍ）、δドープ層５（Ｓｉ原子面濃度１．３３×１０12
ｃｍ−２）、ノンドープＧａＡｓ層４（厚さ５．０ｎ
ｍ）、δドープ層５（Ｓｉ原子面濃度０．３３×１０12
ｃｍ−２）、ノンドープＧａＡｓ層４（厚さ２．０ｎ
ｍ）、δドープ層５（Ｓｉ原子面濃度３．３３×１０12
ｃｍ−２）、ノンドープＧａＡｓ層４（厚さ１．５ｎ
ｍ）を順次成長させた（図２）。ここで、ノンドープＧ
ａＡｓ層４およびδドープ層５は、チャネル層となる。
ｐ型ＧａＡｓ層３のｐ型不純物を補償するために、半絶
縁性基板に最も近いδドープ層から面濃度１．０×１０
12ｃｍ−２分のキャリアが消費される。また、表面準位
補償に対して、半絶縁性基板から最も遠いδドープ層か
ら面濃度約３．０×１０12ｃｍ−２分のキャリアが消費
される。したがって、本実施例１において、３層存在す
るδドープ層すべてからそれぞれ面濃度０．３３×１０
12ｃｍ−２分のキャリアがほぼ等しく発生する。
【００１２】次に、ウェットエッチング法によってＦＥ
Ｔの素子領域となる領域を囲んで、深さ２００ｎｍの溝
を形成した後（図示せず）、ホトリソグラフィ技術を用
いてゲート電極となるショットキー電極８を形成した。
電極金属にはＷＳｉｘ（タングステンシリサイド）を用
いた。その後、深さ６０ｎｍのオーミック電極層形成用
溝１０をドライエッチング法により形成した（図３）。
Ｔの素子領域となる領域を囲んで、深さ２００ｎｍの溝
を形成した後（図示せず）、ホトリソグラフィ技術を用
いてゲート電極となるショットキー電極８を形成した。
電極金属にはＷＳｉｘ（タングステンシリサイド）を用
いた。その後、深さ６０ｎｍのオーミック電極層形成用
溝１０をドライエッチング法により形成した（図３）。
【００１３】次いで、ＭＯＶＰＥ（Ｍｅｔａｌ Ｏｒｇ
ａｎｉｃ Ｖａｐｏｒ ＰｈａｓｅＥｐｉｔａｘｙ）法
によりｎ型ＧａＡｓ層７（６０ｎｍ；不純物としてＳｉ
を５×１０18ｃｍ−３含む）を選択成長した（図４）。
ａｎｉｃ Ｖａｐｏｒ ＰｈａｓｅＥｐｉｔａｘｙ）法
によりｎ型ＧａＡｓ層７（６０ｎｍ；不純物としてＳｉ
を５×１０18ｃｍ−３含む）を選択成長した（図４）。
【００１４】次いで、ソース電極およびドレイン電極と
なるオ−ミック電極９を形成してＦＥＴを形成した（図
１）。
なるオ−ミック電極９を形成してＦＥＴを形成した（図
１）。
【００１５】本実施例１の半導体装置を用いることで、
電圧Ｖｇｓ−Ｖｔｈに対するｇｍの立上り方の急峻性を
大きくすることができ、且つ該ｇｍが最大値となる電圧
Ｖｇｓ−Ｖｔｈを小さくすることができた。
電圧Ｖｇｓ−Ｖｔｈに対するｇｍの立上り方の急峻性を
大きくすることができ、且つ該ｇｍが最大値となる電圧
Ｖｇｓ−Ｖｔｈを小さくすることができた。
【００１６】本実施例１では、各δドープ層からほぼ等
しい濃度のキャリアが発生する構造となっているが、発
生するキャリアの濃度を各δドープ層において変えても
かまわない。ゲート電極となるショットキー電極８によ
り近い位置にあるδドープ層から発生するキャリアの濃
度を高くすることで、電圧Ｖｇｓ−Ｖｔｈに対するｇｍ
の立上り方の急峻性を大きくする効果がある。
しい濃度のキャリアが発生する構造となっているが、発
生するキャリアの濃度を各δドープ層において変えても
かまわない。ゲート電極となるショットキー電極８によ
り近い位置にあるδドープ層から発生するキャリアの濃
度を高くすることで、電圧Ｖｇｓ−Ｖｔｈに対するｇｍ
の立上り方の急峻性を大きくする効果がある。
【００１７】本実施例１において、チャネル層となるノ
ンドープＧａＡｓ層４とゲート電極となるショットキー
電極８との間にノンドープＡｌｙＧａ１−ｙＡｓ層をヘ
テロバリア層として挿入した構造としてもよい。ヘテロ
バリア層を形成することにより、ゲート電極とチャネル
との間のリーク電流を抑制する効果があり、ゲート耐圧
を向上させる効果がある。
ンドープＧａＡｓ層４とゲート電極となるショットキー
電極８との間にノンドープＡｌｙＧａ１−ｙＡｓ層をヘ
テロバリア層として挿入した構造としてもよい。ヘテロ
バリア層を形成することにより、ゲート電極とチャネル
との間のリーク電流を抑制する効果があり、ゲート耐圧
を向上させる効果がある。
【００１８】図２に示した結晶構造におけるノンドープ
ＧａＡｓ層２とｐ型ＧａＡｓ層３との間に、ノンドープ
ＡｌｙＧａ１−ｙＡｓ層（組成比ｙ＝０．２ないし０．
４５程度）を挿入した構造を持つ結晶を用いてＦＥＴを
作製してもよい。この場合は、サイドゲート耐圧と低周
波振動発振耐圧とドレインコンダクタンスｇｄを改善す
る効果がある。また、ｐ型ＧａＡｓ層３をｐ型ＡｌｙＧ
ａ１−ｙＡｓ層（組成比ｙ＝０．２ないし０．４５程
度）に置き換えても同様の効果がある。
ＧａＡｓ層２とｐ型ＧａＡｓ層３との間に、ノンドープ
ＡｌｙＧａ１−ｙＡｓ層（組成比ｙ＝０．２ないし０．
４５程度）を挿入した構造を持つ結晶を用いてＦＥＴを
作製してもよい。この場合は、サイドゲート耐圧と低周
波振動発振耐圧とドレインコンダクタンスｇｄを改善す
る効果がある。また、ｐ型ＧａＡｓ層３をｐ型ＡｌｙＧ
ａ１−ｙＡｓ層（組成比ｙ＝０．２ないし０．４５程
度）に置き換えても同様の効果がある。
【００１９】（実施例２）図７は、実施例２における半
導体装置の断面図である。実施例２は、実施例１の工程
手順と同様にして作成できる。実施例２では、半絶縁性
ＧａＡｓ基板１に、ＭＢＥ法により、ノンドープＧａＡ
ｓ層２（厚さ３００ｎｍ）、ｐ型ＧａＡｓ層３（厚さ１
００ｎｍ；不純物としてＢｅを１×１０17ｃｍ−３含
む）、ノンドープＩｎｘＧａ１−ｘＡｓ層１４（厚さ
７．５ｎｍ；組成比ｘ＝０．２）、δドープ層１５（面
濃度５×１０12ｃｍ−２）、ノンドープＩｎｘＧａ１−
ｘＡｓ層１４（厚さ２．５ｎｍ；組成比ｘ＝０．２）、
ノンドープＡｌｙＧａ１−ｙＡｓ層１６（厚さ１０ｎ
ｍ；組成比ｙ＝０．３）を順次成長させた。ここで、ノ
ンドープＩｎｘＧａ１−ｘＡｓ層１４およびδドープ層
１５は、チャネル層となる。
導体装置の断面図である。実施例２は、実施例１の工程
手順と同様にして作成できる。実施例２では、半絶縁性
ＧａＡｓ基板１に、ＭＢＥ法により、ノンドープＧａＡ
ｓ層２（厚さ３００ｎｍ）、ｐ型ＧａＡｓ層３（厚さ１
００ｎｍ；不純物としてＢｅを１×１０17ｃｍ−３含
む）、ノンドープＩｎｘＧａ１−ｘＡｓ層１４（厚さ
７．５ｎｍ；組成比ｘ＝０．２）、δドープ層１５（面
濃度５×１０12ｃｍ−２）、ノンドープＩｎｘＧａ１−
ｘＡｓ層１４（厚さ２．５ｎｍ；組成比ｘ＝０．２）、
ノンドープＡｌｙＧａ１−ｙＡｓ層１６（厚さ１０ｎ
ｍ；組成比ｙ＝０．３）を順次成長させた。ここで、ノ
ンドープＩｎｘＧａ１−ｘＡｓ層１４およびδドープ層
１５は、チャネル層となる。
【００２０】本実施例２の半導体装置を用いても、実施
例１と同様に、電圧Ｖｇｓ−Ｖｔｈに対するｇｍの立上
り方の急峻性を大きくすることができ、且つ該ｇｍが最
大値となる電圧Ｖｇｓ−Ｖｔｈを小さくすることができ
た。
例１と同様に、電圧Ｖｇｓ−Ｖｔｈに対するｇｍの立上
り方の急峻性を大きくすることができ、且つ該ｇｍが最
大値となる電圧Ｖｇｓ−Ｖｔｈを小さくすることができ
た。
【００２１】本実施例２は、チャネル層となるノンドー
プＩｎｘＧａ１−ｘＡｓ層１４とゲート電極となるショ
ットキー電極８との間にノンドープＡｌｙＧａ１−ｙＡ
ｓ層１６をヘテロバリア層として挿入した構造となって
いる。ヘテロバリア層を形成することにより、ゲート電
極とチャネルとの間のリーク電流を抑制する効果があ
り、ゲート耐圧を向上させる効果がある。
プＩｎｘＧａ１−ｘＡｓ層１４とゲート電極となるショ
ットキー電極８との間にノンドープＡｌｙＧａ１−ｙＡ
ｓ層１６をヘテロバリア層として挿入した構造となって
いる。ヘテロバリア層を形成することにより、ゲート電
極とチャネルとの間のリーク電流を抑制する効果があ
り、ゲート耐圧を向上させる効果がある。
【００２２】また、本実施例２では、半絶縁性基板表面
に電極５０を設けて接地したが、これはバックゲート効
果を改善する効果がある。
に電極５０を設けて接地したが、これはバックゲート効
果を改善する効果がある。
【００２３】本実施例２においては、チャネル層となる
ノンドープＩｎｘＧａ１−ｘＡｓ層１４の組成比ｘを
０．２としているが、組成比ｘを０．２より大きな値と
してもよい。その場合はキャリアの移動度が大きくなる
のでｇｍを増大させる効果がある。
ノンドープＩｎｘＧａ１−ｘＡｓ層１４の組成比ｘを
０．２としているが、組成比ｘを０．２より大きな値と
してもよい。その場合はキャリアの移動度が大きくなる
のでｇｍを増大させる効果がある。
【００２４】図７におけるノンドープＧａＡｓ層２とｐ
型ＧａＡｓ層３との間に、ノンドープＡｌｙＧａ１−ｙ
Ａｓ層（組成比ｙ＝０．２ないし０．４５程度）を挿入
した構造を持つ結晶用いたＦＥＴ、もしくはｐ型ＧａＡ
ｓ層３をｐ型ＡｌｙＧａ１−ｙＡｓ層（組成比ｙ＝０．
２ないし０．４５程度）に置き換えた構造を持つ結晶用
いたＦＥＴにすると、サイドゲート耐圧と低周波振動発
振耐圧とドレインコンダクタンスｇｄを改善する効果が
あることは実施例１と同様である。
型ＧａＡｓ層３との間に、ノンドープＡｌｙＧａ１−ｙ
Ａｓ層（組成比ｙ＝０．２ないし０．４５程度）を挿入
した構造を持つ結晶用いたＦＥＴ、もしくはｐ型ＧａＡ
ｓ層３をｐ型ＡｌｙＧａ１−ｙＡｓ層（組成比ｙ＝０．
２ないし０．４５程度）に置き換えた構造を持つ結晶用
いたＦＥＴにすると、サイドゲート耐圧と低周波振動発
振耐圧とドレインコンダクタンスｇｄを改善する効果が
あることは実施例１と同様である。
【００２５】図７において、ゲート電極となるショット
キー電極８の端部付近からｎ型ＧａＡｓ層７の端部付近
に至るまでのノンドープＡｌｙＧａ１−ｙＡｓ層１６を
除去し、その除去部分にｎ型半導体層（例えばｎ型Ａｌ
ｙＧａ１−ｙＡｓ層）を形成してもよい。その場合は、
寄生抵抗を小さくできるので、ｇｍ値を向上させる効果
がある。
キー電極８の端部付近からｎ型ＧａＡｓ層７の端部付近
に至るまでのノンドープＡｌｙＧａ１−ｙＡｓ層１６を
除去し、その除去部分にｎ型半導体層（例えばｎ型Ａｌ
ｙＧａ１−ｙＡｓ層）を形成してもよい。その場合は、
寄生抵抗を小さくできるので、ｇｍ値を向上させる効果
がある。
【００２６】（実施例３）図８は、実施例３における半
導体装置の断面図である。実施例３は、実施例１の工程
手順と同様にして作成できる。実施例３の実施例１と異
なる点は、（１）半絶縁性ＩｎＰ基板２１に、ＭＢＥ法
により、ノンドープＩｎｚＡｌ１−ｚＡｓ層２２（厚さ
３００ｎｍ；組成比ｚ＝０．５２）、ｐ型ＩｎｚＡｌ１
−ｚＡｓ層２３（厚さ１００ｎｍ；組成比ｚ＝０．５
２、不純物としてＢｅを１×１０17ｃｍ−３含む）、ノ
ンドープＩｎｘＧａ１−ｘＡｓ層２４（厚さ７．５ｎ
ｍ；組成比ｘ＝０．５３）、δドープ層２５（Ｓｉ原子
面濃度５×１０12ｃｍ−２）、ノンドープＩｎｘＧａ１
−ｘＡｓ層２４（厚さ２．５ｎｍ；組成比ｘ＝０．５
３）、ノンドープＩｎｚＡｌ１−ｚＡｓ層２６（厚さ１
０ｎｍ；組成比ｚ＝０．５２）を順次成長させたこと
と、（２）ＭＯＶＰＥ法によりｎ型ＩｎｘＧａ１−ｘＡ
ｓ層２７（６０ｎｍ；組成比ｘ＝０．５３、不純物とし
てＳｉを１×１０19ｃｍ-3含む）を選択成長したことの
２点である。ここで、ノンドープＩｎｘＧａ１−ｘＡｓ
層２４およびδドープ層２５は、チャネル層となる。
導体装置の断面図である。実施例３は、実施例１の工程
手順と同様にして作成できる。実施例３の実施例１と異
なる点は、（１）半絶縁性ＩｎＰ基板２１に、ＭＢＥ法
により、ノンドープＩｎｚＡｌ１−ｚＡｓ層２２（厚さ
３００ｎｍ；組成比ｚ＝０．５２）、ｐ型ＩｎｚＡｌ１
−ｚＡｓ層２３（厚さ１００ｎｍ；組成比ｚ＝０．５
２、不純物としてＢｅを１×１０17ｃｍ−３含む）、ノ
ンドープＩｎｘＧａ１−ｘＡｓ層２４（厚さ７．５ｎ
ｍ；組成比ｘ＝０．５３）、δドープ層２５（Ｓｉ原子
面濃度５×１０12ｃｍ−２）、ノンドープＩｎｘＧａ１
−ｘＡｓ層２４（厚さ２．５ｎｍ；組成比ｘ＝０．５
３）、ノンドープＩｎｚＡｌ１−ｚＡｓ層２６（厚さ１
０ｎｍ；組成比ｚ＝０．５２）を順次成長させたこと
と、（２）ＭＯＶＰＥ法によりｎ型ＩｎｘＧａ１−ｘＡ
ｓ層２７（６０ｎｍ；組成比ｘ＝０．５３、不純物とし
てＳｉを１×１０19ｃｍ-3含む）を選択成長したことの
２点である。ここで、ノンドープＩｎｘＧａ１−ｘＡｓ
層２４およびδドープ層２５は、チャネル層となる。
【００２７】本実施例３の半導体装置を用いても、実施
例１および２と同様に、電圧Ｖｇｓ−Ｖｔｈに対するｇ
ｍの立上り方の急峻性を大きくすることができ、且つ該
ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈを小さくするこ
とができた。
例１および２と同様に、電圧Ｖｇｓ−Ｖｔｈに対するｇ
ｍの立上り方の急峻性を大きくすることができ、且つ該
ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈを小さくするこ
とができた。
【００２８】実施例２と比べて実施例３では、チャネル
層となるノンドープＩｎｘＧａ１−ｘＡｓ層２４のＩｎ
組成比ｘが、０．２から０．５３に大きくなり、チャネ
ル層における電子の移動度が増大するので、ｇｍを改善
する効果がある。
層となるノンドープＩｎｘＧａ１−ｘＡｓ層２４のＩｎ
組成比ｘが、０．２から０．５３に大きくなり、チャネ
ル層における電子の移動度が増大するので、ｇｍを改善
する効果がある。
【００２９】本実施例３においては、チャネル層となる
ノンドープＩｎｘＧａ１−ｘＡｓ層２４の組成比ｘを
０．５３としているが、組成比ｘを０．５３より大きな
値としてもよい。その場合はキャリアの移動度が大きく
なるのでｇｍをさらに増大させる効果がある。
ノンドープＩｎｘＧａ１−ｘＡｓ層２４の組成比ｘを
０．５３としているが、組成比ｘを０．５３より大きな
値としてもよい。その場合はキャリアの移動度が大きく
なるのでｇｍをさらに増大させる効果がある。
【００３０】また、本実施例３でも実施例２と同様に、
バックゲート効果を改善するために、半絶縁性基板表面
に電極５０を設けて接地した。
バックゲート効果を改善するために、半絶縁性基板表面
に電極５０を設けて接地した。
【００３１】実施例２においてノンドープＩｎｘＧａ１
−ｘＡｓ層１４の伝導帯底部のエネルギー準位から見た
ｐ型ＧａＡｓ層３の伝導帯底部のエネルギー準位のエネ
ルギー障壁の高さが約０．１ｅＶであるのに対して、実
施例３においてノンドープＩｎｘＧａ１−ｘＡｓ層２４
の伝導帯底部のエネルギー準位に対するｐ型ＩｎｚＡｌ
１−ｚＡｓ層２３の伝導帯底部のエネルギー準位のエネ
ルギー障壁の高さは約０．４ｅＶと大きくなり、チャネ
ルから半絶縁性基板の方向に漏れて流れる電子電流を小
さくできるので、ドレインコンダクタンスｇｄを改善す
る効果がある。
−ｘＡｓ層１４の伝導帯底部のエネルギー準位から見た
ｐ型ＧａＡｓ層３の伝導帯底部のエネルギー準位のエネ
ルギー障壁の高さが約０．１ｅＶであるのに対して、実
施例３においてノンドープＩｎｘＧａ１−ｘＡｓ層２４
の伝導帯底部のエネルギー準位に対するｐ型ＩｎｚＡｌ
１−ｚＡｓ層２３の伝導帯底部のエネルギー準位のエネ
ルギー障壁の高さは約０．４ｅＶと大きくなり、チャネ
ルから半絶縁性基板の方向に漏れて流れる電子電流を小
さくできるので、ドレインコンダクタンスｇｄを改善す
る効果がある。
【００３２】（実施例４）図９は、実施例４における半
導体装置の断面図である。実施例４は、実施例１の工程
手順と同様にして作成できる。実施例４は実施例３と同
じくＩｎＰ基板を用いているが、実施例３と結晶構造が
異なる。実施例４の実施例３と異なる点は、ｐ型Ｉｎｚ
Ａｌ１−ｚＡｓ層２３の成長後に、ノンドープＩｎｘＧ
ａ１−ｘＡｓ層２４（厚さ２．５ｎｍ；組成比ｘ＝０．
５３）、δドープ層２５（Ｓｉ原子面濃度１．２×１０
12ｃｍ−２）、ノンドープＩｎｘＧａ１−ｘＡｓ層２４
（厚さ５．０ｎｍ；組成比ｘ＝０．５３）、δドープ層
２５（Ｓｉ原子面濃度３．８×１０12ｃｍ−２）、ノン
ドープＩｎｘＧａ１−ｘＡｓ層２４（厚さ２．５ｎｍ；
組成比ｘ＝０．５３）、ノンドープＩｎｚＡｌ１−ｚＡ
ｓ層２６（厚さ１０ｎｍ；組成比ｚ＝０．５２）を順次
成長したことである。ｐ型ＩｎｚＡｌ１−ｚＡｓ層２３
のｐ型不純物を補償するために、半絶縁性基板に近いδ
ドープ層から面濃度１．０×１０12ｃｍ−２分のキャリ
アが消費されるので、面濃度０．２×１０12ｃｍ−２分
のキャリアが発生する。また、表面準位補償に対して、
半絶縁性基板から遠いδドープ層から面濃度約３．０×
１０12ｃｍ−２分のキャリアが消費されるので、面濃度
０．８×１０12ｃｍ−２分のキャリアが発生する。
導体装置の断面図である。実施例４は、実施例１の工程
手順と同様にして作成できる。実施例４は実施例３と同
じくＩｎＰ基板を用いているが、実施例３と結晶構造が
異なる。実施例４の実施例３と異なる点は、ｐ型Ｉｎｚ
Ａｌ１−ｚＡｓ層２３の成長後に、ノンドープＩｎｘＧ
ａ１−ｘＡｓ層２４（厚さ２．５ｎｍ；組成比ｘ＝０．
５３）、δドープ層２５（Ｓｉ原子面濃度１．２×１０
12ｃｍ−２）、ノンドープＩｎｘＧａ１−ｘＡｓ層２４
（厚さ５．０ｎｍ；組成比ｘ＝０．５３）、δドープ層
２５（Ｓｉ原子面濃度３．８×１０12ｃｍ−２）、ノン
ドープＩｎｘＧａ１−ｘＡｓ層２４（厚さ２．５ｎｍ；
組成比ｘ＝０．５３）、ノンドープＩｎｚＡｌ１−ｚＡ
ｓ層２６（厚さ１０ｎｍ；組成比ｚ＝０．５２）を順次
成長したことである。ｐ型ＩｎｚＡｌ１−ｚＡｓ層２３
のｐ型不純物を補償するために、半絶縁性基板に近いδ
ドープ層から面濃度１．０×１０12ｃｍ−２分のキャリ
アが消費されるので、面濃度０．２×１０12ｃｍ−２分
のキャリアが発生する。また、表面準位補償に対して、
半絶縁性基板から遠いδドープ層から面濃度約３．０×
１０12ｃｍ−２分のキャリアが消費されるので、面濃度
０．８×１０12ｃｍ−２分のキャリアが発生する。
【００３３】本実施例４の半導体装置を用いても、実施
例１ないし３と同様に、電圧Ｖｇｓ−Ｖｔｈに対するｇ
ｍの立上り方の急峻性を大きくすることができ、且つ該
ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈを小さくするこ
とができた。
例１ないし３と同様に、電圧Ｖｇｓ−Ｖｔｈに対するｇ
ｍの立上り方の急峻性を大きくすることができ、且つ該
ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈを小さくするこ
とができた。
【００３４】本実施例４でも実施例２および３と同様
に、バックゲート効果を改善するために、半絶縁性基板
表面に電極５０を設けて接地した。
に、バックゲート効果を改善するために、半絶縁性基板
表面に電極５０を設けて接地した。
【００３５】実施例５ 図１０は、実施例５における半導体装置の断面図であ
る。実施例５は、実施例１の工程手順と同様にして作成
できる。実施例５は実施例３および４と同じくＩｎＰ基
板を用いているが、実施例３および４と結晶構造が異な
る。実施例５の実施例３および４と異なる点は、ｐ型Ｉ
ｎｚＡｌ１−ｚＡｓ層２３の成長後に、ノンドープＩｎ
ｘＧａ１−ｘＡｓ層２４（厚さ１．５ｎｍ；組成比ｘ＝
０．５３）、δドープ層２５（Ｓｉ原子面濃度１．３３
×１０12ｃｍ−２）、ノンドープＩｎｘＧａ１−ｘＡｓ
層２４（厚さ５．０ｎｍ；組成比ｘ＝０．５３）、δド
ープ層２５（Ｓｉ原子面濃度０．３３×１０12ｃｍ−
２）、ノンドープＩｎｘＧａ１−ｘＡｓ層２４（厚さ
２．０ｎｍ；組成比ｘ＝０．５３）、２５（Ｓｉ原子面
濃度３．３３×１０12ｃｍ−２）、ノンドープＩｎｘＧ
ａ１−ｘＡｓ層２４（厚さ１．５ｎｍ；組成比ｘ＝０．
５３）、ノンドープＩｎｚＡｌ１−ｚＡｓ層２６（厚さ
１０ｎｍ；組成比ｙ＝０．５２）を順次成長したことで
ある。ｐ型ＩｎｚＡｌ１−ｚＡｓ層２３のｐ型不純物を
補償するために、半絶縁性基板に最も近いδドープ層か
ら面濃度１．０×１０12ｃｍ−２分のキャリアが消費さ
れる。また、表面準位補償に対して、半絶縁性基板から
最も遠いδドープ層から面濃度約３．０×１０12ｃｍ−
２分のキャリアが消費される。したがって、本実施例５
において、３層存在するδドープ層すべてからそれぞれ
面濃度０．３３×１０12ｃｍ−２分のキャリアがほぼ等
しく発生する。
る。実施例５は、実施例１の工程手順と同様にして作成
できる。実施例５は実施例３および４と同じくＩｎＰ基
板を用いているが、実施例３および４と結晶構造が異な
る。実施例５の実施例３および４と異なる点は、ｐ型Ｉ
ｎｚＡｌ１−ｚＡｓ層２３の成長後に、ノンドープＩｎ
ｘＧａ１−ｘＡｓ層２４（厚さ１．５ｎｍ；組成比ｘ＝
０．５３）、δドープ層２５（Ｓｉ原子面濃度１．３３
×１０12ｃｍ−２）、ノンドープＩｎｘＧａ１−ｘＡｓ
層２４（厚さ５．０ｎｍ；組成比ｘ＝０．５３）、δド
ープ層２５（Ｓｉ原子面濃度０．３３×１０12ｃｍ−
２）、ノンドープＩｎｘＧａ１−ｘＡｓ層２４（厚さ
２．０ｎｍ；組成比ｘ＝０．５３）、２５（Ｓｉ原子面
濃度３．３３×１０12ｃｍ−２）、ノンドープＩｎｘＧ
ａ１−ｘＡｓ層２４（厚さ１．５ｎｍ；組成比ｘ＝０．
５３）、ノンドープＩｎｚＡｌ１−ｚＡｓ層２６（厚さ
１０ｎｍ；組成比ｙ＝０．５２）を順次成長したことで
ある。ｐ型ＩｎｚＡｌ１−ｚＡｓ層２３のｐ型不純物を
補償するために、半絶縁性基板に最も近いδドープ層か
ら面濃度１．０×１０12ｃｍ−２分のキャリアが消費さ
れる。また、表面準位補償に対して、半絶縁性基板から
最も遠いδドープ層から面濃度約３．０×１０12ｃｍ−
２分のキャリアが消費される。したがって、本実施例５
において、３層存在するδドープ層すべてからそれぞれ
面濃度０．３３×１０12ｃｍ−２分のキャリアがほぼ等
しく発生する。
【００３６】本実施例５の半導体装置を用いても、実施
例１ないし４と同様に、電圧Ｖｇｓ−Ｖｔｈに対するｇ
ｍの立上り方の急峻性を大きくすることができ、且つ該
ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈを小さくするこ
とができた。
例１ないし４と同様に、電圧Ｖｇｓ−Ｖｔｈに対するｇ
ｍの立上り方の急峻性を大きくすることができ、且つ該
ｇｍが最大値となる電圧Ｖｇｓ−Ｖｔｈを小さくするこ
とができた。
【００３７】本実施例５では、各δドープ層からほぼ等
しい濃度のキャリアが発生する構造となっているが、発
生するキャリアの濃度を各δドープ層において変えても
かまわない。ゲート電極となるショットキー電極８によ
り近い位置にあるδドープ層から発生するキャリアの濃
度を高くすることで、電圧Ｖｇｓ−Ｖｔｈに対するｇｍ
の立上り方の急峻性を大きくする効果があるのは実施例
１と同様である。
しい濃度のキャリアが発生する構造となっているが、発
生するキャリアの濃度を各δドープ層において変えても
かまわない。ゲート電極となるショットキー電極８によ
り近い位置にあるδドープ層から発生するキャリアの濃
度を高くすることで、電圧Ｖｇｓ−Ｖｔｈに対するｇｍ
の立上り方の急峻性を大きくする効果があるのは実施例
１と同様である。
【００３８】本実施例５でも半絶縁性基板表面に電極５
０を設けて接地したが、これがバックゲート効果を改善
する効果を有することは、実施例１ないし４と同様であ
る。
０を設けて接地したが、これがバックゲート効果を改善
する効果を有することは、実施例１ないし４と同様であ
る。
【００３９】図８、９および１０において、ゲート電極
となるショットキー電極８の端部付近からｎ型ＩｎｘＧ
ａ１−ｘＡｓ層２７の端部付近に至るまでのノンドープ
ＩｎｚＡｌ１−ｚＡｓ層２６を除去し、その除去部分に
ｎ型半導体層（例えばｎ型ＩｎｚＡｌ１−ｚＡｓ層）を
形成してもよい。その場合は、寄生抵抗を小さくできる
ので、ｇｍ値を向上させる効果がある。
となるショットキー電極８の端部付近からｎ型ＩｎｘＧ
ａ１−ｘＡｓ層２７の端部付近に至るまでのノンドープ
ＩｎｚＡｌ１−ｚＡｓ層２６を除去し、その除去部分に
ｎ型半導体層（例えばｎ型ＩｎｚＡｌ１−ｚＡｓ層）を
形成してもよい。その場合は、寄生抵抗を小さくできる
ので、ｇｍ値を向上させる効果がある。
【００４０】実施例１ないし５では、電子をキャリアと
して発生させるためにＳｉをδドープ層に用いている
が、電子をキャリアとして発生させることができればど
のような元素でもよい。
して発生させるためにＳｉをδドープ層に用いている
が、電子をキャリアとして発生させることができればど
のような元素でもよい。
【００４１】実施例１ないし５は、キャリアが電子であ
る半導体装置を示しているが、キャリアが正孔である半
導体装置についても実施例１ないし５の同様の構造を持
つ結晶を用いたＦＥＴを作製することによって、電圧Ｖ
ｇｓ−Ｖｔｈに対するｇｍの立上り方の急峻性を大きく
することができ、且つ該ｇｍが最大値となる電圧Ｖｇｓ
−Ｖｔｈを小さくすることができる。ただし、キャリア
が実施例１ないし５とは反対導電型となるため、実施例
１ないし５におけるｎ型半導体層をｐ型半導体層に、ｐ
型半導体層をｎ型半導体層に、電子をキャリアとして発
生させるδドープ層を、正孔をキャリアとして発生させ
るδドープ層に変更する必要がある。正孔をキャリアと
して発生させる元素としてＢｅがある。しかし、特にＢ
ｅに限ることはなく、正孔をキャリアとして発生させる
ことができればどのような元素でもよい。
る半導体装置を示しているが、キャリアが正孔である半
導体装置についても実施例１ないし５の同様の構造を持
つ結晶を用いたＦＥＴを作製することによって、電圧Ｖ
ｇｓ−Ｖｔｈに対するｇｍの立上り方の急峻性を大きく
することができ、且つ該ｇｍが最大値となる電圧Ｖｇｓ
−Ｖｔｈを小さくすることができる。ただし、キャリア
が実施例１ないし５とは反対導電型となるため、実施例
１ないし５におけるｎ型半導体層をｐ型半導体層に、ｐ
型半導体層をｎ型半導体層に、電子をキャリアとして発
生させるδドープ層を、正孔をキャリアとして発生させ
るδドープ層に変更する必要がある。正孔をキャリアと
して発生させる元素としてＢｅがある。しかし、特にＢ
ｅに限ることはなく、正孔をキャリアとして発生させる
ことができればどのような元素でもよい。
【００４２】
【発明の効果】本発明によれば、ｇｍが最大値となる電
圧Ｖｇｓ−Ｖｔｈにおけるドレイン電流が小さくなり、
消費電力を減少させることのできる半導体装置を提供で
きる。
圧Ｖｇｓ−Ｖｔｈにおけるドレイン電流が小さくなり、
消費電力を減少させることのできる半導体装置を提供で
きる。
【図１】本発明の実施例１のＦＥＴを用いた半導体装置
の断面図である。
の断面図である。
【図２】本発明の実施例１のＦＥＴを用いた半導体装置
の製造工程図１である。
の製造工程図１である。
【図３】本発明の実施例１のＦＥＴを用いた半導体装置
の製造工程図２である。
の製造工程図２である。
【図４】本発明の実施例１のＦＥＴを用いた半導体装置
の製造工程図３である。
の製造工程図３である。
【図５】電圧Ｖｇｓ−Ｖｔｈとトランスコンダクタンス
ｇｍの関係図である。
ｇｍの関係図である。
【図６】半導体表面からキャリアの重心位置までの距離
Ｄとトランスコンダクタンスｇｍの関係図である。
Ｄとトランスコンダクタンスｇｍの関係図である。
【図７】本発明の実施例２のＦＥＴを用いた半導体装置
の断面図である。
の断面図である。
【図８】本発明の実施例３のＦＥＴを用いた半導体装置
の断面図である。
の断面図である。
【図９】本発明の実施例４のＦＥＴを用いた半導体装置
の断面図である。
の断面図である。
【図１０】本発明の実施例５のＦＥＴを用いた半導体装
置の断面図である。
置の断面図である。
１……半絶縁性ＧａＡｓ基板、２……ノンドープＧａＡ
ｓ層、３……ｐ型ＧａＡｓ層、４……ノンドープＧａＡ
ｓ層、５……δドープ層、７……ｎ型ＧａＡｓ層、８…
…ショットキー電極、９……オ−ミック電極、１４……
ノンドープＩｎｘＧａ１−ｘＡｓ層、１５……δドープ
層、１６……ノンドープＡｌｙＧａ１−ｙＡｓ層、２１
……半絶縁性ＩｎＰ基板、２２……ノンドープＩｎｚＡ
ｌ１−ｚＡｓ層、２３……ｐ型ＩｎｚＡｌ１−ｚＡｓ
層、２４……ノンドープＩｎｘＧａ１−ｘＡｓ層、２５
……δドープ層、２６……ノンドープＩｎｚＡｌ１−ｚ
Ａｓ層、２７……ｎ型ＩｎｘＧａ１−ｘＡｓ層、５０…
…電極、１０１……図８で示した構造の半導体装置にお
いてチャネル層となるｕｎ−ＩｎｘＧａ１−ｘＡｓ層２
４の厚さを半絶縁性基板側から７ｎｍおよび２ｎｍとし
た場合の電圧Ｖｇｓ−Ｖｔｈに対するｇｍの特性線、１
０２……図８で示した構造の半導体装置においてチャネ
ル層となるｕｎ−ＩｎｘＧａ１−ｘＡｓ層２４の厚さを
半絶縁性基板側から４．５ｎｍおよび４．５ｎｍとした
場合の電圧Ｖｇｓ−Ｖｔｈに対するｇｍの特性線、１０
３……図８で示した構造の半導体装置においてチャネル
層となるｕｎ−ＩｎｘＧａ１−ｘＡｓ層２４の厚さを半
絶縁性基板側から２ｎｍおよび７ｎｍとした場合の電圧
Ｖｇｓ−Ｖｔｈに対するｇｍの特性線、１１１……距離
Ｄに対して式ｇｍ＝Ａ＋Ｂ／Ｄを、定数ＡおよびＢを変
化させて図６中の点１０１、１０２、１０３にフィッテ
ィングさせた特性線。
ｓ層、３……ｐ型ＧａＡｓ層、４……ノンドープＧａＡ
ｓ層、５……δドープ層、７……ｎ型ＧａＡｓ層、８…
…ショットキー電極、９……オ−ミック電極、１４……
ノンドープＩｎｘＧａ１−ｘＡｓ層、１５……δドープ
層、１６……ノンドープＡｌｙＧａ１−ｙＡｓ層、２１
……半絶縁性ＩｎＰ基板、２２……ノンドープＩｎｚＡ
ｌ１−ｚＡｓ層、２３……ｐ型ＩｎｚＡｌ１−ｚＡｓ
層、２４……ノンドープＩｎｘＧａ１−ｘＡｓ層、２５
……δドープ層、２６……ノンドープＩｎｚＡｌ１−ｚ
Ａｓ層、２７……ｎ型ＩｎｘＧａ１−ｘＡｓ層、５０…
…電極、１０１……図８で示した構造の半導体装置にお
いてチャネル層となるｕｎ−ＩｎｘＧａ１−ｘＡｓ層２
４の厚さを半絶縁性基板側から７ｎｍおよび２ｎｍとし
た場合の電圧Ｖｇｓ−Ｖｔｈに対するｇｍの特性線、１
０２……図８で示した構造の半導体装置においてチャネ
ル層となるｕｎ−ＩｎｘＧａ１−ｘＡｓ層２４の厚さを
半絶縁性基板側から４．５ｎｍおよび４．５ｎｍとした
場合の電圧Ｖｇｓ−Ｖｔｈに対するｇｍの特性線、１０
３……図８で示した構造の半導体装置においてチャネル
層となるｕｎ−ＩｎｘＧａ１−ｘＡｓ層２４の厚さを半
絶縁性基板側から２ｎｍおよび７ｎｍとした場合の電圧
Ｖｇｓ−Ｖｔｈに対するｇｍの特性線、１１１……距離
Ｄに対して式ｇｍ＝Ａ＋Ｂ／Ｄを、定数ＡおよびＢを変
化させて図６中の点１０１、１０２、１０３にフィッテ
ィングさせた特性線。
Claims (19)
- 【請求項１】半絶縁性基板上に、ノンドープの半導体層
と、該ノンドープの半導体層中に存在して、キャリアを
供給する不純物原子が１原子ないし数原子分の厚さで分
布した半導体層（キャリア供給層）を一層もしくは複数
層有し、上記ノンドープの半導体層および上記キャリア
を供給する原子が１原子ないし数原子分の厚さで分布し
た半導体層とはチャネル層となり、該チャネル層内の上
記キャリア供給層間の厚さが上記半絶縁性基板側から半
導体表面方向に向かって小さくなるか、もしくは上記チ
ャネル層内の上記キャリア供給層の不純物原子の濃度が
上記半絶縁性基板側から半導体表面方向に向かって増大
しており、上記チャネル層上半導体表面に設けられて上
記チャネル層内を流れる電流を制御するショットキー電
極、および上記チャネル層にオーム性接触するソース電
極とドレイン電極が形成され、電界効果トランジスタを
形成していることを特徴とする半導体装置。 - 【請求項２】上記チャネル層内の上記キャリア供給層数
が１層であり、上記キャリア供給層上下に存在するノン
ドープの半導体層の厚さが、上記半絶縁性基板に遠い側
で小さくなっていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】上記チャネル層内の上記キャリア供給層の
うち最も濃度の大きい半導体層が、上記半絶縁性基板か
ら上記ノンドープの半導体層に向かう方向における、上
記チャネル層の厚さの中央の位置よりも少なくとも上記
半絶縁性基板とは反対側に存在していることを特徴とす
る請求項１記載の半導体装置。 - 【請求項４】上記チャネル層内の上記キャリア供給層の
うち、上記半絶縁性基板に最も近い上記キャリア供給層
と２番目に近い上記キャリア供給層とに挾まれた上記ノ
ンドープの半導体層の厚さは、上記半絶縁性基板に最も
遠い上記キャリア供給層と２番目に遠い上記キャリア供
給層とに挾まれた上記ノンドープの半導体層の厚さより
大きいことを特徴とする請求項１記載の半導体装置。 - 【請求項５】上記チャネル層と上記ゲート電極との間
に、上記チャネル層と比較して、禁制帯幅の異なる半導
体層（ヘテロバリア層）が形成されていることを特徴と
する請求項１ないし４のいずれかに記載の半導体装置。 - 【請求項６】上記ヘテロバリア層の電子親和力は、上記
チャネル層の電子親和力よりも小さいことを特徴とする
請求項５記載の半導体装置。 - 【請求項７】上記チャネル層と上記半絶縁性基板との間
に、上記キャリア供給層から供給されるキャリアとは反
対導電型のキャリアを供給する原子を含む半導体層（反
対導電型バッファ層）が形成されていることを特徴とす
る請求項１ないし４のいずれかに記載の半導体装置。 - 【請求項８】上記チャネル層と上記半絶縁性基板との間
に、上記チャネル層内のいずれかの半導体層と比較し
て、禁制帯幅の異なる半導体層（ヘテロバッファ層）が
形成されていることを特徴とする請求項１ないし４のい
ずれかに記載の半導体装置。 - 【請求項９】上記ヘテロバッファ層の電子親和力は、上
記チャネル層内のいずれかの半導体層の電子親和力より
も小さいことを特徴とする請求項８記載の半導体装置。 - 【請求項１０】上記半絶縁性基板はＧａＡｓであり、上
記チャネル層はＧａＡｓもしくはＩｎｘＧａ１−ｘＡｓ
であり、上記ヘテロバリア層はＡｌｙＧａ１−ｙＡｓも
しくはＧａＡｓであり、上記反対導電型バッファ層はＧ
ａＡｓもしくはＩｎｘＧａ１−ｘＡｓもしくはＡｌｙＧ
ａ１−ｙＡｓであり、上記ヘテロバッファ層はＧａＡｓ
もしくはＡｌｙＧａ１−ｙＡｓであることを特徴とする
請求項１ないし９のいずれかに記載の半導体装置。 - 【請求項１１】上記半絶縁性基板はＩｎＰであり、上記
チャネル層はＩｎｘＧａ１−ｘＡｓであり、上記ヘテロ
バリア層はＩｎｚＡｌ１−ｚＡｓであり、上記反対導電
型バッファ層はＩｎｘＧａ１−ｘＡｓであり、上記ヘテ
ロバッファ層はＩｎｚＡｌ１−ｚＡｓであることを特徴
とする請求項１ないし９のいずれかに記載の半導体装
置。 - 【請求項１２】上記チャネル層の厚さが１０ｎｍ以下で
あることを特徴とする請求項１ないし１１のいずれかに
記載の半導体装置。 - 【請求項１３】上記キャリア供給層の厚さが５ｎｍ以下
であり、かつ上記キャリア供給層間隔の上限が１０ｎｍ
以下であることを特徴とする請求項１ないし１２のいず
れかに記載の半導体装置。 - 【請求項１４】上記キャリアは電子もしくは正孔である
ことを特徴とする請求項１ないし１３のいずれかに記載
の半導体装置。 - 【請求項１５】請求項１ないし１４のいずれかに記載の
電界効果トランジスタが一個もしくは複数個接続されて
回路を形成していることを特徴とする半導体装置。 - 【請求項１６】請求項１ないし１４のいずれかに記載の
電界効果トランジスタが複数個接続されて回路を形成し
ている半導体装置において、少なくとも一個の電界効果
トランジスタが他の電界効果トランジスタとは反対導電
型のキャリアがチャネル層を走行する電界効果トランジ
スタであることを特徴とする半導体装置。 - 【請求項１７】上記電界効果トランジスタは電気的に接
続されていることを特徴とする請求項１５又は１６記載
の半導体装置。 - 【請求項１８】上記半絶縁性基板のチャネル層とは反対
側の表面上に電極が設けられていることを特徴とする請
求項１ないし１７のいずれかに記載の半導体装置。 - 【請求項１９】上記半絶縁性基板のチャネル層とは反対
側の表面上に設けられた電極が接地されていることを特
徴とする請求項１ないし１８のいずれかに記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13724093A JPH06349860A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13724093A JPH06349860A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349860A true JPH06349860A (ja) | 1994-12-22 |
Family
ID=15194055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13724093A Pending JPH06349860A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349860A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001067521A1 (fr) * | 2000-03-03 | 2001-09-13 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semiconducteur |
| JP2004282091A (ja) * | 2000-06-27 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体デバイス |
-
1993
- 1993-06-08 JP JP13724093A patent/JPH06349860A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001067521A1 (fr) * | 2000-03-03 | 2001-09-13 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semiconducteur |
| US6690035B1 (en) | 2000-03-03 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an active region of alternating layers |
| US6989553B2 (en) | 2000-03-03 | 2006-01-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an active region of alternating layers |
| JP2004282091A (ja) * | 2000-06-27 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体デバイス |
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