JPH063423A - Semiconductor circuit - Google Patents
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- JPH063423A JPH063423A JP4163105A JP16310592A JPH063423A JP H063423 A JPH063423 A JP H063423A JP 4163105 A JP4163105 A JP 4163105A JP 16310592 A JP16310592 A JP 16310592A JP H063423 A JPH063423 A JP H063423A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体回路に関し、より
詳細には、ＩＣからの論理的出力レベルと出力端子にお
ける実際の端子レベルとを比較し、出力が正常に行なわ
れているかどうかを判定することができる半導体回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor circuit, and more specifically, it compares a logical output level from an IC with an actual terminal level at an output terminal to determine whether or not an output is normally performed. A semiconductor circuit capable of
【０００２】[0002]
【従来の技術】図３（ａ）〜（ｃ）は従来の半導体回路
を概略的に示した回路構成図である。図３（ａ）の場合
出力デ−タラッチ回路31がインバ−タ32に接続され、
インバ−タ32はP 型MOS33p及びN 型MOS33nで構成された
ＣＭＯＳゲ−ト33を介して出力端子34に接続されてい
る。この場合、出力デ−タラッチ回路31の出力は、イン
バ−タ32で反転され、次いでＣＭＯＳゲ−ト33でさらに
反転されて出力端子34に出力される。図３（ｂ）の場合
出力デ−タラッチ回路35は、２入力NANDゲ−ト36の入
力端子ａ及び２入力NOR ゲ−ト37の入力端子ｃに接続さ
れると共に正論理のトライステ−トバッファ41の入力端
子ｅにも接続されている。２入力NANDゲ−ト36のもう一
方の入力端子ｂには入出力切り換え信号ＳI/O が入力さ
れており、２入力NORゲ−ト37のもう一方の入力端子ｄ
には、前記信号ＳI/O がインバ−タ40を介して入力され
ている。2. Description of the Related Art FIGS. 3A to 3C are circuit configuration diagrams schematically showing a conventional semiconductor circuit. In the case of FIG. 3A, the output data latch circuit 31 is connected to the inverter 32,
The inverter 32 is connected to the output terminal 34 via a CMOS gate 33 composed of a P-type MOS 33p and an N-type MOS 33n. In this case, the output of the output data latch circuit 31 is inverted by the inverter 32 and then further inverted by the CMOS gate 33 and output to the output terminal 34. In the case of FIG. 3B, the output data latch circuit 35 is connected to the input terminal a of the two-input NAND gate 36 and the input terminal c of the two-input NOR gate 37, and also has a positive logic tri-state buffer 41. Is also connected to the input terminal e of. The input / output switching signal S I / O is input to the other input terminal b of the 2-input NAND gate 36, and the other input terminal d of the 2-input NOR gate 37.
The signal S I / O is input to the input terminal via the inverter 40.
【０００３】38はＣＭＯＳゲ−トを示しており、ＣＭＯ
Ｓゲ−ト38はP 型MOS38p及びN 型MOS38nで構成されてい
る。P 型MOS38pのソ−スはＶDD電源に、ゲ−トは２入力
NANDゲ−ト36の出力側に接続されており、N 型MOS38nの
ソ−スは接地され、ゲ−トは２入力NOR ゲ−ト37の出力
側に接続されている。また、P 型MOS38pのドレインとN
型MOS38nのドレインとが接続され、該接続点にＣＭＯＳ
ゲ−ト38の出力端子OUT38 が形成されており、出力端子
OUT38 は端子39に接続されると共に負論理のトライステ
−トバッファ42の入力端子ｇにも接続されている。Reference numeral 38 denotes a CMOS gate, which is a CMO.
The S gate 38 is composed of a P-type MOS 38p and an N-type MOS 38n. The source of P-type MOS38p is the V DD power supply, and the gate is 2 inputs
It is connected to the output side of the NAND gate 36, the source of the N-type MOS 38n is grounded, and the gate is connected to the output side of the 2-input NOR gate 37. In addition, the drain of P-type MOS38p and N
Type MOS38n drain is connected to the connection point CMOS
The output terminal OUT 38 of the gate 38 is formed, and the output terminal
The OUT 38 is connected to the terminal 39 and also to the input terminal g of the negative logic tristate buffer 42.
【０００４】負論理のトライステ−トバッファ42の制御
端子ｈには入出力切り換え信号ＳI/ O が入力されてお
り、該切り換え信号ＳI/O は正論理のトライステ−トバ
ッファ41の制御端子ｆにも入力されている。また、トラ
イステ−トバッファ41、42の出力はワイヤ−ド・オアが
とられており、入力からマイクロコンピュ−タ（図示
せず）等に入力される。[0004] Negative logic tristate - to the control terminal h of Tobaffa 42 are input output switching signal S I / O is the switching signal S I / O is positive logic tristate - the Tobaffa 41 of the control terminal f Has also been entered. The outputs of the tri-state buffers 41 and 42 are wired OR, and the inputs are input to a microcomputer (not shown) or the like.
【０００５】上記の如く構成された半導体回路において
は、入力設定時は入出力切り換え信号ＳI/O がロ−レベ
ル（Ｌ）となり、出力設定時はハイレベル（Ｈ）となっ
て回路が制御されるようになっている。以下、場合分け
して説明する。 （１） 入出力切り換え信号ＳI/O が（Ｈ）となると、
２入力NANDゲ−ト36の入力端子ｂは（Ｈ）、２入力NOR
ゲ−ト37の入力端子ｄは（Ｌ）となる。これにより、出
力デ−タラッチ回路35の出力レベルが２入力NANDゲ−ト
36及び２入力NOR ゲ−ト37でインバ−トされてＣＭＯＳ
ゲ−ト38に入力され、そしてＣＭＯＳゲ−ト38で更にイ
ンバ−トされて出力端子OUT38 から端子39及びトライス
テ−トバッファ42の入力端子ｇに出力される。In the semiconductor circuit configured as described above, the input / output switching signal S I / O becomes low level (L) when the input is set, and becomes high level (H) when the output is set, and the circuit is controlled. It is supposed to be done. In the following, description will be made for different cases. (1) When the input / output switching signal S I / O becomes (H),
Input terminal b of 2-input NAND gate 36 is (H), 2-input NOR
The input terminal d of the gate 37 becomes (L). As a result, the output level of the output data latch circuit 35 is set to the 2-input NAND gate.
CMOS inverted with 36 and 2-input NOR gate 37
The signal is input to the gate 38, further inverted by the CMOS gate 38, and output from the output terminal OUT 38 to the terminal 39 and the input terminal g of the tri-state buffer 42.
【０００６】（２） 入出力切り換え信号ＳI/O が
（Ｌ）となると、２入力NANDゲ−ト36の入力端子ｂは
（Ｌ）、２入力NOR ゲ−ト37の入力端子ｄは（Ｈ）とな
る。こうなると、出力デ−タラッチ回路35の出力レベル
に関わりなく、 ２入力NANDゲ−ト36からは（Ｈ）、２入
力NOR ゲ−ト37からは（Ｌ）が出力され、ＣＭＯＳ38が
オープンしてハイインピ−ダンス状態となる。(2) When the input / output switching signal S I / O becomes (L), the input terminal b of the 2-input NAND gate 36 is (L), and the input terminal d of the 2-input NOR gate 37 is ( H). In this case, regardless of the output level of the output data latch circuit 35, the 2-input NAND gate 36 outputs (H) and the 2-input NOR gate 37 outputs (L), and the CMOS 38 is opened. High-impedance state.
【０００７】一方、入出力切り換え信号ＳI/O は上記以
外に、正論理のトライステ−トバッファ41及び負論理の
トライステ−トバッファ42にも入力されており、前記信
号Ｓ I/O が（Ｈ）となると入力には出力デ−タラッチ
回路35の出力レベルがトライステ−トバッファ41を介し
て検出され、（Ｌ）となると端子39から入力する入力信
号がトライステ−トバッファ42を介して入力から内部
回路（図示せず）に入力される。On the other hand, the input / output switching signal SI / O Is above
Besides, the positive logic tri-state buffer 41 and the negative logic
It is also input to the tri-state buffer 42,
Issue S I / O Becomes (H), the output data latch
The output level of the circuit 35 goes through the tri-state buffer 41.
Is detected and becomes (L), the input signal input from terminal 39
Signal from the input via tristate buffer 42
Input to a circuit (not shown).
【０００８】（３） 入出力切り換え信号ＳI/O が
（Ｈ）となると、トライステ−トバッファ41の制御端子
ｆ及びトライステ−トバッファ42の制御端子ｈが（Ｈ）
となり、トライステ−トバッファ41はアクティブスル−
状態となる一方で、トライステ−トバッファ42はハイイ
ンピ−ダンス状態となる。(3) When the input / output switching signal S I / O becomes (H), the control terminal f of the tri-state buffer 41 and the control terminal h of the tri-state buffer 42 become (H).
Then, the tri-state buffer 41 becomes an active buffer.
While in the state, the tri-state buffer 42 is in the high impedance state.
【０００９】（４） 入出力切り換え信号ＳI/O が
（Ｌ）となると、制御端子ｆおよび制御端子ｈが（Ｌ）
となり、上記とは逆に、トライステ−トバッファ42がア
クティブスル−状態となる一方で、トライステ−トバッ
ファ41がオープンしてハイインピ−ダンス状態となる。(4) When the input / output switching signal S I / O becomes (L), the control terminal f and the control terminal h become (L).
Contrary to the above, the tristate buffer 42 is in the active through state, while the tristate buffer 41 is open and in the high impedance state.
【００１０】図３（ｃ）の場合 上記図３（ｂ）に基づ
いて説明した半導体回路からトライステ−トバッファ4
1、42 を削除したものであり、トライステ−トバッファ4
1、42が配設されていないことを除けば、図３（ｃ）の半
導体回路の構成は図３（ｂ）で示した半導体回路の構成
と全く同一である。したがって動作に関しても、上記図
３（ｂ）のところで説明した（１）及び（３）と全く同
じ動作が行なわれる。In the case of FIG. 3C, from the semiconductor circuit described with reference to FIG.
Tristate buffer 4 with 1 and 42 removed
The configuration of the semiconductor circuit shown in FIG. 3C is exactly the same as the configuration of the semiconductor circuit shown in FIG. 3B except that the components 1 and 42 are not provided. Therefore, regarding the operation, exactly the same operation as (1) and (3) described in FIG. 3B is performed.
【００１１】[0011]
【発明が解決しようとする課題】ＩＣの出力端子レベル
は、該端子にかかる負荷の状態によっては、例えば、出
力端子に過度の負荷がかかったり、あるいは外部回路が
ショ−トしていたりする場合には、希望する論理レベル
にならないことがある。その場合、出力端子レベルの異
常を検知してＩＣ内部（例えば、マイクロコンピュ−
タ）あるいは外部（例えば、LED 表示）に知らせ、適当
な処理を行なう必要がある。図３（ａ）、（ｂ）、
（ｃ）で示した半導体回路で言えば、出力デ−タラッチ
回路31、35、135 の出力レベルと端子34、39、139 における
実際の端子レベルとを比較判定し、両者における論理レ
ベルが一致していていなければ、上記したようなしかる
べき処理を行なわなければならない。The output terminal level of the IC depends on the state of the load applied to the terminal, for example, when the output terminal is excessively loaded or the external circuit is short-circuited. May not reach the desired logical level. In that case, an abnormality at the output terminal level is detected to detect the inside of the IC (for example, a microcomputer.
Data) or the outside (for example, LED display) to notify it and perform appropriate processing. 3 (a), (b),
Speaking of the semiconductor circuit shown in (c), the output levels of the output data latch circuits 31, 35, 135 and the actual terminal levels at the terminals 34, 39, 139 are compared and determined, and the logic levels at both sides match. If not, the appropriate processing as described above must be performed.
【００１２】しかし、図３（ａ）に示した半導体回路に
おける端子34は出力専用端子であり、外部回路を用いな
ければ端子31の論理レベルを検出することができないと
いう課題があり、図３（ｂ）及び図３（ｃ）に示した半
導体回路においても以下の課題がある。入出力切り換え
信号ＳI/O により端子39、139が出力端子として設定され
た場合、図３（ｂ）のものにおいてはトライステ−トバ
ッファ41はアクティブスル−状態、トライステ−トバッ
ファ42はハイインピ−ダンス状態となるので、トライス
テ−トバッファ41を介して出力デ−タラッチ回路35の出
力レベルを検出することはできるが端子39における論理
レベルを検出することはできず、図３（ｃ）のものにお
いては、端子139 における論理レベルを検出することは
できるが、出力デ−タラッチ回路135 の出力レベルを検
出することができない。However, the terminal 34 in the semiconductor circuit shown in FIG. 3A is an output-only terminal, and there is a problem that the logic level of the terminal 31 cannot be detected unless an external circuit is used. The semiconductor circuit shown in FIG. 3B and FIG. 3C also has the following problems. When the terminals 39 and 139 are set as output terminals by the input / output switching signal S I / O , the tri-state buffer 41 is in the active through state and the tri-state buffer 42 is in the high impedance state in FIG. 3 (b). Therefore, the output level of the output data latch circuit 35 can be detected through the tri-state buffer 41, but the logic level at the terminal 39 cannot be detected. In the case of FIG. 3 (c), The logic level at the terminal 139 can be detected, but the output level of the output data latch circuit 135 cannot be detected.
【００１３】本発明は上記課題に鑑みなされたものであ
り、ＩＣの論理的出力レベルと出力端子における実際の
端子レベルとに相違があるかどうかを判定することがで
きる半導体回路を提供することを目的としている。The present invention has been made in view of the above problems, and it is an object of the present invention to provide a semiconductor circuit capable of determining whether or not there is a difference between a logical output level of an IC and an actual terminal level at an output terminal. Has an aim.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体回路にあっては、出力デ−タラッ
チ回路から伝達ゲ−トを介して出力端子に接続された半
導体回路において、前記出力デ−タラッチ回路の出力側
と前記伝達ゲ−トの出力側とに、該伝達ゲ−トに対して
並列的に比較回路が接続されていることを特徴としてい
る。To achieve the above object, in a semiconductor circuit according to the present invention, a semiconductor circuit connected from an output data latch circuit to an output terminal via a transmission gate, A comparison circuit is connected to the output side of the output data latch circuit and the output side of the transmission gate in parallel with the transmission gate.
【００１５】[0015]
【作用】図１は本発明の基本構成を示したブロック図で
あり、図１に基づいて作用を説明する。11は出力デ−タ
ラッチ回路、14はフィルタ−回路を示しており、出力デ
−タラッチ回路11には書き込みタイミング信号ＳW 及び
デ−タ、フィルタ−回路14には書き込みタイミング信号
ＳW が入力されている。出力デ−タラッチ回路11がイン
バ−タ12及びＣＭＯＳゲ−ト15を介して出力端子16に接
続され、出力デ−タラッチ回路11の出力とＣＭＯＳゲ−
ト15の出力がE-NOR 回路等で構成された比較回路13に入
力され、比較回路13での比較結果はフィルタ−回路14を
介して出力されるようになっている。1 is a block diagram showing the basic structure of the present invention, and the operation will be described with reference to FIG. 11 output data - data latch circuit, 14 is a filter - shows a circuit, output data - write timing signal to the data latch circuit 11 S W and de - data, filter - write timing signal S W is input to the circuit 14 ing. The output data latch circuit 11 is connected to the output terminal 16 via the inverter 12 and the CMOS gate 15, and the output of the output data latch circuit 11 and the CMOS gate are connected.
The output of the circuit 15 is input to the comparison circuit 13 including an E-NOR circuit and the comparison result of the comparison circuit 13 is output via the filter circuit 14.
【００１６】出力デ−タラッチ回路11の出力はインバ−
タ12で反転されてＣＭＯＳ15に入力され、そしてＣＭＯ
Ｓゲ−ト15で再度反転され、ＣＭＯＳゲ−ト15から端子
16に出力される。比較回路13には、出力デ−タラッチ回
路11の出力レベルＡとＣＭＯＳゲ−ト15の出力レベル
（＝出力端子16におけるレベル）Ｂとが入力され、比較
される。比較回路13ではＡとＢとの論理レベルが比較さ
れ、ＡとＢとの論理レベルが相違している場合には、比
較結果がフィルタ−回路14を介してマイクロコンピュ−
タあるいは外部回路等に出力され、しかるべき処理が行
なわれる。The output of the output data latch circuit 11 is an inverter.
Inverted by the data 12 and input to the CMOS 15, and CMO
Inverted again at S gate 15 and from CMOS gate 15 to terminal
It is output to 16. The output level A of the output data latch circuit 11 and the output level B of the CMOS gate 15 (= level at the output terminal 16) B are input to the comparison circuit 13 for comparison. The comparison circuit 13 compares the logic levels of A and B, and if the logic levels of A and B are different, the comparison result is passed through the filter circuit 14 to the microcomputer.
Data to an external circuit or the like, and appropriate processing is performed.
【００１７】なお、比較回路13での比較結果を直接出力
せず、フィルタ回路14を介して出力するのは以下の理由
による。書き込みタイミング信号ＳW によりデ−タが出
力デ−タラッチ回路11に書き込まれてから出力レベルＡ
が決定かつ安定化するまでに所定の時間を要し、また、
出力レベルＡがＣＭＯＳゲ−ト15に伝達され出力レベル
Ｂとして比較回路13に入力されるまでに所定の伝達時間
を要する。したがって、前記所定時間及び伝達時間を考
慮することなく比較回路13から常に比較結果が出力され
ていれば、出力端子16における論理レベルが正常であっ
ても、出力レベルＡ及び出力レベルＢが決定かつ安定化
するのに要する時間の間、比較回路13から異常の検出を
示す信号が出力されてしまう場合がある。以上を考慮し
て本発明では、フィルタ−回路14を設け、フィルタ−回
路14に書き込みタイミング信号ＳW が入力してから一定
時間は比較結果を出力しないようにしている。The reason why the comparison result in the comparison circuit 13 is not directly output but is output via the filter circuit 14 is as follows. De The write timing signal S W - data output de - output level A from being written to the data latch circuit 11
Takes a certain amount of time to be determined and stabilized, and
It takes a predetermined transmission time for the output level A to be transmitted to the CMOS gate 15 and input to the comparison circuit 13 as the output level B. Therefore, if the comparison circuit 13 always outputs the comparison result without considering the predetermined time and the transmission time, the output level A and the output level B can be determined even if the logic level at the output terminal 16 is normal. During the time required for stabilization, the comparison circuit 13 may output a signal indicating detection of abnormality. In consideration of the above, in the present invention, the filter circuit 14 is provided and the comparison result is not output for a certain period of time after the write timing signal SW is input to the filter circuit 14.
【００１８】[0018]
【実施例】以下、本発明に係る半導体回路の実施例を図
面に基づいて説明する。図２は実施例に係る半導体回路
を概略的に示した回路構成図である。なお、従来例と同
一の機能を有する構成部品については同じ符号を付すこ
ととする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of a semiconductor circuit according to the present invention will be described below with reference to the drawings. FIG. 2 is a circuit configuration diagram schematically showing the semiconductor circuit according to the embodiment. It should be noted that components having the same functions as those of the conventional example are designated by the same reference numerals.
【００１９】図中、35は出力デ−タラッチ回路を示して
おり、出力デ−タラッチ回路35の入力側にはデ−タおよ
び書き込みタイミング信号ＳW が入力され、出力デ−タ
ラッチ回路35の出力側は２入力NANDゲ−ト36の入力端子
ａ、２入力NOR ゲ−ト37の入力端子ｃ、正論理のトライ
ステ−トバッファ41の入力端子ｅ及び比較回路21に接続
されている。２入力NANDゲ−ト36のもう一方の入力端子
ｂには入出力切り換え信号ＳI/O が入力されており、２
入力NOR ゲ−ト37の入力端子ｄには 前記信号ＳI/O が
インバ−タ40を介して入力されている。[0019] In the figure, 35 is an output de - data latch shows a circuit, output data - to the input side of the data latch circuit 35 de - data and write timing signal S W is input, output data - output of data latch circuit 35 The side is connected to the input terminal a of the 2-input NAND gate 36, the input terminal c of the 2-input NOR gate 37, the input terminal e of the positive logic tri-state buffer 41, and the comparison circuit 21. The input / output switching signal S I / O is input to the other input terminal b of the 2-input NAND gate 36.
The signal S I / O is input to the input terminal d of the input NOR gate 37 via the inverter 40.
【００２０】38はＣＭＯＳゲ−トを示しており、ＣＭＯ
Ｓゲ−ト38はP 型MOS38p及びN 型MOS38nで構成されてい
る。P 型MOS38pのソ−スはＶDD電源に、ゲ−トは２入力
NANDゲ−ト36の出力側に接続されており、N 型MOS38nの
ソ−スは接地され、ゲ−トは２入力NOR ゲ−ト37の出力
側に接続されている。また、P 型MOS38pのドレインとN
型MOS38nのドレインとが接続され、該接続点にＣＭＯＳ
ゲ−ト38の出力端子OUT38 が形成されており、出力端子
OUT38 は端子39、 負論理のトライステ−トバッファ42の
入力端子ｇ及び比較回路21に接続されている。Reference numeral 38 denotes a CMOS gate, which is a CMO.
The S gate 38 is composed of a P-type MOS 38p and an N-type MOS 38n. The source of P-type MOS38p is the V DD power supply, and the gate is 2 inputs
It is connected to the output side of the NAND gate 36, the source of the N-type MOS 38n is grounded, and the gate is connected to the output side of the 2-input NOR gate 37. In addition, the drain of P-type MOS38p and N
Type MOS38n drain is connected to the connection point CMOS
The output terminal OUT 38 of the gate 38 is formed, and the output terminal
OUT 38 is connected to the terminal 39, the input terminal g of the negative logic tristate buffer 42, and the comparison circuit 21.
【００２１】トライステ−トバッファ42の制御端子ｈに
は入出力切り換え信号ＳI/O が入力されており、該信号
ＳI/O はトライステ−トバッファ41の制御端子ｆにも入
力されている。また、トライステ−トバッファ41とトラ
イステ−トバッファ42の出力はワイヤ−ド・オアがとら
れており、入力からマイクロコンピュ−タ（図示せ
ず）等に入力される。An input / output switching signal S I / O is input to the control terminal h of the tri-state buffer 42, and the signal S I / O is also input to the control terminal f of the tri-state buffer 41. The outputs of the tri-state buffer 41 and the tri-state buffer 42 are wired OR, and the inputs are input to a microcomputer (not shown) or the like.
【００２２】比較回路21はE-ORゲ−ト22及びNANDゲ−ト
23で構成されている。E-ORゲ−ト22の入力端子ｉは出力
端子OUT38 と接続され、入力端子ｊは出力デ−タラッチ
回路35の出力側と接続されており、E-ORゲ−ト22の出力
側はNANDゲ−ト23の入力端子ｋに接続されている。NAND
ゲ−ト23のもう一方の入力端子ｍには入出力切り換え信
号ＳI/O が入力されており、NANDゲ−ト23の出力側はフ
ィルタ回路14に接続されている。フィルタ回路14には書
き込みタイミング信号ＳW と該信号ＳW を遅延回路24に
より一定時間遅延させたタイミング信号ＳD とが入力さ
れており、フィルタ回路14からは比較出力が外部回路
あるいはマイクロコンピュ−タ等に出力される。次に、
上記した半導体回路の動作・作用を説明するが、該半導
体回路は、比較回路21、 フィルタ回路14および遅延回路
24を除けば、構成および作用とも従来技術のところで説
明した図３（ｂ）に示したものと同じである。したがっ
て、ここでは比較回路21およびフィルタ回路14の動作を
中心に説明する。The comparison circuit 21 includes an E-OR gate 22 and a NAND gate.
It is composed of 23. The input terminal i of the E-OR gate 22 is connected to the output terminal OUT 38 , the input terminal j is connected to the output side of the output data latch circuit 35, and the output side of the E-OR gate 22 is It is connected to the input terminal k of the NAND gate 23. NAND
The input / output switching signal S I / O is input to the other input terminal m of the gate 23, and the output side of the NAND gate 23 is connected to the filter circuit 14. The filter circuit 14 is inputted and the timing signal S D, which is a predetermined time delay by the delay circuit 24 a write timing signal S W and the signal S W, the comparison output from the filter circuit 14 is an external circuit or microcomputer - Is output to a computer or the like. next,
The operation and action of the above-described semiconductor circuit will be described. The semiconductor circuit includes a comparison circuit 21, a filter circuit 14, and a delay circuit.
Except for 24, the configuration and operation are the same as those shown in FIG. 3B described in the prior art. Therefore, the operations of the comparison circuit 21 and the filter circuit 14 will be mainly described here.
【００２３】実施例に係る半導体回路は、入出力切り換
え信号ＳI/O がハイレベル（Ｈ）となると出力設定モ−
ドになり、ロ−レベル（Ｌ）となると入力設定モ−ドに
なる。 入出力切り変え信号ＳI/O がロ−レベル（Ｌ）である場
合 （１）ＣＭＯＳゲ−ト38がオ−プンしてハイインピ−ダ
ンス状態になり、端子39より入力する入力信号から出力
デ−タラッチ回路35等の内部回路が保護される。（２）
トライステ−トバッファ41がハイインピ−ダンス状態、
トライステ−トバッファ42がアクティブスル−状態とな
る。これにより、端子39から入力される入力信号はトラ
イステ−トバッファ42を介して入力から内部回路ある
いはマイクロコンピュ−タ等に出力されるが、出力デ−
タラッチ回路35の出力は入力には出力されない。
（３）比較回路21を構成するNANDゲ−ト23の入力端子ｍ
が（Ｌ）となり、NANDゲ−ト23のもう一方の入力端子ｋ
に入力する信号のレベルに関係なくNANDゲ−ト23からは
常に（Ｈ）が出力される。つまり、入力モ−ド設定時に
は、比較回路21から比較結果が出力されないようになっ
ている。In the semiconductor circuit according to the embodiment, the output setting mode is set when the input / output switching signal S I / O becomes high level (H).
When the mode becomes the low level (L), the mode becomes the input setting mode. When the input / output switching signal S I / O is low level (L) (1) The CMOS gate 38 is opened to be in the high impedance state, and the output signal from the input signal input from the terminal 39 is output. -Internal circuits such as the taratch circuit 35 are protected. (2)
The tri-state buffer 41 is in a high impedance state,
The tri-state buffer 42 is in the active through state. As a result, the input signal inputted from the terminal 39 is outputted from the input to the internal circuit or the microcomputer through the tristate buffer 42, but the output signal is outputted.
The output of the taratch circuit 35 is not output to the input.
(3) Input terminal m of the NAND gate 23 which constitutes the comparison circuit 21
Becomes (L), and the other input terminal k of the NAND gate 23
(H) is always output from the NAND gate 23 regardless of the level of the signal input to. That is, the comparison result is not output from the comparison circuit 21 when the input mode is set.
【００２４】入出力切り換え信号ＳI/O がハイレベル
（Ｈ）である場合 （１）２入力NANDゲ−ト36の入力端子ｂが（Ｈ）、２入
力NOR ゲ−ト37の入力端子ｄが（Ｌ）となり、出力デ−
タラッチ回路35の出力が２入力NANDゲ−ト36および２入
力NOR ゲ−ト37で反転され、更にＣＭＯＳゲ−ト38で反
転されて出力端子OUT38 から端子39、 トライステ−トバ
ッファ42の入力端子ｇ及び比較回路21を構成するE-ORゲ
−ト22の入力端子ｉに出力される。（２）トライステ−
トバッファ41の制御端子ｆ及びトライステ−トバッファ
42の制御端子ｈが（Ｈ）となり、トライステ−トバッフ
ァ42がハイインピ−ダンス状態、トライステ−トバッフ
ァ41がアクティブスル−状態になる。これにより、出力
デ−タラッチ回路35の出力がトライステ−トバッファ41
を介して入力に出力される。（３）NANDゲ−ト23の入
力端子ｍが（Ｈ）となり、もう一方の入力端子ｋに入力
される信号（＝E-ORゲ−ト22の出力）が反転されてNAND
ゲ−ト23からフィルタ回路14に出力される。つまり、E-
ORゲ−ト22で出力デ−タラッチ回路35の出力レベルとＣ
ＭＯＳゲ−ト38の出力レベル（＝端子39におけるレベ
ル）とが比較され、該比較結果がインバ−トされてNAND
ゲ−ト23からフィルタ回路14を介して外部回路あるいは
マイクロコンピュ−タ等に出力される。When the input / output switching signal S I / O is at high level (H) (1) The input terminal b of the 2-input NAND gate 36 is (H) and the input terminal d of the 2-input NOR gate 37. Becomes (L) and the output data
The output of the latch circuit 35 is inverted by the 2-input NAND gate 36 and the 2-input NOR gate 37, and further inverted by the CMOS gate 38 to output terminal OUT 38 to terminal 39, input terminal of the tri-state buffer 42. g and the input terminal i of the E-OR gate 22 which constitutes the comparison circuit 21. (2) Try Stay
Control terminal f of tri-state buffer 41 and tri-state buffer
The control terminal h of 42 becomes (H), the tri-state buffer 42 enters the high impedance state, and the tri-state buffer 41 enters the active through state. As a result, the output of the output data latch circuit 35 is transferred to the tri-state buffer 41.
Is output to the input via. (3) The input terminal m of the NAND gate 23 becomes (H) and the signal input to the other input terminal k (= the output of the E-OR gate 22) is inverted and NANDed.
It is output from the gate 23 to the filter circuit 14. That is, E-
The output level of the output data latch circuit 35 and C at the OR gate 22
The output level of the MOS gate 38 (= the level at the terminal 39) is compared, and the comparison result is inverted and NANDed.
The data is output from the gate 23 via the filter circuit 14 to an external circuit or a microcomputer.
【００２５】しかし、前記比較結果がそのままフィルタ
回路14から比較結果出力として出力されるわけではな
く、書き込みタイミング信号ＳW 、ＳD が入力されてか
ら一定時間の間、比較回路21から比較結果が入力されて
もフィルタ回路14から比較結However, the comparison result is not directly output from the filter circuit 14 as a comparison result output, but the comparison result is output from the comparison circuit 21 for a certain period of time after the write timing signals S W and S D are input. Even if input, comparison result from filter circuit 14
【００２６】果出力は出力されないようになってい
る。これは、The result output is not output. this is,
【作用】のところで説明したように、デ−タが書き込み
タイミング信号ＳW により出力デ−タラッチ回路35に書
き込まれてから出力デ−タラッチ回路35の出力レベルが
安定するまでに所定の時間を要し、また、出力デ−タラ
ッチ回路35の出力が、２入力NANDゲ−ト36・２入力NOR
ゲ−ト37及びＣＭＯＳゲ−ト38を介してE-ORゲ−ト22の
入力端子ｉに入力されるまでに一定の伝達時間を要する
ので、常に比較結果出力が出力されるようになってい
ると、前記所定の時間及び伝達時間の間は、端子39にお
ける論理レベルに異常がなくとも比較回路21から異常の
検出を示す信号がフィルタ回路14を介して出力されてし
まう場合があるからである。例えば、出力デ−タラッチ
回路35に入力されるデ−タのレベルが（Ｈ）から（Ｌ）
あるいは（Ｌ）から（Ｈ）へと変化すると、前記所定の
時間及び伝達時間の間、比較回路21では出力デ−タラッ
チ回路35に保持されていた前回のデ−タのレベルと今回
のデ−タのレベルとが比較されることになり、端子39の
論理レベルが正常であっても、E-ORゲ−ト22から比較異
常を示す信号が出力されてしまう。よって、上記誤検出
を防止するために実施例に係る半導体回路においては、
フィルタ回路14を設け、書き込みタイミング信号ＳW 及
びＳD が入力されてから一定時間（＝前記所定の時間及
び伝達時間の間）、比較結果出力を出力しないように
している。As described in the SUMMARY OF], de - data is output data by the write timing signal S W - output from being written to data latch circuit 35 de - essential for a predetermined time until the output level of the data latch circuit 35 is stabilized In addition, the output of the output data latch circuit 35 is a 2-input NAND gate 36-2 input NOR.
Since it takes a certain transmission time to be input to the input terminal i of the E-OR gate 22 via the gate 37 and the CMOS gate 38, the comparison result output is always output. Therefore, during the predetermined time and the transmission time, even if there is no abnormality in the logic level at the terminal 39, the signal indicating the detection of abnormality may be output from the comparison circuit 21 through the filter circuit 14. is there. For example, the level of data input to the output data latch circuit 35 is from (H) to (L).
Alternatively, when it changes from (L) to (H), the level of the previous data held in the output data latch circuit 35 and the current data in the comparison circuit 21 during the above-mentioned predetermined time and transmission time. Therefore, even if the logic level of the terminal 39 is normal, the E-OR gate 22 outputs a signal indicating abnormal comparison. Therefore, in order to prevent the erroneous detection, in the semiconductor circuit according to the embodiment,
The filter circuit 14 is provided so that the comparison result output is not output for a certain time (= the predetermined time and the transmission time) after the write timing signals S W and S D are input.
【００２７】なお、上記したようにフィルタ回路14から
は比較結果出力が外部回路あるいはマイクロコンピュ
−タ等に出力されるが、比較結果出力に異常があれ
ば、次のような処理が行なわれる。（１）．前記比較結
果を外部端子に出力し、LED 表示で異常を知らせる。
（２）．内部レジスタに異常を知らせるフラグを立て、
出力を切る処理をする。（３）．内部リセットをかけ、
ＩＣそのものの動きを止める。（４）．割り込みを発生
させてマイクロコンピュ−タ等に異常を知らせ、出力を
切る等の処理をする。As described above, the comparison result output is output from the filter circuit 14 to an external circuit, a microcomputer or the like. If the comparison result output is abnormal, the following processing is performed. (1). The comparison result is output to the external terminal, and the LED display notifies the abnormality.
(2). Set a flag to notify the internal register of the abnormality,
Process to cut off the output. (3). Apply an internal reset,
Stop the movement of the IC itself. (4). An interrupt is generated to inform the microcomputer or the like of the abnormality, and the output is cut off.
【００２８】以上説明したように実施例に係る半導体回
路にあっては、出力デ−タラッチ回路35の出力レベルと
ＣＭＯＳゲ−ト38の出力レベル、すなわち端子39におけ
る論理レベルとを比較回路21を構成するE-ORゲ−ト22で
比較し、出力が正常に行なわれているかどうかを判別す
ることができ、両者の論理レベルに異常があれば、比較
結果出力を介して外部回路あるいはマイクロコンピュ
−タ等に出力異常を知らせることができる。As described above, in the semiconductor circuit according to the embodiment, the comparison circuit 21 compares the output level of the output data latch circuit 35 and the output level of the CMOS gate 38, that is, the logic level at the terminal 39. It is possible to determine whether or not the output is being performed normally by comparing with the E-OR gate 22 that is configured, and if there is an abnormality in the logic level of both, an external circuit or a micro computer is sent via the output of the comparison result. -It is possible to notify the output abnormality to the computer.
【００２９】[0029]
【発明の効果】以上詳述したように本発明に係る半導体
回路にあっては、出力デ−タラッチ回路から伝達ゲ−ト
を介して出力端子に接続された半導体回路において、前
記出力デ−タラッチ回路の出力側と前記伝達ゲ−トの出
力側とに、該伝達ゲ−トに対して並列的に比較回路が接
続されているので、前記出力デ−タラッチ回路の出力レ
ベルと前記伝達ゲ−トとの出力レベルとを前記比較回路
で比較することができ、出力が正常に行なわれているか
どうかを判別することができる。As described in detail above, in the semiconductor circuit according to the present invention, in the semiconductor circuit connected from the output data latch circuit to the output terminal via the transmission gate, the output data latch Since a comparison circuit is connected in parallel to the output side of the circuit and the output side of the transfer gate, the output level of the output data latch circuit and the transfer gate are connected. The output level can be compared with the output level by the comparison circuit, and it can be determined whether or not the output is normally performed.
【図１】本発明に係る半導体回路の基本構成を示したブ
ロック図である。FIG. 1 is a block diagram showing a basic configuration of a semiconductor circuit according to the present invention.
【図２】本発明に係る半導体回路の実施例を示した概略
ブロック図である。FIG. 2 is a schematic block diagram showing an embodiment of a semiconductor circuit according to the present invention.
【図３】従来の半導体回路を概略的に示した回路構成図
であり、（ａ）は出力専用端子の場合を示し、（ｂ）、
（ｃ）は入出力端子の場合を示している。FIG. 3 is a circuit configuration diagram schematically showing a conventional semiconductor circuit, in which (a) shows a case of an output-only terminal, (b),
(C) shows the case of an input / output terminal.
１１、３５ 出力デ−タラッチ回路 １２ インバ−タ（伝達ゲ−ト） １３、２１ 比較回路 １５、３８ ＣＭＯＳゲ−ト（伝達ゲ−ト） １６、３９ （出力）端子 ２２ Ｅ−ＯＲゲ−ト（比較回路） ２３ ＮＡＮＤゲ−ト（比較回路） 11, 35 Output Data Latch Circuit 12 Inverter (Transmission Gate) 13, 21 Comparison Circuit 15, 38 CMOS Gate (Transmission Gate) 16, 39 (Output) Terminal 22 E-OR Gate (Comparison circuit) 23 NAND gate (Comparison circuit)
Claims (1)
介して出力端子に接続された半導体回路において、前記
出力デ−タラッチ回路の出力側と前記伝達ゲ−トの出力
側とに、該伝達ゲ−トに対して並列的に比較回路が接続
されていることを特徴とする半導体回路。1. A semiconductor circuit connected from an output data latch circuit to an output terminal through a transmission gate, wherein the output side of the output data latch circuit and the output side of the transmission gate are connected to each other. A semiconductor circuit characterized in that a comparison circuit is connected in parallel to a transmission gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163105A JPH063423A (en) | 1992-06-22 | 1992-06-22 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163105A JPH063423A (en) | 1992-06-22 | 1992-06-22 | Semiconductor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH063423A true JPH063423A (en) | 1994-01-11 |
Family
ID=15767270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163105A Pending JPH063423A (en) | 1992-06-22 | 1992-06-22 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063423A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964805B1 (en) | 1998-10-05 | 2005-11-15 | Yoshino Kogyosho Co., Ltd. | Tack labels and plastic containers with such tack labels |
-
1992
- 1992-06-22 JP JP4163105A patent/JPH063423A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964805B1 (en) | 1998-10-05 | 2005-11-15 | Yoshino Kogyosho Co., Ltd. | Tack labels and plastic containers with such tack labels |
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