JPH06342171A - アクティブマトリクス基板とその製造方法 - Google Patents
アクティブマトリクス基板とその製造方法Info
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- JPH06342171A JPH06342171A JP13187893A JP13187893A JPH06342171A JP H06342171 A JPH06342171 A JP H06342171A JP 13187893 A JP13187893 A JP 13187893A JP 13187893 A JP13187893 A JP 13187893A JP H06342171 A JPH06342171 A JP H06342171A
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- Japan
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- forming
- gate
- data line
- thin film
- insulating film
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Abstract
(57)【要約】 （修正有）
【目的】 高精細液晶表示パネルの表示品質を向上させ
る。 【構成】 基板１０１のデータ線１０８やゲート線に対
応する領域に凹部１０２を設け、この凹部内にデータ
線，ゲート線等を形成し、それら信号線からの液晶にか
かる電界を低減する。
る。 【構成】 基板１０１のデータ線１０８やゲート線に対
応する領域に凹部１０２を設け、この凹部内にデータ
線，ゲート線等を形成し、それら信号線からの液晶にか
かる電界を低減する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタＴＦ
Ｔ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型の
アクティブマトリクス基板に関し、特にその配線層形成
に関する。
Ｔ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型の
アクティブマトリクス基板に関し、特にその配線層形成
に関する。
【０００２】
【従来の技術】液晶表示パネルの駆動などのための、通
常のアクティブマトリクス基板に使用されるＴＦＴに
は、ａ−Ｓｉ ＴＦＴとＰｏｌｙ−Ｓｉ ＴＦＴの２種
類がある。アクティブマトリクス基板のゲート線やデー
タ線の配線材料は、これら２種類のＴＦＴで異なること
が多い。ａ−Ｓｉ ＴＦＴではゲート線にＴａが主に使
用され、Ａｌが使用されることもある。Ｐｏｌｙ−Ｓｉ
ＴＦＴではゲート線に多結晶シリコンが主に使用さ
れ、金属シリサイドなども検討されている。データ線材
料は両者のＴＦＴともＡｌが使用されることが多い。従
来、これらのＴＦＴとアクティブマトリクス基板の製造
方法では、配線層およびＴＦＴの構成要素となる半導体
層，絶縁層などの薄膜層は絶縁基板上に、いわば積み上
げ形成されていた。
常のアクティブマトリクス基板に使用されるＴＦＴに
は、ａ−Ｓｉ ＴＦＴとＰｏｌｙ−Ｓｉ ＴＦＴの２種
類がある。アクティブマトリクス基板のゲート線やデー
タ線の配線材料は、これら２種類のＴＦＴで異なること
が多い。ａ−Ｓｉ ＴＦＴではゲート線にＴａが主に使
用され、Ａｌが使用されることもある。Ｐｏｌｙ−Ｓｉ
ＴＦＴではゲート線に多結晶シリコンが主に使用さ
れ、金属シリサイドなども検討されている。データ線材
料は両者のＴＦＴともＡｌが使用されることが多い。従
来、これらのＴＦＴとアクティブマトリクス基板の製造
方法では、配線層およびＴＦＴの構成要素となる半導体
層，絶縁層などの薄膜層は絶縁基板上に、いわば積み上
げ形成されていた。
【０００３】
【発明が解決しようとする課題】しかしながら、前述の
積み上げ形成では膜厚の厚い層が高く、また、複数の薄
膜層が重なり合う箇所が高くなる。一般的にはゲート線
やデータ線の配線層が画素電極より高くなる。画素電極
に使われるＩＴＯ層の膜厚は通常数百Åから千数百Åで
あるのに対して、ゲート線やデータ線に使われる金属層
などの厚さは通常数千Åであるからである。液晶表示装
置は、ＩＴＯからなる画素電極と対向基板に形成される
共通電極との間の電界で、液晶の光透過率を変化させる
ものであるから、アクティブマトリクス基板では画素電
極が最も高い層となるのが望ましい。しかるに、前述の
従来技術によるアクティブマトリクス基板では、ゲート
線やデータ線の方が画素電極より高い位置にあり、これ
ら配線の信号電位により液晶層が影響を受け易いことに
なり、表示品質に問題を生じることがある。この問題は
一般的にクロストークと呼ばれ、画素ピッチが小さい高
精細パネルではより深刻な問題となるものである。
積み上げ形成では膜厚の厚い層が高く、また、複数の薄
膜層が重なり合う箇所が高くなる。一般的にはゲート線
やデータ線の配線層が画素電極より高くなる。画素電極
に使われるＩＴＯ層の膜厚は通常数百Åから千数百Åで
あるのに対して、ゲート線やデータ線に使われる金属層
などの厚さは通常数千Åであるからである。液晶表示装
置は、ＩＴＯからなる画素電極と対向基板に形成される
共通電極との間の電界で、液晶の光透過率を変化させる
ものであるから、アクティブマトリクス基板では画素電
極が最も高い層となるのが望ましい。しかるに、前述の
従来技術によるアクティブマトリクス基板では、ゲート
線やデータ線の方が画素電極より高い位置にあり、これ
ら配線の信号電位により液晶層が影響を受け易いことに
なり、表示品質に問題を生じることがある。この問題は
一般的にクロストークと呼ばれ、画素ピッチが小さい高
精細パネルではより深刻な問題となるものである。
【０００４】従って、本発明は上記のような表示品質上
の問題を解決し、高精細パネルでも表示品質の優れたパ
ネルを提供できるようにするものである。
の問題を解決し、高精細パネルでも表示品質の優れたパ
ネルを提供できるようにするものである。
【０００５】
【課題を解決するための手段】本発明によるアクティブ
マトリクス基板は薄膜トランジスタのデータ線およびゲ
ート線の少なくとも一方となるべき領域に対応する絶縁
基板部分が凹状にパターニングされ、該凹状パターン部
に前記データ線およびゲート線の少なくとも一方が配線
され、該データ線およびゲート線の高さが画素電極より
低いことを特徴とする。
マトリクス基板は薄膜トランジスタのデータ線およびゲ
ート線の少なくとも一方となるべき領域に対応する絶縁
基板部分が凹状にパターニングされ、該凹状パターン部
に前記データ線およびゲート線の少なくとも一方が配線
され、該データ線およびゲート線の高さが画素電極より
低いことを特徴とする。
【０００６】さらに本発明によるアクティブマトリクス
基板は薄膜トランジスタのデータ線および周辺回路の配
線となるべき領域に対応する絶縁基板部分が凹状にパタ
ーニングされ、該凹状パターン部に前記データ線および
周辺回路の配線が配線され、該データ線および周辺回路
の配線の高さが画素電極より高くないことを特徴とす
る。
基板は薄膜トランジスタのデータ線および周辺回路の配
線となるべき領域に対応する絶縁基板部分が凹状にパタ
ーニングされ、該凹状パターン部に前記データ線および
周辺回路の配線が配線され、該データ線および周辺回路
の配線の高さが画素電極より高くないことを特徴とす
る。
【０００７】本発明方法は薄膜トランジスタのデータ線
およびゲート線の少なくとも一方となるべき領域に対応
する絶縁基板部分を凹状にパターニングする工程、前記
凹状パターン部および前記基板表面に連続して半導体薄
膜を形成する工程、ゲート絶縁膜を前記半導体薄膜の表
面に形成する工程、ゲート線およびゲート電極を形成す
る工程、前記ゲート電極をマスクとして前記半導体薄膜
のソース・ドレイン領域に不純物を導入する工程、第１
の層間絶縁膜を形成する工程、前記第１の層間絶縁膜お
よび前記ゲート絶縁膜に第１のコンタクトホールを開口
してデータ線を形成する工程、第２の層間絶縁膜を形成
する工程、および前記第２，第１の層間絶縁膜および前
記ゲート絶縁膜に第２のコンタクトホールを開口して画
素電極を形成する工程を有することを特徴とする。
およびゲート線の少なくとも一方となるべき領域に対応
する絶縁基板部分を凹状にパターニングする工程、前記
凹状パターン部および前記基板表面に連続して半導体薄
膜を形成する工程、ゲート絶縁膜を前記半導体薄膜の表
面に形成する工程、ゲート線およびゲート電極を形成す
る工程、前記ゲート電極をマスクとして前記半導体薄膜
のソース・ドレイン領域に不純物を導入する工程、第１
の層間絶縁膜を形成する工程、前記第１の層間絶縁膜お
よび前記ゲート絶縁膜に第１のコンタクトホールを開口
してデータ線を形成する工程、第２の層間絶縁膜を形成
する工程、および前記第２，第１の層間絶縁膜および前
記ゲート絶縁膜に第２のコンタクトホールを開口して画
素電極を形成する工程を有することを特徴とする。
【０００８】さらに本発明方法は絶縁基板に薄膜トラン
ジスタのゲート電極およびゲート線の形状に対応するパ
ターンの凹部を形成する工程、該凹部内にゲート電極お
よびゲート線を形成する工程、前記ゲート電極，ゲート
線および前記基板表面に絶縁膜，薄膜半導体層および高
不純物濃度半導体層を順次積層する工程、前記薄膜半導
体層および高不純物濃度半導体層をパターニングしてチ
ャネル層およびソース・ドレイン領域を形成する工程、
前記絶縁膜上に画素電極を形成する工程および前記ソー
ス領域に接続するデータ線と前記ドレイン領域と前記画
素電極とを接続する金属配線を形成する工程を有するこ
とを特徴とする。
ジスタのゲート電極およびゲート線の形状に対応するパ
ターンの凹部を形成する工程、該凹部内にゲート電極お
よびゲート線を形成する工程、前記ゲート電極，ゲート
線および前記基板表面に絶縁膜，薄膜半導体層および高
不純物濃度半導体層を順次積層する工程、前記薄膜半導
体層および高不純物濃度半導体層をパターニングしてチ
ャネル層およびソース・ドレイン領域を形成する工程、
前記絶縁膜上に画素電極を形成する工程および前記ソー
ス領域に接続するデータ線と前記ドレイン領域と前記画
素電極とを接続する金属配線を形成する工程を有するこ
とを特徴とする。
【０００９】さらにまた本発明方法は薄膜トランジスタ
のデータ線形成用フォトマスクを用いて、該データ線と
なるべき領域に対応する絶縁基板部分を凹状にパターニ
ングする工程、前記絶縁基板上にゲート線およびゲート
電極を形成する工程、ゲート絶縁膜を形成する工程、前
記絶縁膜を介して前記ゲート電極上にチャネル層を形成
する工程、前記チャネル層にソース・ドレイン領域を形
成する工程、前記凹状パターン部にデータ線を形成する
工程、および画素電極を形成する工程を有することを特
徴とする。
のデータ線形成用フォトマスクを用いて、該データ線と
なるべき領域に対応する絶縁基板部分を凹状にパターニ
ングする工程、前記絶縁基板上にゲート線およびゲート
電極を形成する工程、ゲート絶縁膜を形成する工程、前
記絶縁膜を介して前記ゲート電極上にチャネル層を形成
する工程、前記チャネル層にソース・ドレイン領域を形
成する工程、前記凹状パターン部にデータ線を形成する
工程、および画素電極を形成する工程を有することを特
徴とする。
【００１０】
【作用】本発明においては、データ線またはゲート線あ
るいはその双方を絶縁基板に設けた凹部に形成する。そ
のために、データ線，ゲート線など信号配線層の高さを
画素電極より低くすることができるので、信号線から液
晶に印加される望ましくない電界を低減でき、従って、
表示品質の優れたアクティブマトリクス基板を形成する
ことができる。
るいはその双方を絶縁基板に設けた凹部に形成する。そ
のために、データ線，ゲート線など信号配線層の高さを
画素電極より低くすることができるので、信号線から液
晶に印加される望ましくない電界を低減でき、従って、
表示品質の優れたアクティブマトリクス基板を形成する
ことができる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１２】図１は本発明によるアクティブマトリクス
基板の一部の断面図である。この断面図において、１０
１は絶縁基板、１０２はデータ線１０８に対応したパタ
ーンで絶縁基板に設けた凹部、１０３は厚さが例えば３
００Åのチャネル層である多結晶シリコン膜、１０４は
厚さが例えば約１０００ÅのＳｉＯ2 からなるゲート絶
縁膜、１０５は厚さが例えば３５００Åの多結晶シリコ
ンからなるゲート電極、１０６は第１の層間絶縁膜、１
０７は画素ＴＦＴのソース電極とデータ線１０８を電気
的に接続するために層間絶縁膜１０６およびゲート絶縁
膜１０４に設けられた第１のコンタクトホール、１０９
は第２の層間絶縁膜、１１０は画素ＴＦＴのドレイン電
極と画素電極１１１を電気的に接続するために層間絶縁
膜１０９，１０６およびゲート絶縁膜１０４に形成され
た第２のコンタクトホールである。絶縁基板１０１に設
けられた凹部１０２の深さは、データ線１０８を構成す
るＡｌ膜の膜厚と概ね同じであり、約７０００Åであ
る。データ線Ａｌ膜の厚さは約６０００Åである。従っ
て、データ線の高さは概ね絶縁基板のフィールド部の高
さと同じである。
基板の一部の断面図である。この断面図において、１０
１は絶縁基板、１０２はデータ線１０８に対応したパタ
ーンで絶縁基板に設けた凹部、１０３は厚さが例えば３
００Åのチャネル層である多結晶シリコン膜、１０４は
厚さが例えば約１０００ÅのＳｉＯ2 からなるゲート絶
縁膜、１０５は厚さが例えば３５００Åの多結晶シリコ
ンからなるゲート電極、１０６は第１の層間絶縁膜、１
０７は画素ＴＦＴのソース電極とデータ線１０８を電気
的に接続するために層間絶縁膜１０６およびゲート絶縁
膜１０４に設けられた第１のコンタクトホール、１０９
は第２の層間絶縁膜、１１０は画素ＴＦＴのドレイン電
極と画素電極１１１を電気的に接続するために層間絶縁
膜１０９，１０６およびゲート絶縁膜１０４に形成され
た第２のコンタクトホールである。絶縁基板１０１に設
けられた凹部１０２の深さは、データ線１０８を構成す
るＡｌ膜の膜厚と概ね同じであり、約７０００Åであ
る。データ線Ａｌ膜の厚さは約６０００Åである。従っ
て、データ線の高さは概ね絶縁基板のフィールド部の高
さと同じである。
【００１３】図２は本発明によるアクティブマトリクス
基板の製造プロセスを示す断面図である。先ず、図２
（ａ）において、絶縁基板２０１にデータ線に対応する
パターンで凹部２０２を形成する。凹部の形成は、基板
上に塗布したフォトレジストに所定パターンの開口部を
設け、エッチングによって行う。凹部２０２の深さはデ
ータ線を構成する薄膜の厚さより少し深い程度とする。
次に、凹部２０２内および基板２０１の表面に連続する
半導体薄膜２０３（チャネル層）を例えばＣＶＤ法によ
って形成し、この薄膜２０３を熱酸化してゲート絶縁膜
２０４を形成する。次に、図２（ｂ）に示すようにゲー
ト電極となる多結晶シリコン２０５を例えばＣＶＤ法に
よって形成し、次に、ソース・ドレイン領域２０５Ａ，
２０５Ｂを形成するために不純物イオン打ち込みを行
い、次に、第１の層間絶縁膜２０６としてＣＶＤ法によ
り厚さ約６０００ÅのＳｉＯ2 を形成し、次に、打ち込
まれた不純物イオンの活性化のための熱処理を行う。次
に、コンタクトホール２０７を開口し、次に、スパッタ
法あるいはＣＶＤ法によって厚さ約６０００ÅのＡｌ膜
を形成し、パターンエッチングによってデータ線２０８
を形成する。次に、図２（ｃ）に示すように、第２の層
間絶縁膜２０９としてＣＶＤ法によってＳｉＯ2を膜厚
約１μｍ形成し、次に、第２のコンタクトホール２１０
を開口し、最後にドレイン電極と接続する画素電極２１
１をＩＴＯ膜により形成する。
基板の製造プロセスを示す断面図である。先ず、図２
（ａ）において、絶縁基板２０１にデータ線に対応する
パターンで凹部２０２を形成する。凹部の形成は、基板
上に塗布したフォトレジストに所定パターンの開口部を
設け、エッチングによって行う。凹部２０２の深さはデ
ータ線を構成する薄膜の厚さより少し深い程度とする。
次に、凹部２０２内および基板２０１の表面に連続する
半導体薄膜２０３（チャネル層）を例えばＣＶＤ法によ
って形成し、この薄膜２０３を熱酸化してゲート絶縁膜
２０４を形成する。次に、図２（ｂ）に示すようにゲー
ト電極となる多結晶シリコン２０５を例えばＣＶＤ法に
よって形成し、次に、ソース・ドレイン領域２０５Ａ，
２０５Ｂを形成するために不純物イオン打ち込みを行
い、次に、第１の層間絶縁膜２０６としてＣＶＤ法によ
り厚さ約６０００ÅのＳｉＯ2 を形成し、次に、打ち込
まれた不純物イオンの活性化のための熱処理を行う。次
に、コンタクトホール２０７を開口し、次に、スパッタ
法あるいはＣＶＤ法によって厚さ約６０００ÅのＡｌ膜
を形成し、パターンエッチングによってデータ線２０８
を形成する。次に、図２（ｃ）に示すように、第２の層
間絶縁膜２０９としてＣＶＤ法によってＳｉＯ2を膜厚
約１μｍ形成し、次に、第２のコンタクトホール２１０
を開口し、最後にドレイン電極と接続する画素電極２１
１をＩＴＯ膜により形成する。
【００１４】本実施例では、データ線に対応する領域を
絶縁基板に凹部として形成したが、データ線およびゲー
ト線の両方のパターンに対応する領域を凹部として形成
してもよい。通常、ゲート線とゲート電極は同一材料に
より同時に形成されるので、上述した凹部としてゲート
電極に対応する領域を含めてもよい。
絶縁基板に凹部として形成したが、データ線およびゲー
ト線の両方のパターンに対応する領域を凹部として形成
してもよい。通常、ゲート線とゲート電極は同一材料に
より同時に形成されるので、上述した凹部としてゲート
電極に対応する領域を含めてもよい。
【００１５】次に、本発明による第２の実施例について
説明する。前述の実施例は、図２において凹部２０２は
データ線に対応するパターンとしたが、第２の実施例
は、凹部の形成においてデータ線をパターニングするフ
ォトマスクと全く同じフォトマスクを用いるものであ
る。例えば、データ線形成にフォトマスクを使用してポ
ジレジストをパターニングするものとする。この同じフ
ォトマスクを用いてネガレジストをパターニングすれ
ば、基板の凹部形成が可能である。すなわち、このフォ
トマスクはデータ線形成用領域が光が透過しないパター
ンとして形成されており、ポジレジスト仕様によるフォ
トエッチングでデータ線が形成される。一方、凹部の形
成においてはフォトマスクの光が透過しないパタン部分
は、ネガレジスト仕様によりパターン領域のレジストが
現像後になくなるため、前述した凹部を形成できること
になる。この実施例では、基板凹部とデータ線が完全に
一致する。周辺回路内蔵型のアクティブマトリクス基板
では、通常データ線と周辺回路の配線が同一層のＡｌで
形成されるので、このようなアクティブマトリクス基板
に第２の実施例を適用すると、データ線と同時に配線部
も平坦化されることになる。配線部の平坦化は、アクテ
ィブマトリクス基板をパネルとして組み立てるときのラ
ビング工程で、配線部がキズ等の影響を受けにくいとい
う利点を持つ。また、Ａｌの配線部はパネルのシール部
に延在することもあるが、平坦化されているために、シ
ール部の厚さを均一にできる、従って、パネルのギャッ
プを均一にできるとい利点も合わせ持つ。
説明する。前述の実施例は、図２において凹部２０２は
データ線に対応するパターンとしたが、第２の実施例
は、凹部の形成においてデータ線をパターニングするフ
ォトマスクと全く同じフォトマスクを用いるものであ
る。例えば、データ線形成にフォトマスクを使用してポ
ジレジストをパターニングするものとする。この同じフ
ォトマスクを用いてネガレジストをパターニングすれ
ば、基板の凹部形成が可能である。すなわち、このフォ
トマスクはデータ線形成用領域が光が透過しないパター
ンとして形成されており、ポジレジスト仕様によるフォ
トエッチングでデータ線が形成される。一方、凹部の形
成においてはフォトマスクの光が透過しないパタン部分
は、ネガレジスト仕様によりパターン領域のレジストが
現像後になくなるため、前述した凹部を形成できること
になる。この実施例では、基板凹部とデータ線が完全に
一致する。周辺回路内蔵型のアクティブマトリクス基板
では、通常データ線と周辺回路の配線が同一層のＡｌで
形成されるので、このようなアクティブマトリクス基板
に第２の実施例を適用すると、データ線と同時に配線部
も平坦化されることになる。配線部の平坦化は、アクテ
ィブマトリクス基板をパネルとして組み立てるときのラ
ビング工程で、配線部がキズ等の影響を受けにくいとい
う利点を持つ。また、Ａｌの配線部はパネルのシール部
に延在することもあるが、平坦化されているために、シ
ール部の厚さを均一にできる、従って、パネルのギャッ
プを均一にできるとい利点も合わせ持つ。
【００１６】なお、前述したポジレジストによるデータ
線のパターニングにおいて、凹部とのパターン合わせ
が、自己整合的にできることも指摘しておきたい。すな
わち、凹部はデータ線となる金属膜をフォトエッチング
する直前までその凹状態が維持され、従って、金属膜を
パターニングするためのポジレジスト塗布において、凹
部は他より厚く塗布される。ポジレジストの露光におい
ては、露光量を適正化すればポジレジストの厚い領域
は、現像後においてレジストが残膜するようにできる。
この性質を利用し、凹部の深さや露光量の最適化によ
り、凹部に対応して金属膜をパターニングできる。
線のパターニングにおいて、凹部とのパターン合わせ
が、自己整合的にできることも指摘しておきたい。すな
わち、凹部はデータ線となる金属膜をフォトエッチング
する直前までその凹状態が維持され、従って、金属膜を
パターニングするためのポジレジスト塗布において、凹
部は他より厚く塗布される。ポジレジストの露光におい
ては、露光量を適正化すればポジレジストの厚い領域
は、現像後においてレジストが残膜するようにできる。
この性質を利用し、凹部の深さや露光量の最適化によ
り、凹部に対応して金属膜をパターニングできる。
【００１７】図３に本発明の第３の実施例を示す。
【００１８】図３（ａ）に示すように、フォトレジスト
のパターニングおよびエッチングによって、絶縁基板３
０１にゲート電極およびゲート線のパターンの形状に対
応する凹部３０２を形成する。凹部の深さはゲート電
極，ゲート線の厚さとほぼ等しく、例えば３５００Åで
ある。次に図３（ｂ）に示すように前述したレジストパ
ターンを使用して、凹部内にゲート電極３０３およびゲ
ート線を形成する。次に図３（ｃ）に示すようにＳｉＮ
X からなるゲート絶縁膜３０４、チャネル層となるα−
Ｓｉ膜およびソース・ドレイン領域とＮ+ α−Ｓｉ膜を
順次堆積し、かつα−Ｓｉ膜とＮ+ α−Ｓｉ膜をパター
ニングしてチャネル層３０５およびソース・ドレイン形
成領域３０６を形成する。次に図３（ｄ）に示すように
ＩＴＯからなる画素電極３０７を形成する。次に図３
（ｅ）に示すように、エッチングによってソース３０６
Ａ，ドレイン３０６Ｂを形成し、ソース３０６Ａ上には
データ線（ソース電極）３０８を、ドレイン３０６上に
はドレインと画素電極３０７を接続する配線（ドレイン
電極）３０９を、それぞれＡｌ膜またはＭｏ／Ａｌ二重
膜によって形成する。こうしてゲート線は画素電極より
低く、データ線の高さは画素電極の高さとほぼ等しいア
クティブマトリクス基板が作製される。
のパターニングおよびエッチングによって、絶縁基板３
０１にゲート電極およびゲート線のパターンの形状に対
応する凹部３０２を形成する。凹部の深さはゲート電
極，ゲート線の厚さとほぼ等しく、例えば３５００Åで
ある。次に図３（ｂ）に示すように前述したレジストパ
ターンを使用して、凹部内にゲート電極３０３およびゲ
ート線を形成する。次に図３（ｃ）に示すようにＳｉＮ
X からなるゲート絶縁膜３０４、チャネル層となるα−
Ｓｉ膜およびソース・ドレイン領域とＮ+ α−Ｓｉ膜を
順次堆積し、かつα−Ｓｉ膜とＮ+ α−Ｓｉ膜をパター
ニングしてチャネル層３０５およびソース・ドレイン形
成領域３０６を形成する。次に図３（ｄ）に示すように
ＩＴＯからなる画素電極３０７を形成する。次に図３
（ｅ）に示すように、エッチングによってソース３０６
Ａ，ドレイン３０６Ｂを形成し、ソース３０６Ａ上には
データ線（ソース電極）３０８を、ドレイン３０６上に
はドレインと画素電極３０７を接続する配線（ドレイン
電極）３０９を、それぞれＡｌ膜またはＭｏ／Ａｌ二重
膜によって形成する。こうしてゲート線は画素電極より
低く、データ線の高さは画素電極の高さとほぼ等しいア
クティブマトリクス基板が作製される。
【００１９】さらに図１の構成において、ゲート電極１
０５，ゲート絶縁膜１０４およびチャネル層１０３の積
層順位を逆にしたアクティブマトリクス基板を作製する
こともできる。
０５，ゲート絶縁膜１０４およびチャネル層１０３の積
層順位を逆にしたアクティブマトリクス基板を作製する
こともできる。
【００２０】
【発明の効果】以上説明したように本発明によれば、デ
ータ線，ゲート線など信号配線層の高さを画素電極より
低くすることができるので、信号線から液晶に印加され
る望ましくない電界を低減でき、従って、表示品質の優
れたアクティブマトリクス基板を形成することができ
る。また、ラビング工程で発生し易い信号線や配線層の
キズを低減でき、パネルのギャップを均一にできるとい
う効果も合わせ持つものである。
ータ線，ゲート線など信号配線層の高さを画素電極より
低くすることができるので、信号線から液晶に印加され
る望ましくない電界を低減でき、従って、表示品質の優
れたアクティブマトリクス基板を形成することができ
る。また、ラビング工程で発生し易い信号線や配線層の
キズを低減でき、パネルのギャップを均一にできるとい
う効果も合わせ持つものである。
【図１】本発明によるアクティブマトリクス基板の一部
の断面図である。
の断面図である。
【図２】本発明によるアクティブマトリクス基板の製造
方法の一例を示す断面図である。
方法の一例を示す断面図である。
【図３】本発明によるアクティブマトリクス基板の製造
方法の他の例を示す断面図である。
方法の他の例を示す断面図である。
１０１，２０１，３０１ 絶縁基板 １０２，２０２，３０２ 絶縁基板の凹部 １０３，２０３，３０５ シリコン薄膜 １０４，２０４，３０４ ゲート絶縁膜 １０５，２０５，３０３ ゲート電極 １０６，１０９，２０６，２０９ 層間絶縁膜 １０８，２０８，３０８ データ線 １１１，２１１，３０７ 画素電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784
Claims (6)
- 【請求項１】 薄膜トランジスタのデータ線およびゲー
ト線の少なくとも一方となるべき領域に対応する絶縁基
板部分が凹状にパターニングされ、該凹状パターン部に
前記データ線およびゲート線の少なくとも一方が配線さ
れ、該データ線およびゲート線の高さが画素電極より低
いことを特徴とするアクティブマトリクス基板。 - 【請求項２】 薄膜トランジスタのデータ線および周辺
回路の配線となるべき領域に対応する絶縁基板部分が凹
状にパターニングされ、該凹状パターン部に前記データ
線および周辺回路の配線が配線され、該データ線および
周辺回路の配線の高さが画素電極より高くないことを特
徴とするアクティブマトリクス基板。 - 【請求項３】 薄膜トランジスタのデータ線およびゲー
ト線の少なくとも一方となるべき領域に対応する絶縁基
板部分を凹状にパターニングする工程、前記凹状パター
ン部および前記基板表面に連続して半導体薄膜を形成す
る工程、ゲート絶縁膜を前記半導体薄膜の表面に形成す
る工程、ゲート線およびゲート電極を形成する工程、前
記ゲート電極をマスクとして前記半導体薄膜のソース・
ドレイン領域に不純物を導入する工程、第１の層間絶縁
膜を形成する工程、前記第１の層間絶縁膜および前記ゲ
ート絶縁膜に第１のコンタクトホールを開口してデータ
線を形成する工程、第２の層間絶縁膜を形成する工程、
および前記第２，第１の層間絶縁膜および前記ゲート絶
縁膜に第２のコンタクトホールを開口して画素電極を形
成する工程を有することを特徴とするアクティブマトリ
クス基板の製造方法。 - 【請求項４】 前記データ線を形成する工程において、
前記第１のコンタクトホール内および前記第１の層間絶
縁膜上に形成された金属膜をパターンエッチングしてデ
ータ線を形成する際、前記基板を凹状にパターニングす
るために用いられたマスクを使用することを特徴とする
請求項３に記載のアクティブマトリクス基板の製造方
法。 - 【請求項５】 絶縁基板に薄膜トランジスタのゲート電
極およびゲート線の形状に対応するパターンの凹部を形
成する工程、該凹部内にゲート電極およびゲート線を形
成する工程、前記ゲート電極，ゲート線および前記基板
表面に絶縁膜，薄膜半導体層および高不純物濃度半導体
層を順次積層する工程、前記薄膜半導体層および高不純
物濃度半導体層をパターニングしてチャネル層およびソ
ース・ドレイン領域を形成する工程、前記絶縁膜上に画
素電極を形成する工程および前記ソース領域に接続する
データ線と前記ドレイン領域と前記画素電極とを接続す
る金属配線を形成する工程を有することを特徴とするア
クティブマトリクス基板の製造方法。 - 【請求項６】 薄膜トランジスタのデータ線形成用フォ
トマスクを用いて、該データ線となるべき領域に対応す
る絶縁基板部分を凹状にパターニングする工程、前記絶
縁基板上にゲート線およびゲート電極を形成する工程、
ゲート絶縁膜を形成する工程、前記絶縁膜を介して前記
ゲート電極上にチャネル層を形成する工程、前記チャネ
ル層にソース・ドレイン領域を形成する工程、前記凹状
パターン部にデータ線を形成する工程、および画素電極
を形成する工程を有することを特徴とするアクティブマ
トリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13187893A JPH06342171A (ja) | 1993-06-02 | 1993-06-02 | アクティブマトリクス基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13187893A JPH06342171A (ja) | 1993-06-02 | 1993-06-02 | アクティブマトリクス基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342171A true JPH06342171A (ja) | 1994-12-13 |
Family
ID=15068259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13187893A Pending JPH06342171A (ja) | 1993-06-02 | 1993-06-02 | アクティブマトリクス基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10213813A (ja) * | 1997-01-29 | 1998-08-11 | Sony Corp | 液晶表示装置およびその製造方法 |
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0418525A (ja) * | 1990-05-14 | 1992-01-22 | Matsushita Electron Corp | 液晶表示装置およびその製造方法 |
| JPH04324938A (ja) * | 1991-04-25 | 1992-11-13 | Stanley Electric Co Ltd | 薄膜トランジスタとその製造方法 |
-
1993
- 1993-06-02 JP JP13187893A patent/JPH06342171A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0418525A (ja) * | 1990-05-14 | 1992-01-22 | Matsushita Electron Corp | 液晶表示装置およびその製造方法 |
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| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
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