JPH06338768A - バイポーラ論理回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路の電源電圧を低くし、消費電力を低減さ
せる。 【構成】 第１の電源ノードＶＣＣと出力ノードＮとの
間に抵抗６を設け、第２の電源ノードＶＥＥと出力ノー
ドＮとの間に可変電流源７を設ける。可変電流源７は、
入力ノードＣから与えられる入力信号と、第２の電源ノ
ードＶＥＥが受ける第２の電位とに応答して抵抗６に供
給する電流を制御する。その結果、出力ノードＮの出力
電位は、入力信号に応答して変化しかつ第２の電位の変
動に追従して変動する。出力ノードＮの出力電位が第２
の電位の変動に追従して変動するために、その出力ノー
ドＮの出力電位をシリーズゲート型ＥＣＬ回路に与える
場合、そのＥＣＬ回路に定電流回路専用のトランジスタ
を設ける必要がなくなり、その分だけ回路の電源電圧を
低くすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラトランジス
タを用いた論理回路に関し、特にシリーズゲート型のＥ
ＣＬ回路に信号を与えるバイポーラ論理回路に関するも
のである。

【０００２】

【従来の技術】従来のバイポーラ論理回路の代表例とし
ては、ＩＥＥＥ １９９１ Ｂｉｐｏｌａｒ Ｃｉｒｃ
ｕｉｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｍｅｅｔｉ
ｎｇｐｐ３５−３８の文献に記載されているバッファ回
路付きラッチ回路がある。

【０００３】図８は、前記文献に開示された従来のバイ
ポーラ論理回路の一例としてのバッファ回路付きラッチ
回路の回路図である。この回路は、バッファ回路１０と
ラッチ回路２０とを接続して構成される。

【０００４】図８を参照して、まず、ラッチ回路１０の
構成について説明する。ラッチ回路１０は、８個のＮＰ
Ｎトランジスタ（以下トランジスタと称する。）Ｑ１〜
Ｑ８と、４個の抵抗Ｒ１〜Ｒ４とを含む。第１の電源ノ
ードＶＣＣは、第１の電位を受ける。第２の電源ノード
ＶＥＥは、前記第１の電位よりも低い第２の電位を受け
る。

【０００５】第１の電源ノードＶＣＣと第２の電源ノー
ドＶＥＥとの間にトランジスタＱ１、Ｑ２および抵抗Ｒ
１が直列に接続される。第１の電源ノードＶＣＣと第２
の電源ノードＶＥＥとの間には、トランジスタＱ３、Ｑ
４および抵抗Ｒ２も直列に接続される。第１の電源ノー
ドＶＣＣと第２の電源ノードＶＥＥとの間には、トラン
ジスタＱ５、Ｑ６および抵抗Ｒ３も直列に接続される。
さらに、第１の電源ノードＶＣＣと第２の電源ノードＶ
ＥＥとの間には、トランジスタＱ７、Ｑ８および抵抗Ｒ
４も直列に接続される。

【０００６】第１のデータ信号を受ける第１のデータ入
力端子Ｄ１は、トランジスタＱ３のベース端子に接続さ
れる。前記第１のデータ信号の反転信号（相補信号）で
ある第２のデータ信号を受ける第２のデータ入力端子Ｄ
２は、トランジスタＱ１のベース端子に接続される。第
１のクロック信号を受ける第１のクロック入力端子Ｃ１
は、トランジスタＱ７のベース端子に接続される。前記
第１のクロック信号の反転信号（相補信号）である第２
のクロック信号を受ける第２のクロック入力端子Ｃ２
は、トランジスタＱ５のベース端子に接続される。基準
電圧発生源（図示せず）から定電圧が供給される定電圧
端子ＶＣＳは、トランジスタＱ２，Ｑ４，Ｑ６，Ｑ８の
それぞれのベース端子に接続される。

【０００７】トランジスタＱ３のエミッタ端子とトラン
ジスタＱ４のコレクタ端子との間のノードＮ１は、バッ
ファ回路１０の１つの出力ノードに相当するものであ
る。トランジスタＱ１のエミッタ端子とトランジスタＱ
２のコレクタ端子との間のノードＮ２、トランジスタＱ
７のエミッタ端子とトランジスタＱ８のコレクタ端子と
の間のノードＮ３、およびトランジスタＱ５のエミッタ
端子とトランジスタＱ６のコレクタ端子との間のノード
Ｎ４のそれぞれもバッファ回路１０の１つの出力ノード
に相当するものである。

【０００８】次に、ラッチ回路２０の構成について説明
する。ラッチ回路２０は、７個のＮＰＮトランジスタＱ
９〜Ｑ１５と３個の抵抗Ｒ５〜Ｒ７とを含む。

【０００９】第１の電源ノードＶＣＣと第２の電源ノー
ドＶＥＥとの間には、抵抗Ｒ５、トランジスタＱ９，Ｑ
１１，Ｑ１５および抵抗Ｒ７が直列に接続される。第１
の電源ノードＶＣＣと、トランジスタＱ９およびＱ１１
の間のノードとの間には、抵抗Ｒ６およびトランジスタ
Ｑ１０が直列に接続される。抵抗Ｒ６とトランジスタＱ
１０との間のノードは、第１のデータ出力端子Ｏ１に接
続される。抵抗Ｒ５とトランジスタＱ９との間のノード
は、第２のデータ出力端子Ｏ２に接続される。

【００１０】第２の出力端子Ｏ２と、トランジスタＱ１
１およびＱ１５の間のノードとの間には、トランジスタ
Ｑ１２およびＱ１４が直列に接続される。第１の出力端
子Ｏ１と、トランジスタＱ１２およびＱ１４の間のノー
ドとの間には、トランジスタＱ１３が接続される。

【００１１】トランジスタＱ９のベース端子はノードＮ
１に接続され、トランジスタＱ１０のベース端子はノー
ドＮ２に接続される。トランジスタＱ１１のベース端子
はノードＮ３に接続され、トランジスタＱ１４のベース
端子はノードＮ４に接続される。トランジスタＱ１２の
ベース端子は第１のデータ出力端子Ｏ１に接続され、ト
ランジスタＱ１３のベース端子は第２の出力端子Ｏ２に
接続される。トランジスタＱ１５のベース端子は定電圧
端子ＶＣＳに接続される。

【００１２】このバッファ回路１０およびラッチ回路２
０では、トランジスタＱ２，抵抗Ｒ１、トランジスタＱ
４，抵抗Ｒ２、トランジスタＱ６，抵抗Ｒ３、トランジ
スタＱ８，抵抗Ｒ４およびトランジスタＱ１５，抵抗Ｒ
７のそれぞれのトランジスタと抵抗との組が定電流回路
を構成する。これらの定電流回路の電流値は、定電圧端
子ＶＣＳが受ける電圧によって決定される。定電圧端子
ＶＣＳが受ける電圧は、第２の電源ノードＶＥＥが変動
した場合に、その変動に追従して変動する。このため、
第２の電源ノードＶＥＥが受ける電位と定電圧端子ＶＣ
Ｓが受ける電位との間の電位差は常に一定に保たれる。

【００１３】また、このラッチ回路２０では、トランジ
スタＱ９，Ｑ１０、Ｑ１２，Ｑ１３、Ｑ１１，Ｑ１４の
それぞれのトランジスタ対が、エミッタ端子同士が接続
された差動型カレントスイッチ回路を構成する。なお、
ラッチ回路２０においては、第１の電源ノードＶＣＣと
第２の電源ノードＶＥＥとの間に複数の差動型カレント
スイッチ回路が直列に接続されているが、このような構
成の回路は、シリーズゲート型のＥＣＬ（Ｅｍｉｔｔｅ
ｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路と呼ばれる。

【００１４】次に、バッファ回路１０およびラッチ回路
２０の動作について説明する。以下の説明においては、
具体的な数値データを用いて説明する。その数値データ
は、一例として次のように仮定する。

【００１５】第１の電源ノードＶＣＣが受ける第１の電
位は０Ｖとし、第２の電源ノードＶＥＥが受ける第２の
電位は−４．５Ｖとする。定電圧端子ＶＣＳが受ける電
圧は、−３．４Ｖとし、これにより定電圧端子ＶＣＳと
第２の電源ノードＶＥＥとの間の電圧差は、１．１Ｖと
する。第１のデータ信号および第２のデータ信号は、ハ
イレベルが０Ｖ、ローレベルが−０．８Ｖの電圧とし、
第２のデータ信号は第１のデータ信号の反転信号とす
る。第１のクロック信号および第２のクロック信号のそ
れぞれは、ハイレベルが−０．８Ｖ、ローレベルが−
１．６Ｖの電圧とし、第２のクロック信号が第１のデー
タ信号の反転信号とする。

【００１６】抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ７のそれ
ぞれの抵抗値は、６００Ωとする。定電圧端子ＶＣＳと
第２の電源ノードＶＥＥとの間の電圧差が１．１Ｖであ
り、トランジスタＱ２，Ｑ４，Ｑ６，Ｑ８，Ｑ１５のそ
れぞれのベース・エミッタ間電圧が０．８Ｖであるの
で、抵抗Ｒ１〜Ｒ７の各々の抵抗値６００Ωのために、
前記各定電流回路には５００μＡの電流が流れる。ま
た、抵抗Ｒ３，Ｒ５のそれぞれの抵抗値は１６００Ωと
する。

【００１７】第１の状態では、第１のデータ入力端子Ｄ
１にハイレベル（０Ｖ）のデータ信号が与えられ、第２
のデータ入力端子Ｄ２にローレベル（−０．８Ｖ）のデ
ータ信号が与えられているものとする。トランジスタＱ
３においては、ベース端子の電圧が０Ｖになり、このた
めにエミッタ端子の電圧が、ベース端子の電圧よりもベ
ース・エミッタ間電圧０．８Ｖだけ低い−０．８Ｖにな
る。その結果、ノードＮ１の電圧が−０．８Ｖになる。
これとともに、トランジスタＱ１においては、ベース端
子の電圧が−０．８Ｖになり、このためにエミッタ端子
の電圧が、ベース端子の電圧よりもベース・エミッタ間
電圧０．８Ｖだけ低い−１．６Ｖになる。その結果、ノ
ードＮ２の電圧が−１．６Ｖになる。

【００１８】この第１の状態では、第１のクロック入力
端子Ｃ１にハイレベル（−０．８Ｖ）のクロック信号が
与えられ、第２のクロック入力端子Ｃ２にローレベル
（−１．６Ｖ）のクロック信号が与えられる。これによ
り、トランジスタＱ７においては、ベース端子の電圧が
−０．８Ｖになり、このためにエミッタ端子の電圧が、
ベース端子の電圧よりもベース・エミッタ間電圧０．８
Ｖだけ低い−１．６Ｖになる。その結果、ノードＮ３の
電圧が−１．６Ｖになる。これとともに、トランジスタ
Ｑ５においては、ベース端子の電圧が−１．６Ｖにな
り、このためにエミッタ端子の電圧が、ベース端子の電
圧よりもベース・エミッタ間電圧（０．８Ｖ）だけ低い
−２．４Ｖになる。その結果、ノードＮ４の電圧が−
２．４Ｖになる。

【００１９】このようなバッファ回路１０の動作に従っ
てラッチ回路２０は次のように動作する。ノードＮ３の
電圧が−１．６ＶになったためにトランジスタＱ１１の
ベース端子の電圧が−１．６Ｖになり、ノードＮ４の電
圧が−２．４ＶになったためにトランジスタＱ１４のベ
ース端子の電圧が−２．４Ｖになる。その結果、トラン
ジスタＱ１１がオンし、トランジスタＱ１４がオフす
る。これとともに、ノードＮ１の電圧が−０．８Ｖにな
ったためにトランジスタＱ９のベース端子の電圧が−
０．８Ｖになり、ノードＮ２の電圧が−１．６Ｖになっ
たためにトランジスタＱ１４のベース端子の電圧が−
１．６Ｖになる。その結果、トランジスタＱ９がオン
し、トランジスタＱ１０がオフする。

【００２０】このようにトランジスタＱ１１，Ｑ９がと
もにオンすることにより、トランジスタＱ１５および抵
抗Ｒ７にて構成される定電流回路によって抵抗Ｒ５に５
００μＡの電流が流れる。抵抗Ｒ５に５００μＡの電流
が流れるとトランジスタＱ９のコレクタ端子の電圧が−
０．８Ｖになり、その結果、第２の出力端子Ｏ２の電圧
が−０．８Ｖになる。

【００２１】一方、この状態においてトランジスタＱ１
０はオフしているので、抵抗Ｒ６には電流が流れない。
このため、トランジスタＱ１０のコレクタ端子の電圧が
０Ｖになり、その結果、第１のデータ出力端子Ｏ１の電
圧が０Ｖになる。

【００２２】このような第１の状態においては、第１の
データ出力端子Ｏ１は、ハイレベル（０Ｖ）のデータ信
号を出力し、第２のデータ出力端子Ｏ２は、ローレベル
（−０．８Ｖ）のデータ信号を出力する。

【００２３】次に、前述の第１の状態から第２の状態に
なった場合について説明する。第２の状態では、第１，
第２のデータ信号のレベルが第１の状態のままであり、
第１，第２のクロック信号のレベルが変化する。すなわ
ち、第１のクロック信号がローレベル（−１．６Ｖ）に
変化し、第２のクロック信号がハイレベル（−０．８
Ｖ）に変化する。

【００２４】この場合、トランジスタＱ７においては、
ベース端子の電圧が−１．６Ｖになり、このためにエミ
ッタ端子の電圧が、ベース端子の電圧よりもベース・エ
ミッタ間電圧（０．８Ｖ）だけ低い−２．４Ｖになる。
その結果、ノードＮ３の電圧が−２．４Ｖになる。これ
とともにトランジスタＱ５においては、ベース端子の電
圧が−０．８Ｖになり、このためにエミッタ端子の電圧
が、ベース端子の電圧よりもベース・エミッタ間電圧
（０．８Ｖ）だけ低い−１．６Ｖになる。その結果、ノ
ードＮ４の電圧が−１．６Ｖになる。

【００２５】そして、ノードＮ３の電圧が−２．４Ｖに
なったためにトランジスタＱ１１のベース端子の電圧が
−２．４Ｖになり、ノードＮ４の電圧が−１．６Ｖにな
ったためにトランジスタＱ１４のベース端子の電圧が−
１．６Ｖになる。その結果、トランジスタＱ１１がオフ
し、トランジスタＱ１４がオンする。

【００２６】一方、この状態において、第１のデータ出
力端子Ｏ１の電圧が０ＶであるためにトランジスタＱ１
２のベース端子の電圧は０Ｖであり、第２のデータ出力
端子の電圧が−０．８ＶであるためにトランジスタＱ１
３のベース端子の電圧は−０．８Ｖである。このため、
トランジスタＱ１２がオンし、トランジスタＱ１３がオ
フする。

【００２７】このように、第２の状態においては、トラ
ンジスタＱ１４，Ｑ１２がともにオンすることにより、
トランジスタＱ１５および抵抗Ｒ７にて構成される定電
流回路によって抵抗Ｒ５に５００μＡの電流が流れる。
このように抵抗Ｒ５に５００μＡの電流が流れると、第
１の状態の場合と同様に、トランジスタＱ９のコレクタ
端子の電圧が第１の状態と同じ−０．８Ｖになる。その
結果、第２のデータ出力端子Ｏ２の電圧は−０．８Ｖの
まま保持される。一方、抵抗Ｒ６には電流が流れないた
め、トランジスタＱ１３のコレクタ端子の電圧は第１の
状態と同じ０Ｖになる。その結果、第１のデータ出力端
子Ｏ１の電圧が０Ｖのまま保持される。

【００２８】その他、このような第１，第２の状態と異
なり、第１のデータ入力端子Ｄ１にローレベル（−０．
８Ｖ）のデータ信号が与えられ、第２のデータ入力端子
Ｄ２にハイレベル（０Ｖ）のデータ信号が与えられた状
態においては、第１のデータ出力端子Ｏ１および第２の
データ出力端子Ｏ２のそれぞれから出力されるデータ信
号のレベルが前記第１，第２の状態に対して反転するだ
けであり、バッファ回路１０およびラッチ回路２０は、
第１，第２の状態と同様に動作する。

【００２９】また、このバッファ回路付きラッチ回路に
おいては、第２の電源ノードＶＥＥが受ける第２の電位
が変動した場合、定電圧端子ＶＣＳが受ける定電圧が第
２の電位の変動に追従して変動する。このため、各定電
流回路に流れる電流は、常に一定になる。

【００３０】ここで、トランジスタＱ９，Ｑ１０に着目
すると、それぞれのトランジスタのベース端子（Ｐ極
性）に与えられる電圧が−０．８Ｖ〜−１．６Ｖである
のに対して、そのコレクタ端子（Ｎ極性）が出力する電
圧は０Ｖ〜−０．８Ｖである。従って、トランジスタＱ
９，Ｑ１０のそれぞれは、コレクタ端子が、常にベース
端子よりも高い電圧、すなわち、逆バイアス状態で用い
られる。

【００３１】図９は、図８のバッファ回路付きラッチ回
路における入力信号および出力信号のタイミングチャー
トである。図９においては、入力信号の代表例として、
第１のデータ入力端子Ｄ１に与えられる第１のデータ信
号および第１のクロック入力端子Ｃ１に与えられる第１
のクロック信号が示され、出力信号の代表例として、第
１のデータ出力端子Ｏ１の出力信号が示される。

【００３２】図９を参照して、第１のクロック入力端子
Ｃ１に与えられる第１のクロック信号がハイレベルの場
合に、第１のデータ出力端子Ｏ１の出力信号が、第１の
データ入力端子Ｄ１に与えられる第１のデータ信号と同
じレベルになる。そして、第１のクロック入力端子Ｃ１
に与えられる第１のクロック信号がローレベルの場合
に、第１のデータ出力端子Ｏ１の出力信号は、その前に
第１のクロック信号がハイレベルであったときの第１の
データ信号のレベルに保持される。

【００３３】このような構成の図８のバッファ回路付き
ラッチ回路においては、バッファ回路１０の出力電圧を
安定化させるために、バッファ回路１０に定電流回路を
設けることが必要である。それに加えて、ラッチ回路２
０の出力電圧を安定化させるために、ラッチ回路２０に
も定電流回路を設けることが必要である。

【００３４】ラッチ回路２０のような構成のシリーズゲ
ート型ＥＣＬ論理回路を動作させる場合、第１の電源ノ
ードＶＣＣと第２の電源ノードＶＥＥとの間の電圧差
（電源電圧）は、たとえば、４．５Ｖまたは５．２Ｖと
するのが一般的である。

【００３５】ところで、このようなシリーズゲート型Ｅ
ＣＬ回路においても、種々の半導体装置と同様に消費電
力を低減することが望まれている。

【００３６】

【発明が解決しようとする課題】しかし、このようなシ
リーズゲート型ＥＣＬ回路においては、第１の電源ノー
ドと第２の電源ノードとの間に、定電流回路を構成する
トランジスタおよび抵抗を含む複数のトランジスタおよ
び抵抗などの各素子を直列に接続する必要があるため、
各素子を動作させるためには、ある程度以上の電源電圧
が最低限必要であった。

【００３７】その最低限必要な電源電圧の一例として、
図８のラッチ回路２０では、抵抗Ｒ５の論理振幅である
０．８Ｖ、トランジスタＱ９のベース・エミッタ間電圧
である０．８Ｖ、トランジスタＱ１１のベース・エミッ
タ間電圧の０．８Ｖ、および定電流回路（トランジスタ
Ｑ１５，抵抗Ｒ７）の電圧である１．１Ｖの合計値の
３．５Ｖの電源電圧が必要である。この３．５Ｖよりも
低い電源電圧では、ラッチ回路２０が動作しない。

【００３８】このように、従来のシリーズゲート型ＥＣ
Ｌ論理回路においては、電源電圧を低減することが難し
いという問題があった。

【００３９】本発明は、このような問題を解決するため
になされたものであり、シリーズゲート型ＥＣＬ回路の
電源電圧を低減させることを可能とするバイポーラ論理
回路を提供することを目的とする。

【００４０】

【課題を解決するための手段】請求項１に記載の本発明
は、第１の電位を受ける第１の電源ノードと、前記第１
の電位よりも低い第２の電位を受ける第２の電源ノード
と、入力信号を受ける入力ノードと、出力ノードと、前
記第１の電源ノードと前記出力ノードとの間に設けられ
た抵抗手段と、前記第２の電源ノードと前記出力ノード
との間に設けられたＮＰＮトランジスタを含み、前記入
力信号および前記第２の電位に応答して制御される電流
を前記抵抗手段に供給する電流源手段とを備える。

【００４１】請求項２に記載の本発明は、請求項１に記
載の電流源手段が、第１の電流供給手段、第２の電流供
給手段および第３の電流供給手段を含む。

【００４２】第１の電流供給手段は、前記第２の電源ノ
ードと前記出力ノードとの間に設けられた第１のＮＰＮ
トランジスタを含み、前記抵抗手段に予め定められた第
１の電流を供給する。

【００４３】第２の電流供給手段は、前記第２の電源ノ
ードと前記出力ノードとの間に設けられた第２のＮＰＮ
トランジスタを含み、前記第２の電位に応答して変化す
る第２の電流を前記抵抗手段に供給する。

【００４４】第３の電流供給手段は、前記第２の電源ノ
ードと前記出力ノードとの間に設けられた第３のＮＰＮ
トランジスタを含み、前記入力信号に応答した前記第３
のＮＰＮトランジスタのスイッチング動作に基づいて前
記抵抗手段への予め定められた第３の電流の供給および
遮断を選択的に行なう。

【００４５】請求項３に記載の本発明は、請求項１に記
載の電流源手段が、前記第２の電源ノードに一端が接続
された第２の抵抗手段と、前記出力ノードと前記第２の
抵抗手段の他端との間に設けられ、前記入力信号に応答
してスイッチング動作を行なう第４のＮＰＮトランジス
タとを含む。

【００４６】請求項４に記載の本発明は、請求項３に記
載の本発明が、前記第１の電源ノードと前記出力ノード
との間に設けられ、前記抵抗手段と前記第４のＮＰＮト
ランジスタとの間のノードの電位に応答する第５のＮＰ
Ｎトランジスタを含んだエミッタホロワ回路をさらに含
む。

【００４７】請求項５に記載の本発明は、第１の電位を
受ける第１の電源ノードと、前記第１の電位よりも低い
第２の電位を受ける第２の電源ノードと、入力信号を受
ける入力ノードと、出力ノードと、前記第２の電源ノー
ドに一端が接続された抵抗手段と、前記抵抗手段に定電
流を供給するための電流源手段と、前記抵抗手段と前記
電流源手段との間に設けられ、前記入力信号に応答して
スイッチング動作を行なう第１のＮＰＮトランジスタ
と、前記第２の電源ノードと前記出力ノードとの間に設
けられ、前記抵抗手段と前記第１のＮＰＮトランジスタ
との間のノードの電位に応答する第２のＰＮＰトランジ
スタを含むエミッタホロワ回路とを備える。

【００４８】請求項６に記載の本発明は、第１の電位を
受ける第１の電源ノードと、前記第１の電位よりも低い
第２の電位を受ける第２の電源ノードと、入力信号を受
ける入力ノードと、出力ノードと、前記第１の電源ノー
ドに一端が接続された第１の抵抗手段と、前記出力ノー
ドと前記第１の抵抗手段の他端との間に設けられ、前記
入力信号に応答してスイッチング動作を行なうＰＮＰト
ランジスタと、前記第２の電源ノードと前記出力ノード
との間に設けられた第２の抵抗手段とを備える。

【００４９】

【作用】請求項１に記載の本発明によれば、ＮＰＮトラ
ンジスタを含む電流源手段が、入力信号に応答して抵抗
手段に流す電流を制御するため、出力ノードの電位は入
力信号に応答した電位になる。これに加えて、電流源手
段は、第２の電源ノードが受ける第２の電位にも応答し
て抵抗手段に流す電流を制御するため、出力ノードの電
位は、第２の電位の変動に応答して変動する。このた
め、第２の電位が変動しても、第２の電位と出力ノード
の電位との差は一定に保たれる。

【００５０】請求項２に記載の本発明によれば、ＮＰＮ
トランジスタを各々が含む第１の電流供給手段、第２の
電流供給手段および第３の電流供給手段のそれぞれによ
り、抵抗手段に電流が供給される。第１の電流供給手段
から抵抗手段には、予め定められた第１の電流、すなわ
ち、第１の定電流が供給される。第２の電流供給手段か
ら抵抗手段には、第２の電源ノードが受ける第２の電位
に応答して変化する第２の電流が供給される。第３の電
流供給手段から抵抗手段には、予め定められた第３の電
流、すなわち、第２の定電流の供給と遮断とが入力信号
に応答して選択的に行なわれる。

【００５１】このように、第１〜第３の電流供給手段の
それぞれから抵抗手段に電流が供給されることにより、
出力ノードの電位は、入力信号に応答するものになり、
第２の電位の変化にも応答するものになる。このため、
第２の電位が変動しても、第２の電位と出力ノードとの
電位の差は一定に保たれる。

【００５２】請求項３に記載の本発明によれば、第４の
ＮＰＮトランジスタがオンした場合は、入力信号の電位
に基づく電位と、第２の電源ノードが受ける第２の電位
との間の電圧が、第２の抵抗手段に印加される。

【００５３】これにより、第２の抵抗手段には、入力信
号に応答した電流が流れる。その電流は、第２の電位の
変化にも応答して変化する。そして、このような電流が
第１の電源ノードおよび出力ノードの間に設けられた抵
抗手段に流れ、出力ノードの電位が決まる。一方、第４
のＮＰＮトランジスタがオフした場合は、第２の抵抗手
段には電流が流れない。このように、出力ノードの電位
は、入力信号に応答したものになり、第２の電位の変動
にも応答するものとなる。

【００５４】請求項４に記載の本発明によれば、第１の
電源ノードと出力ノードとの間に設けられ、入力信号に
応答する第５のＮＰＮトランジスタを含んだエミッタホ
ロワ回路により、第１の電源ノードおよび出力ノードの
間に設けられた抵抗手段と第４のＮＰＮトランジスタと
の間のノードの電位が、レベルシフトされて出力ノード
に与えられる。

【００５５】請求項５に記載の本発明によれば、第１の
ＰＮＰトランジスタが入力信号に応答してオンした場合
は、電流源手段により定電流が抵抗手段に供給される。
その定電流と第２の電源ノードが受ける第２の電位とに
よって抵抗手段と第１のＮＰＮトランジスタとの間のノ
ードの電位が決まる。一方、第１のＰＮＰトランジスタ
が入力信号に応答してオフした場合は、抵抗手段に定電
流が供給されない。この場合の抵抗手段と第１のＰＮＰ
トランジスタとの間の電位は、第２の電位によって決ま
る。

【００５６】そして、第２のＰＮＰトランジスタを含ん
だエミッタホロワ回路により、抵抗手段と第１のＰＮＰ
トランジスタとの間のノードの電位がレベルシフトされ
て出力ノードに与えられる。したがって、出力ノードの
電位は、入力信号に応答したものとなり、第２の電位の
変動にも応答するものとなる。

【００５７】請求項６に記載の本発明によれば、第１の
ＰＮＰトランジスタが入力信号に応答してオンした場合
は、入力信号の電位に基づく電位と、第１の電源ノード
が受ける第１の電位との間の電圧が、第１の抵抗手段に
印加される。これにより、第１の抵抗手段には、入力信
号に応答した定電流が流れ、第２の抵抗手段にその定電
流が供給される。その定電流と、第２の抵抗手段の抵抗
値および第２の電位によって出力ノードの電位が決ま
る。一方、ＰＮＰトランジスタが入力信号に応答してオ
フした場合は、第２の抵抗手段に定電流が供給されな
い。この場合の出力ノードの電位は、第２の電位によっ
て決まる。

【００５８】したがって、出力ノードの電位は、入力信
号に応答したものとなり、第２の電位の変動にも応答す
るものになる。

【００５９】

【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。

【００６０】第１実施例 図１は、第１実施例によるバッファ回路付きラッチ回路
の構成を示す回路図である。この回路は、バッファ回路
１とラッチ回路２とを接続して構成される。

【００６１】まず、ラッチ回路１について説明する。ラ
ッチ回路１は、３個のＮＰＮトランジスタ（以下トラン
ジスタと呼ぶ）Ｑ１６〜Ｑ１８、７個のＰＮＰトランジ
スタ（以下トランジスタと呼ぶ）Ｑ１９〜Ｑ２５、およ
び８個の抵抗Ｒ８〜Ｒ１５を含む。

【００６２】第１の電源ノードＶＣＣは、第１の電位を
受ける。第２の電源ノードＶＥＥは、第１の電位よりも
低い第２の電位を受ける。第１の電源ノードＶＣＣと第
２の電源ノードＶＥＥとの間に、抵抗Ｒ８、トランジス
タＱ１６、トランジスタＱ１８および抵抗Ｒ１０が直列
に接続される。第１の電源ノードＶＣＣと、トランジス
タＱ１６およびＱ１８の間のノードとの間には、抵抗Ｒ
９およびトランジスタＱ１７が直列に接続される。

【００６３】第１の電源ノードＶＣＣと第２の電源ノー
ドＶＥＥとの間には、抵抗Ｒ１１、トランジスタＱ１
９、トランジスタＱ２０および抵抗Ｒ１２も直列に接続
される。トランジスタＱ１９およびトランジスタＱ２０
の間のノードと、第２の電源ノードＶＥＥとの間には、
トランジスタＱ２１および抵抗Ｒ１３が直列に接続され
る。

【００６４】第１の電源ノードＶＣＣと第２の電源ノー
ドＶＥＥとの間には、抵抗Ｒ１４、トランジスタＱ２２
およびトランジスタＱ２３が直列に接続される。トラン
ジスタＱ２３のベース端子は、トランジスタＱ２０と抵
抗Ｒ１２との間のノードに接続される。このように設け
られたトランジスタＱ２２〜Ｑ２５と抵抗Ｒ１４，Ｒ１
５とによりエミッタホロワ回路９が構成される。

【００６５】第１の電源ノードＶＣＣと第２の電源ノー
ドＶＥＥとの間には、抵抗Ｒ１５、トランジスタＱ２４
およびトランジスタＱ２５も直列に接続される。トラン
ジスタＱ２５のベース端子は、トランジスタＱ２１と抵
抗Ｒ１３との間のノードに接続される。このように設け
られたトランジスタＱ２２〜Ｑ２５と抵抗Ｒ１４，１５
とによりエミッタホロワ回路９が構成される。

【００６６】第１のデータ信号を受ける第１のデータ入
力端子Ｄ１は、トランジスタＱ１６のベース端子に接続
される。前記第１のデータ信号の反転信号である第２の
データ信号を受ける第２のデータ入力端子Ｄ２は、トラ
ンジスタＱ１７のベース端子に接続される。第１のクロ
ック信号を受ける第１のクロック入力端子Ｃ１は、トラ
ンジスタＱ２０のベース端子に接続される。前記第１の
クロック信号の反転信号である第２のクロック信号を受
ける第２のクロック入力端子Ｃ２は、トランジスタＱ２
１のベース端子に接続される。

【００６７】基準電圧発生源（図示せず）から第１の定
電圧が供給される第１の定電圧端子ＶＣＳ１は、トラン
ジスタＱ１８のベース端子に接続される。前記基準電圧
源から第２の定電圧が供給される第２の定電圧端子ＶＣ
Ｓ２は、トランジスタＱ１９，Ｑ２２，Ｑ２４のそれぞ
れのベース端子に接続される。

【００６８】抵抗Ｒ９とトランジスタＱ１７のコレクタ
端子との間のノードＮ１は、バッファ回路１の１つの出
力ノードに相当するものである。抵抗Ｒ８とトランジス
タＱ１６のコレクタ端子との間のノードＮ２、トランジ
スタＱ２４のコレクタ端子とトランジスタＱ２５のエミ
ッタ端子との間のノードＮ３、およびトランジスタＱ２
２のコレクタ端子とトランジスタＱ２３のエミッタ端子
との間のノードＮ４のそれぞれもバッファ回路１の１つ
の出力ノードに相当するものである。

【００６９】このバッファ回路１では、トランジスタＱ
１６，Ｑ１７およびトランジスタＱ２０，Ｑ２１のそれ
ぞれのトランジスタ対が、エミッタ端子同士が接続され
た差動型カレントスイッチ回路を構成する。また、トラ
ンジスタＱ１８，抵抗Ｒ１０、トランジスタＱ１９，抵
抗Ｒ１１、トランジスタＱ２２，抵抗Ｒ１４およびトラ
ンジスタＱ２４，抵抗Ｒ１５のそれぞれのトランジスタ
と抵抗との組が、定電流回路を構成する。

【００７０】トランジスタＱ１８，抵抗Ｒ１０の定電流
回路の電流値は、第１の定電圧端子ＶＣＳ１が受ける電
圧によって決定される。トランジスタＱ１９，抵抗Ｒ１
１、トランジスタＱ２２，抵抗Ｒ１４およびトランジス
タＱ２４，抵抗Ｒ１５のそれぞれの定電流回路の電流値
は、第２の定電圧端子ＶＣＳ２が受ける電圧によって決
定される。第１の定電圧端子ＶＣＳ１および第２の定電
圧端子ＶＣＳ２のそれぞれが受ける電圧は、第２の電源
電圧が受ける第２の電位が変動した場合に、その変動に
追従して変動する。このため、第２の電源ノードＶＥＥ
と、第１の定電圧端子ＶＣＳ１および第２の定電圧端子
ＶＣＳ２のそれぞれとの間の電圧差が常に一定に保たれ
る。

【００７１】次に、ラッチ回路２について説明する。ラ
ッチ回路２は、７個のＮＰＮトランジスタＱ２６〜Ｑ３
１と、３個の抵抗Ｒ１６〜Ｒ１８とを含む。

【００７２】第１の電源ノードＶＣＣと第２の電源ノー
ドＶＥＥとの間には、抵抗Ｒ１６、トランジスタＱ２
６、トランジスタＱ２８および抵抗Ｒ１８が直列に接続
される。第１の電源ノードＶＣＣと、トランジスタＱ２
６およびＱ２８の間のノードとの間には、抵抗Ｒ１７お
よびトランジスタＱ２７が直列に接続される。抵抗Ｒ１
７とトランジスタＱ２７との間のノードは、第１のデー
タ出力端子Ｏ１に接続される。抵抗Ｒ１６とトランジス
タＱ２６との間のノードは、第２のデータ出力端子Ｏ２
に接続される。

【００７３】第２の出力端子Ｏ２と、トランジスタＱ２
８および抵抗Ｒ１８の間のノードとの間には、トランジ
スタＱ２９およびＱ３１が直列に接続される。第１のデ
ータ出力端子Ｏ１と、トランジスタＱ２９およびＱ３１
の間のノードとの間には、トランジスタＱ３０が接続さ
れる。

【００７４】トランジスタＱ２６のベース端子はノード
Ｎ１に接続され、トランジスタＱ２７のベース端子はノ
ードＮ２に接続される。トランジスタＱ２８のベース端
子はノードＮ３に接続され、トランジスタＱ３１のベー
ス端子はノードＮ４に接続される。トランジスタＱ２９
のベース端子は第１のデータ出力端子Ｏ１に接続され、
トランジスタＱ３０のベース端子は第２のデータ出力端
子Ｏ２に接続される。

【００７５】このラッチ回路２では、トランジスタＱ２
６，Ｑ２７、Ｑ２９，Ｑ３０、およびＱ２８，Ｑ３１の
それぞれのトランジスタ対が、エミッタ端子同士が接続
された差動型カレントスイッチ回路を構成する。また、
ラッチ回路２では、トランジスタＱ２８，Ｑ３１と抵抗
Ｒ１８とによってラッチ回路２内に流れる電流の電流値
が決定される。

【００７６】次に、バッファ回路１およびラッチ回路２
の動作について説明する。以下の説明においては、具体
的な数値データを用いて説明する。その数値データは、
一例として次のように仮定する。

【００７７】第１の電源ノードＶＣＣが受ける第１の電
位は０Ｖとし、第２の電源ノードＶＥＥが受ける第２の
電位は−２．０Ｖとする。第１の定電圧端子ＶＣＳ１が
受ける電圧は−０．９Ｖとし、これにより第１の定電圧
端子ＶＣＳ１と第２の電源ノードＶＥＥとの間の電圧差
は１．１Ｖとする。第２の定電圧端子ＶＣＳ２が受ける
電圧は−１．１Ｖとし、これにより第１の電源ノードＶ
ＣＣと第２の定電圧端子ＶＣＳ２との間の電圧差は１．
１Ｖとする。

【００７８】第１のデータ入力端子Ｄ１に与えられる第
１のデータ信号および第２のデータ入力端子Ｄ２に与え
られる第２のデータ信号のそれぞれは、ハイレベルが０
Ｖ、ローレベルが−０．４Ｖの電圧とし、第２のデータ
信号は、第１のデータ信号の反転信号とする。第１のク
ロック入力端子Ｃ１に与えられる第１のクロック信号お
よび第２のクロック入力端子Ｃ２に与えられる第２のク
ロック信号のそれぞれは、ハイレベルが−１．６Ｖ、ロ
ーレベルが−２．０Ｖの電圧とする。

【００７９】抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ
１４，Ｒ１５，Ｒ１８のそれぞれの抵抗値は６００Ωと
する。抵抗Ｒ１６，Ｒ１７のそれぞれの抵抗値は８００
Ωとする。

【００８０】このように各トランジスタおよび各抵抗に
ついての数値データを仮定すると、バッファ回路付ラッ
チ回路内の各定電流回路には次のような定電流が流れる
ことになる。第１の定電圧端子ＶＣＳ１には、−０．９
Ｖの電圧が与えられ、トランジスタＱ１８のベース・エ
ミッタ間電圧が０．８Ｖであるので、トランジスタＱ１
８および抵抗Ｒ１０にて構成される定電流回路には５０
０μＡの定電流が流れる。

【００８１】第２の定電圧端子ＶＣＳ２には−１．１Ｖ
の電圧が与えられ、トランジスタＱ１９，Ｑ２２，Ｑ２
４の各々のベース・エミッタ間電圧が０．８Ｖであるの
で、トランジスタＱ１９，抵抗Ｒ１１、トランジスタＱ
２２，抵抗Ｒ１４およびトランジスタＱ２４，抵抗Ｒ１
５にて構成されるそれぞれの定電流回路には５００μＡ
の電流が流れる。

【００８２】第１の状態においては、第１のデータ入力
端子Ｄ１にハイレベル（０Ｖ）のデータ信号が与えら
れ、第２のデータ入力端子Ｄ２にローレベル（−０．４
Ｖ）のデータ信号が与えられているものとする。これに
より、トランジスタＱ１６のベース端子の電圧が０Ｖに
なり、トランジスタＱ１７のベース端子の電圧が−０．
４Ｖになる。その結果、トランジスタＱ１６がオンし、
トランジスタＱ１７がオフする。

【００８３】このようにトランジスタＱ１６がオンする
ことにより、トランジスタＱ１８および抵抗Ｒ１０によ
り構成される定電流回路によって抵抗Ｒ８に５００μＡ
の電流が流れる。抵抗Ｒ８に５００μＡの電流が流れる
と、トランジスタＱ１６のコレクタ端子の電圧が−０．
４Ｖになり、その結果、ノードＮ２の電圧が−０．４Ｖ
になる。

【００８４】この状態においてトランジスタＱ１７はオ
フしているので、抵抗Ｒ９には電流が流れない。このた
め、トランジスタＱ１７のコレクタ端子の電圧が０Ｖに
なり、その結果、ノードＮ１の電圧が０Ｖになる。

【００８５】そして、この第１の状態においては、第１
のクロック入力端子Ｃ１にハイレベル（−１．６Ｖ）の
クロック信号が与えられ、第２のクロック入力端子Ｃ２
にローレベル（−２．０Ｖ）のクロック信号が与えられ
ているものとする。これにより、トランジスタＱ２０の
ベース端子の電圧が−１．６Ｖになり、トランジスタＱ
２１のベース端子の電圧が−２．０Ｖになる。その結
果、トランジスタＱ２１がオンし、トランジスタＱ２０
がオフする。

【００８６】このようにトランジスタＱ２１がオンする
ことにより、トランジスタＱ１９および抵抗Ｒ１１によ
り構成される定電流回路によって抵抗Ｒ１３に５００μ
Ａの電流が流れる。抵抗Ｒ１３に５００μＡの電流が流
れると、トランジスタＱ２１のコレクタ端子の電圧が−
１．７Ｖになり、その結果、トランジスタＱ２５のベー
ス端子の電圧が−１．７Ｖになる。

【００８７】この状態においてトランジスタＱ２０はオ
フしているので、抵抗Ｒ１２には電流が流れない。この
ため、トランジスタＱ２０のコレクタ端子の電圧が２．
０Ｖになり、その結果、トランジスタＱ２３のベース端
子の電圧が２．０Ｖになる。

【００８８】そして、トランジスタＱ２５においては、
ベース端子の電圧が−１．７Ｖになったために、エミッ
タ端子の電圧が、ベース端子の電圧よりもベース・エミ
ッタ間電圧（０．８Ｖ）だけ高い−０．９Ｖになる。そ
の結果、ノードＮ３の電圧が−０．９Ｖになる。一方、
トランジスタＱ２３においては、ベース端子の電圧が−
２．０Ｖになったために、エミッタ端子の電圧が、ベー
ス端子の電圧よりもベース・エミッタ間電圧（０．８
Ｖ）だけ高い−１．２Ｖになる。その結果、ノードＮ４
の電圧が−１．２Ｖになる。

【００８９】このようなバッファ回路１の動作に従っ
て、ラッチ回路２は、次のように動作する。ノードＮ３
の電圧が−０．９ＶになったためにトランジスタＱ２８
のベース端子の電圧が−０．９Ｖになり、ノードＮ４の
電圧が−１．２ＶになったためにトランジスタＱ３１の
ベース端子の電圧が−１．２Ｖになる。その結果、トラ
ンジスタＱ２８がオンし、トランジスタＱ３１がオフす
る。これとともに、ノードＮ１の電圧が０Ｖになったた
めにトランジスタＱ２６のベース端子の電圧が０Ｖにな
り、ノードＮ２の電圧が−０．４Ｖになったためにトラ
ンジスタＱ２７のベース端子の電圧が−０．４Ｖにな
る。その結果、トランジスタＱ２６がオンし、トランジ
スタＱ２７がオフする。

【００９０】このように、トランジスタＱ２８，Ｑ２６
がともにオンすると、トランジスタＱ２８および抵抗Ｒ
１８が定電流回路として働く。この場合、トランジスタ
Ｑ２８には、ベース端子の電圧が−０．９Ｖ、ベース・
エミッタ間電圧が０．８Ｖであり、抵抗Ｒ１８の抵抗値
が６００Ωであるので、トランジスタＱ２８および抵抗
Ｒ１８により構成される定電流回路により、抵抗Ｒ１６
に５００μＡの電流が流される。抵抗Ｒ１６に５００μ
Ａの電流が流れると、トランジスタＱ２６のコレクタ端
子の電圧が−０．４Ｖになり、その結果、第２のデータ
出力端子Ｏ２の電圧が−０．４Ｖになる。

【００９１】この状態においてトランジスタＱ２７がオ
フしているので、抵抗Ｒ１７には電流が流れない。この
ため、トランジスタＱ２７のコレクタ端子の電圧が０Ｖ
になり、その結果、第１のデータ出力端子Ｏ１の電圧が
０Ｖになる。

【００９２】このような第１の状態においては、第１の
データ出力端子Ｏ１は、ハイレベル（０Ｖ）のデータ信
号を出力し、第２のデータ出力端子Ｏ２は、ローレベル
（−０．４Ｖ）のデータ信号を出力する。

【００９３】次に、このような第１の状態が第２の状態
になった場合について説明する。第２の状態では、第
１，第２のデータ信号のレベルは、第１の状態のままで
あり、第１，第２のクロック信号のレベルが変化する。
すなわち、第１のクロック信号がローレベル（−２．０
Ｖ）に変化し、第２のクロック信号がハイレベル（−
１．６Ｖ）に変化する。

【００９４】この場合、第１の状態とは逆に、トランジ
スタＱ２０がオンし、トランジスタＱ２１がオフする。
したがって、トランジスタＱ２０のコレクタ端子の電圧
が−１．７Ｖになり、その結果、トランジスタＱ２３の
ベース端子の電圧が−１．７Ｖになる。一方、トランジ
スタＱ２１のコレクタ端子の電圧が−２．０Ｖになり、
その結果、トランジスタＱ２５のベース端子の電圧が−
２．０Ｖになる。

【００９５】このようにトランジスタＱ２５のベース端
子の電圧が−２．０Ｖになり、トランジスタＱ２３のベ
ース端子の電圧が−１．７Ｖになったために、第１の状
態とは逆に、ノードＮ３の電圧が−１．２Ｖになり、ノ
ードＮ４の電圧が−０．９Ｖになる。

【００９６】そして、ノードＮ３が−１．２Ｖになった
ためにトランジスタＱ２８のベース端子の電圧が−１．
２Ｖになり、ノードＮ４の電圧が−０．９Ｖになったた
めにトランジスタＱ３１のベース端子の電圧が−１．２
Ｖになる。その結果、第１の状態とは逆に、トランジス
タＱ３１がオンし、トランジスタＱ２８がオフする。

【００９７】この場合、前述した第１の状態において、
第１のデータ出力端子Ｏ１の電圧が０Ｖにされ、第２の
データ出力端子Ｏ２の電圧が−０．４Ｖにされているた
め、トランジスタＱ２９のベース端子の電圧が０Ｖであ
り、トランジスタＱ３０のベース端子の電圧が−０．４
Ｖである。その結果、トランジスタＱ２９がオンし、ト
ランジスタＱ３０がオフする。

【００９８】このように、トランジスタＱ３１がオンす
ることにより、トランジスタＱ３１および抵抗Ｒ１８が
定電流回路として働く。この定電流回路は、第１の状態
におけるトランジスタＱ２８および抵抗Ｒ１８により構
成される定電流回路と同様に５００μＡの電流を流す。
この第２の状態においては、トランジスタＱ３１，Ｑ２
９がオンすることにより、トランジスタＱ３１および抵
抗Ｒ１８により構成される定電流回路によって抵抗Ｒ１
６に５００μＡの電流が流される。このように抵抗Ｒ１
６に５００μＡの電流が流れるために、トランジスタＱ
２９のコレクタ端子の電圧が−０．４Ｖになり、その結
果、第２のデータ出力端子Ｏ２の電圧が−０．４Ｖに保
持される。

【００９９】この状態においてトランジスタＱ３０がオ
フしているので、抵抗Ｒ１７には電流が流れない。この
ため、トランジスタＱ３０のコレクタ端子の電圧が０Ｖ
になり、その結果、第１のデータ出力端子Ｏ１の電圧が
０Ｖに保持される。

【０１００】また、このような第１，第２の状態と異な
り、第１のデータ入力端子Ｄ１にローレベル（−０．４
Ｖ）のデータ信号が与えられ、第２のデータ入力端子Ｄ
２にハイレベル（０Ｖ）のデータ信号が与えられた状態
においては、第１のデータ出力端子Ｏ１および第２のデ
ータ出力端子Ｏ２のそれぞれから出力されるデータ信号
のレベルが第１，第２の状態に対して反転するだけで、
バッファ回路１０およびラッチ回路２０は、第１，第２
の状態と同様に動作する。

【０１０１】この実施例によるバッファ回路付きラッチ
回路では、第１のクロック入力端子Ｃ１に与えられる第
１のクロック信号がハイレベルの場合に、第１，第２の
データ入力端子Ｄ１，Ｄ２のそれぞれに与えられるデー
タ信号を取込み、前記第１のクロック信号がローレベル
になった場合に、先に取込んだデータ信号を保持する。
すなわち、図９に示したタイミングチャートと同様の動
作を行なう。

【０１０２】このバッファ回路付きラッチ回路における
バッファ回路１では、第２の電源ノードＶＥＥが受ける
第２の電位が変動した場合、第１の定電圧端子ＶＣＳ１
が受ける第１の定電圧が前記第２の電位に追従して変動
する。このため、前記第１の定電圧と前記第２の電位と
の間の電圧差は、常に一定に保たれるので、トランジス
タＱ１８および抵抗Ｒ１０により構成される定電流回路
の定電流は、常に５００μＡに保持される。

【０１０３】また、バッファ回路１は、その機能面から
構成を分けると、データ信号をラッチ回路２に与えるた
めの第１の回路１１と、クロック信号をラッチ回路２に
与えるための第２の回路１２との２つの回路にて構成さ
れる。

【０１０４】第２の回路１２においては、第２の定電圧
端子ＶＣＳ２が受ける第２の定電圧が、第２の電位の変
動に追従せず、常に一定に保持される。このため、トラ
ンジスタＱ２０およびＱ２１にて構成される差動型カレ
ントスイッチ回路の出力振幅は、第２の電位が変動して
も変動しない。しかし、その出力振幅のローレベルは、
第２の電位と同じになり、一方、その出力振幅のハイレ
ベルは第２の電位と、前記差動型カレントスイッチ回路
に流れる電流値と、抵抗Ｒ２２またはＲ１３の抵抗値と
により決まる電圧になる。したがって、トランジスタＱ
２３およびＱ２５の各々のベース端子には、第２の電位
に追従して変動する電圧が与えられることになり、その
結果、ノードＮ３，Ｎ４には、第２の電位の変動に追従
して変動する電圧が与えられる。

【０１０５】このため、ラッチ回路２のトランジスタＱ
２８およびＱ３１のそれぞれのベース端子には、第２の
電位の変動に追従して変動する電圧が与えられることに
なる。これにより、第２の電位が変動しても抵抗Ｒ１８
には常に一定の電圧がかけられることになる。したがっ
て、ラッチ回路２においては、第２の電位が変動しても
常に一定の電流が流れることにより、回路は安定に動作
する。

【０１０６】このように、本発明は、ラッチ回路２のよ
うなシリーズゲート型のＥＣＬ回路に入力信号を供給す
るバッファ回路１のような信号供給回路において、前記
ＥＣＬ回路に供給する入力信号のうち、最も低い電位の
入力信号、すなわち、クロック信号を第２の電位の変動
に追従して変動させる構成としたことに特徴がある。

【０１０７】ここで、ラッチ回路２の構成に注目する
と、差動型カレントスイッチ回路を構成するトランジス
タＱ２８，Ｑ３１と抵抗Ｒ１８とで定電流回路が構成さ
れる。このため、本実施例においては、図８に示される
トランジスタＱ１５のような定電流回路専用のトランジ
スタを省略できた。そのため、ラッチ回路２を動作させ
るために最低限必要である電源電圧を従来よりも低くす
ることができる。

【０１０８】また、この実施例によるバッファ回路付き
ラッチ回路では、ノードＮ３，Ｎ４の電位の立下がりを
高速で行なうことができる。その理由を、ノードＮ３の
電位の立下がりを例にとって説明する。まず、ノードＮ
３の電位がハイレベル（−０．９Ｖ）である場合におい
て、第１のクロック信号がハイレベルからローレベルに
変化し、第２のクロック信号がローレベルからハイレベ
ルに変化したとき、トランジスタＱ２１がオフし、トラ
ンジスタＱ２０がオンする。この場合、トランジスタＱ
２５のベース端子の電圧が第２の電位まで下がる。この
ため、トランジスタＱ２５のベース・エミッタ間電圧が
一時的に大きくなり、そのためにトランジスタＱ２５に
流れる電流が急速に増加する。その結果、ノードＮ３の
電位が急速に立下げられる。

【０１０９】さらに、本実施例によるバッファ回路付き
ラッチ回路では、ラッチ回路２における温度特性がよ
く、このため回路が安定に動作する。次にその理由につ
いて説明する。トランジスタＱ１９および抵抗Ｒ１１に
より構成される定電流回路の電流をＩＣＳ、第２の電源
ノードＶＥＥが受ける第２の電位をＶＥＥ、抵抗Ｒ１３
の抵抗値をＲ１３、トランジスタＱ２５のベース・エミ
ッタ間電圧をＶＢＥ（Ｑ２５）とすると、ノードＮ３の
電位がハイレベルである場合の電圧ＶＯＨ（Ｎ３）は、
下記（１）式で表わされる。

【０１１０】 ＶＯＨ（Ｎ３）＝ＶＥＥ＋ＩＣＳ・Ｒ１３＋ＶＢＥ（Ｑ２５） …（１） また、トランジスタＱ２８のベース・エミッタ間電圧を
ＶＢＥ（Ｑ２８）、抵抗Ｒ１８の抵抗値をＲ１８とする
と、抵抗Ｒ１８に流れる電流Ｉ（Ｒ１８）は、下記
（２）式で表わされる。

【０１１１】 Ｉ（Ｒ１８）＝（ＶＯＨ（Ｎ３）−ＶＤＥ（Ｑ２８）−ＶＥＥ）／Ｒ１８ ＝（ＩＣＳ・Ｒ１３＋ＶＢＥ（Ｑ２５）−ＶＢＥ（Ｑ２８））／ Ｒ１８ …（２） 前記（２）式において、次に示す第１，第２および第３
の条件が満たされれば電流Ｉ（Ｒ１８）は、温度によら
ず一定となる。第１の条件は、電流ＩＣＳが温度によら
ず一定になることである。第２の条件は、電圧ＶＢＥ
（Ｑ２５）と電圧ＶＢＥ（Ｑ２８）とが等しいことであ
る。第３の条件は、抵抗Ｒ１８とＲ１３との間での温度
による抵抗値の変化量の比が等しいことである。

【０１１２】前記第１の条件は、バッファ回路１の製造
時において実現できる。前記第２の条件は、各トランジ
スタのエミッタ面積（ＳＥ）とエミッタに流れるエミッ
タ電流（ＩＥ）との関係をプロセス工程において調節
し、それによる電流密度（ＩＥ／ＳＥ）の調節により実
現できる。前記第３の条件は、各抵抗を同一プロセス工
程で形成する場合に、不純物濃度の均一性により抵抗値
とその温度による抵抗値の変化量の比とを等しくするこ
とにより容易に実現できる。

【０１１３】その他にも、この実施例によるバッファ回
路付きラッチ回路には次のような特徴がある。このバッ
ファ回路付きラッチ回路では、ＮＰＮ型のトランジスタ
Ｑ１６，Ｑ１７，Ｑ２５，Ｑ２７などのように、ベース
端子（Ｐ極性）に与えられる電圧が０Ｖであるときに、
コレクタ端子（Ｎ極性）が出力する電圧が−０．４Ｖに
なる場合がある。すなわち、トランジスタが、コレクタ
端子がベース端子よりも低い電圧で用いられる場合があ
る。また、この回路では、ＰＮＰ型のトランジスタＱ２
０，Ｑ２１などのように、ベース端子（Ｎ極性）に与え
られる電圧が−２．０Ｖであるときに、コレクタ端子
（Ｐ極性）が出力する電圧が−１．６Ｖになる場合があ
る。すなわち、トランジスタが、コレクタ端子がベース
端子よりも高い電圧で用いられる場合がある。

【０１１４】このようにＰ極性に正の電圧をかけ、Ｎ極
性に負の電圧をかけた状態は、順バイアス状態と呼ばれ
る。

【０１１５】このような順バイアス状態で用いられるト
ランジスタにおいては、大きい順バイアス（たとえば
０．６Ｖ以上）をコレクタ端子とベース端子との間にか
けた場合には、トランジスタが飽和領域で動作するため
に動作速度が遅くなる。しかし、本実施例で用いられる
トランジスタは、その論理振幅を最大でも０．４Ｖとし
ている。そのため、トランジスタは、弱い飽和領域にお
いて動作するので動作速度が遅くならない。

【０１１６】次に、図１に示されたバッファ回路１にお
ける第２の回路１２の回路構成の概念について説明す
る。図２は、図１に示されたバッファ回路１における第
２の回路１２の概略構成を示す回路図である。

【０１１７】図２を参照して、第１の電源ノードＶＣＣ
と第２の電源ノードＶＥＥとの間に定電流源３と抵抗４
とが直列に接続される。定電流源３および抵抗４の間の
ノードと第２の電源ノードＶＥＥとの間にレベルシフト
回路５が設けられる。クロック信号を受ける入力ノード
Ｃは、定電流源３に接続される。レベルシフト回路５と
第２の電源ノードＶＥＥとの間のノードが出力ノードＮ
である。

【０１１８】この図２の回路では、入力ノードＣから与
えられるクロック信号に応答して、定電流源３から抵抗
４に定電流が流れる。この定電流により抵抗４に生じた
電圧が、レベルシフト回路５でレベルシフトされて出力
ノードＮに与えられる。この回路では、第２の電源ノー
ドＶＥＥが受ける第２の電位が変動すると、抵抗４に生
じる電圧が第２の電位に追従して変動する。そのため、
出力ノードＮの電圧が第２の電位の変動に追従して変動
する。

【０１１９】第２実施例 次に、第２実施例について説明する。前述の第１実施例
では、図１のバッファ回路１における第２の回路１２を
差動型カレントスイッチ回路とエミッタホロワ回路とに
て構成したが、クロック信号を図１のラッチ回路２に与
えるための第２の回路１２は、差動型カレントスイッチ
回路のみでも構成することができる。第２実施例では、
そのような構成の第２の回路について説明する。

【０１２０】図３は、第２実施例によるバッファ回路に
おける第２の回路の回路図である。図３の第２回路は、
図１の第２回路１２の変形例であり、２個のＰＮＰトラ
ンジスタＱ３２，Ｑ３３と、３個の抵抗Ｒ１９，Ｒ２
０，Ｒ２１とにより構成される。

【０１２１】図３を参照して、第１の電源ノードＶＣＣ
と第２の電源ノードＶＥＥとの間に、抵抗Ｒ１９、トラ
ンジスタＱ３２および抵抗Ｒ２０が直列に接続される。
抵抗Ｒ１９およびトランジスタＱ３２の間のノードと第
２の電源ノードＶＥＥとの間に、トランジスタＱ３３お
よび抵抗Ｒ２１が直列に接続される。

【０１２２】第１のクロック入力端子Ｃ１はトランジス
タＱ３２のベース端子に接続され、第２のクロック入力
端子Ｃ２はトランジスタＱ３３のベース端子に接続され
る。トランジスタＱ３３のコレクタ端子と抵抗Ｒ２１と
の間のノードＮ３が図１のノードＮ３に相当する。トラ
ンジスタＱ３２のコレクタ端子と抵抗Ｒ２０との間のノ
ードＮ４が図１のノードＮ４に相当する。図３の回路に
おいては、トランジスタＱ３２，Ｑ３３が差動型カレン
トスイッチ回路を構成する。

【０１２３】次に、図３の回路の動作について説明す
る。以下の説明においては、具体的な数値データを用い
て説明する。その数値データは、一例として次のように
仮定する。第１の電源ノードＶＣＣが受ける第１の電位
および第２の電源ノードＶＥＥが受ける第２の電位は、
図１の回路と同じとする。第１のクロック入力端子Ｃ１
が受ける第１のデータ信号および第２のクロック入力端
子Ｃ２が受ける第２のクロック信号のそれぞれは、ハイ
レベルが−０．８Ｖ、ローレベルが−１．２Ｖの電圧と
する。抵抗Ｒ１９の抵抗値は８００Ωとし、抵抗Ｒ２
０，Ｒ２１のそれぞれの抵抗値は２２００Ωとする。

【０１２４】第１の状態においては、第１のクロック入
力端子Ｃ１にハイレベル（−０．８Ｖ）の信号が与えら
れ、第２のクロック入力端子Ｃ２にローレベル（−１．
２Ｖ）の信号が与えられるものとする。この場合、トラ
ンジスタＱ３３がオンし、トランジスタＱ３２がオフす
る。

【０１２５】このようにトランジスタＱ３３がオンする
ことにより、トランジスタＱ３３および抵抗Ｒ１９によ
り構成される定電流回路によって抵抗Ｒ２１に５００μ
Ａの電流が流れる。抵抗Ｒ２１に５００μＡの電流が流
れると、トランジスタＱ３３のコレクタ端子の電圧が−
０．９Ｖになり、その結果、ノードＮ３の電位が−０．
９Ｖになる。

【０１２６】この状態においてトランジスタＱ３２がオ
フしているので、抵抗Ｒ２０には電流が流れない。この
ため、トランジスタＱ３２のコレクタ端子の電圧が２．
０Ｖになり、その結果、ノードＮ４の電圧が２．０Ｖに
なる。

【０１２７】次に、第１の状態が第２の状態になった場
合について説明する。第２の状態では、第１のクロック
信号がローレベル（−１．２Ｖ）に変化し、第２のクロ
ック信号がハイレベル（−０．８Ｖ）に変化するものと
する。この第２の状態においては、トランジスタＱ３２
がオンし、トランジスタＱ３３がオフする。

【０１２８】このようにトランジスタＱ３２がオンする
ことにより、トランジスタＱ３２および抵抗Ｒ１９によ
り構成される定電流回路によって抵抗Ｒ２０に５００μ
Ａの電流が流れる。その結果、ノードＮ４の電圧が−
０．９Ｖになる。一方、トランジスタＱ３３がオフして
るので、抵抗Ｒ２１には電流が流れない。その結果、ノ
ードＮ３の電圧が２．０Ｖになる。

【０１２９】この図３の回路のように差動型カレントス
イッチ回路のみでバッファ回路の第２の回路を構成した
場合でも、ノードＮ３，Ｎ４のそれぞれの電圧が図１の
ノードＮ３，Ｎ４と同じになるように抵抗値などを調節
すれば、図３の回路は、図１の第２の回路１２と同様に
動作する。また、図３の回路においては、ノードＮ３，
Ｎ４のそれぞれの電圧は、抵抗Ｒ２０またはＲ２１に流
れる電流の電流値と、抵抗Ｒ２０またはＲ２１の抵抗値
と、第２の電源ノードＶＥＥが受ける第２の電位とによ
って決まるので、ノードＮ３，Ｎ４のそれぞれの電圧は
第２の電位の変動に追従して変動する。

【０１３０】このような図３の第２回路では、図１の第
２回路１２よりも少ない素子数で回路を構成できるとい
う利点がある。

【０１３１】第３実施例 次に、第３実施例について説明する。第１実施例および
第２実施例においてはバッファ回路の第２の回路をＰＮ
Ｐトランジスタおよび抵抗により構成したが、そのよう
な第２の回路は、ＮＰＮトランジスタおよび抵抗によっ
ても構成することができる。第３実施例では、そのよう
な回路の構成の概念について説明する。また、第３実施
例に続く第４〜第６実施例においては、その具体的な回
路の例について説明する。

【０１３２】図４は、バッファ回路におけるＮＰＮトラ
ンジスタを用いた第２の回路の概略構成を示す回路図で
ある。図４を参照して、第１の電源ノードＶＣＣと出力
ノードＮとの間に抵抗６が接続される。この出力ノード
Ｎは、図１におけるノードＮ３，Ｎ４に相当するもので
ある。第２の電源ノードＶＥＥと出力ノードＮとの間に
はＮＰＮトランジスタを含む可変電流源７が接続され
る。クロック信号を受ける入力ノードＣは、可変電流源
７に接続される。この入力ノードＣは、図１の第１のク
ロック入力端子Ｃ１および第２のクロック入力端子Ｃ２
に相当するものである。

【０１３３】この回路では、入力ノードＣから与えられ
るクロック信号に応答して、可変電流源７から抵抗６に
電流が流れる。その電流は、可変電流源７により、クロ
ック信号に応答して電流値が制御されるとともに、第２
の電源ノードＶＥＥが受ける第２の電位にも応答して電
流値が制御される。

【０１３４】可変電流源７から抵抗６に流れる電流によ
り抵抗６に生じた電圧が出力ノードＮに与えられる。こ
の回路では、第２の電位が変動すると、出力ノードＮの
電圧が第２の電位の変動に追従して変動する。

【０１３５】第４実施例 次に、第４実施例について説明する。図５は、第４実施
例によるバッファ回路の第２の回路の回路図である。

【０１３６】図５の回路は、２個のＮＰＮトランジスタ
Ｑ３４，Ｑ３５、１個のダイオードＤＩＯおよび４個の
抵抗Ｒ２２〜Ｒ２５を含む。

【０１３７】図５を参照して、第１の電源ノードＶＣＣ
と第２の電源ノードＶＥＥとの間にダイオードＤＩＯ、
抵抗Ｒ２２、Ｒ２３、トランジスタＱ３４および抵抗Ｒ
２５が直列に接続される。抵抗Ｒ２２およびＲ２３の間
のノードと、トランジスタＱ３４および抵抗Ｒ２５の間
のノードとの間には、抵抗Ｒ２４およびトランジスタＱ
３５が直列に接続される。

【０１３８】第１のクロック信号を受ける第１のクロッ
ク入力端子Ｃ１がトランジスタＱ３４のベース端子に接
続され、第２のクロック信号を受ける第２のクロック入
力端子Ｃ２がトランジスタＱ３５のベース端子に接続さ
れる。抵抗Ｒ２４とトランジスタＱ３５のコレクタ端子
との間のノードＮ３は、図１のノードＮ３に相当する。
抵抗Ｒ２３とトランジスタＱ３４のコレクタ端子との間
のノードＮ４は、図１のノードＮ４に相当する。この図
５の回路においては、トランジスタＱ３４，Ｑ３５が差
動型カレントスイッチ回路を構成する。

【０１３９】次に、図５の回路の動作について説明す
る。以下の説明においては、具体的な数値データを用い
て説明する。その数値データは、一例として次のように
仮定する。

【０１４０】第１の電源ノードＶＣＣが受ける第１の電
位および第２の電源ノードＶＥＥが受ける第２の電位
は、第１実施例と同じである。第１のクロック信号およ
び第２のクロック信号のそれぞれは、ハイレベルが−
１．１Ｖ、ローレベルが−１．４Ｖの電圧とする。抵抗
Ｒ２２，Ｒ２５のそれぞれの抵抗値は、２００Ωとす
る。抵抗Ｒ２３，Ｒ２４の抵抗値は、６００Ωとする。

【０１４１】第１の状態においては、第１のクロック入
力端子Ｃ１にハイレベル（−１．１Ｖ）の信号が与えら
れ、第２のクロック入力端子Ｃ２にローレベル（−１．
４Ｖ）の信号が与えられるものとする。この場合、トラ
ンジスタＱ３４がオンし、トランジスタＱ３５がオフす
る。

【０１４２】このようにトランジスタＱ３４がオンする
ことにより、トランジスタＱ３４と抵抗Ｒ２５との間の
ノードの電圧は、トランジスタＱ３４のベース端子の電
圧からベース・エミッタ間電圧だけ下がった−１．９Ｖ
になる。これにより抵抗Ｒ２５には５００μＡの電流が
流れる。したがって、ダイオードＤＩＯおよび抵抗Ｒ２
２に５００μＡの電流が流れる。

【０１４３】ダイオードＤＩＯおよび抵抗Ｒ２２に５０
０μＡの電流が流れると、ノードＮ４の電圧は、第１の
電位である０ＶからダイオードＤＩＯによる０．８Ｖの
電圧降下と、抵抗Ｒ２２およびＲ２３による０．４Ｖの
電圧降下とによって−１．２Ｖになる。一方、この状態
においてトランジスタＱ３５がオフしているので、ノー
ドＮ３の電圧は、第１の電位である０Ｖからダイオード
ＤＩＯによる０．８Ｖの電位降下と抵抗Ｒ２２による
０．１Ｖの電圧降下とによって−０．９Ｖになる。

【０１４４】次に、第１の状態が第２の状態になった場
合について説明する。第２の状態では、第１のクロック
信号がローレベル（−１．４Ｖ）に変化し、第２のクロ
ック信号がハイレベル（−１．１Ｖ）に変化する。この
場合、トランジスタＱ３５がオンし、トランジスタＱ３
４がオフする。

【０１４５】このようにトランジスタＱ３５がオンする
と、第１の状態とは逆の動作によって、ノードＮ３の電
圧が−１．２Ｖになり、ノードＮ４の電圧が−０．９Ｖ
になる。

【０１４６】このような図５の第２の回路では、ノード
Ｎ３，Ｎ４のそれぞれの電圧が第２の電位の変動に追従
して変動する。次にノードＮ３，Ｎ４の電圧が第２の電
位の変動に追従して変動する理由について説明する。

【０１４７】図５の回路においては、ノードＮ３または
Ｎ４の電圧のハイレベル（たとえば−０．９Ｖ）が、図
１のバッファ回路２に流す電流を決定する。このため、
ノードＮ３またはＮ４の電圧のハイレベルが第２の電位
の変動に追従すれば、バッファ回路２が安定した動作を
行なう。したがって、ノードＮ３またはＮ４の電圧がハ
イレベルである場合のその電圧と第２の電位との関係が
わかれば、ノードＮ３またはＮ４の電圧が第２の電位の
変動に追従して変動することを証明できる。

【０１４８】ここで、第１，第２のクロック信号の電圧
をＶＩＮ、トランジスタＱ３４，Ｑ３５のそれぞれのベ
ース・エミッタ間電圧をＶＢＥ、ダイオードＤＩＯによ
るである降下をＶＤＩＯ、第１の電位をＶＣＣ、第２の
電位をＶＥＥ、ノードＮ３，Ｎ４の出力電圧をＶＯＵＴ
とすれば、その出力電圧ＶＯＵＴは下記（３）式で表わ
される。

【０１４９】 ＶＯＵＴ＝ＶＣＣ−ＶＤＩＯ−Ｒ２２・（（ＶＩＮ−ＶＢＥ）−ＶＥＥ）／Ｒ ２５ …（３） 前記（３）式で表わされる出力電圧ＶＯＵＴが第２の電
位ＶＥＥの変動に追従して変動する場合は、下記（４）
式に示されるように出力電圧ＶＯＵＴを第２の電位ＶＥ
Ｅで微分してその値が１になればよい。すなわち、下記
（５）式に示されるように抵抗Ｒ２２および抵抗Ｒ２５
のそれぞれの抵抗値が同じであればよい。

【０１５０】

【数１】

【０１５１】このように図５の回路においては、ノード
Ｎ３，Ｎ４の電圧が第２の電位の変動に追従して変動す
る。

【０１５２】第５実施例 次に、第５実施例について説明する。図６は、第５実施
例によるバッファ回路の第２の回路の回路図である。こ
の図６の回路は、図５の回路の変形例であり、６個のＮ
ＰＮトランジスタＱ３６〜Ｑ４１および６個の抵抗Ｒ２
６〜Ｒ３０を含む。以下にする図６の回路の説明におい
ては、主に図５の回路との相違点について説明する。

【０１５３】図６を参照して、２個のトランジスタＱ３
６，Ｑ３７と４個の抵抗Ｒ２６〜Ｒ２９とで構成される
回路は、図５における２個のトランジスタＱ３４，Ｑ３
５と４個の抵抗Ｒ２２〜Ｒ２５とで構成される回路と同
じ構成のものである。図６の抵抗Ｒ２６の一端は、直接
第１の電源ノードＶＣＣに接続される。そのトランジス
タＱ３６，Ｑ３７を含む回路と、ノードＮ３，Ｎ４との
間には、エミッタホロワ回路８が設けられる。エミッタ
ホロワ回路８は、４個のトランジスタＱ３８〜Ｑ４１と
２個の抵抗Ｒ３０，Ｒ３１とを含む。

【０１５４】第１の電源ノードＶＣＣと第２の電源ノー
ドＶＥＥとの間には、トランジスタＱ３８、Ｑ３９およ
び抵抗Ｒ３０が直列に接続される。第１の電源ノードＶ
ＣＣと第２の電源ノードＶＥＥとの間には、トランジス
タＱ４０、Ｑ４１および抵抗Ｒ３１も直列に接続され
る。トランジスタＱ３９，Ｑ４１のそれぞれのベース端
子は、図１に示される第１の定電圧端子ＶＣＳ１に接続
される。これにより、トランジスタＱ３９および抵抗Ｒ
３０と、トランジスタＱ４１および抵抗Ｒ３１とのそれ
ぞれのトランジスタおよび抵抗の組が定電流回路を構成
する。

【０１５５】トランジスタＱ３８のベース端子は抵抗Ｒ
２８とトランジスタＱ３７との間のノードに接続され
る。トランジスタＱ４０のベース端子は、抵抗Ｒ２７と
トランジスタＱ３６との間のノードに接続される。トラ
ンジスタＱ３８およびＱ３９の間のノードがノードＮ３
に接続される。トランジスタＱ４０およびトランジスタ
Ｑ４１の間のノードがノードＮ４に接続される。このノ
ードＮ３，Ｎ４は図１のノードＮ３，Ｎ４に相当するも
のである。この図６の回路においては、トランジスタＱ
３６，Ｑ３７が差動型カレントスイッチ回路を構成す
る。

【０１５６】次に、図６の回路の動作について説明す
る。以下の説明においては、具体的な数値データを用い
て説明する。その数値データは、一例として次のように
仮定する。第１，第２の電位および第１，第２のクロッ
ク信号のそれぞれは、図５の回路の場合と同じとする。
抵抗Ｒ２６，Ｒ２９のそれぞれの抵抗値は２００Ωと
し、抵抗Ｒ２７，Ｒ２８のそれぞれの抵抗値は６００Ω
とする。

【０１５７】エミッタホロワ回路８に信号を与えるトラ
ンジスタＱ３６，Ｑ３７を含む回路は、図５の回路と同
様の動作をする。これにより、トランジスタＱ３８，Ｑ
４０のそれぞれのベース端子に与えられる電圧は、ハイ
レベルが−０．１Ｖとなり、ローレベルが−０．４Ｖと
なる。

【０１５８】エミッタホロワ回路８では、トランジスタ
Ｑ３８のベース端子に与えられた電圧がベース・エミッ
タ間電圧だけ下げられてノードＮ３に与えられ、トラン
ジスタＱ４０のベース端子に与えられた電圧がベース・
エミッタ間電圧だけ下げられてノードＮ４に与えられ
る。これにより、ノードＮ３，Ｎ４のそれぞれの電圧
は、ハイレベルが−０．９Ｖでローレベルが−１．２Ｖ
となる。

【０１５９】この図６の回路においても、図５の回路と
同様に第２の電位の変動に追従してノードＮ３，Ｎ４の
電圧が変動する。そのような動作が実現される条件は、
図５の回路と同様に抵抗Ｒ２６およびＲ２９の抵抗値が
等しい場合である。

【０１６０】第６実施例 次に、第６実施例について説明する。図７は、第６実施
例によるバッファ回路の第２回路の回路図である。図７
の回路は、９個のＮＰＮトランジスタＱ４２〜Ｑ５０と
１１個の抵抗Ｒ３２〜Ｒ４２とを含む。

【０１６１】図７を参照して、第１の電源ノードＶＣＣ
と第２の電源ノードＶＥＥとの間に、抵抗Ｒ３４、トラ
ンジスタＱ４３および抵抗Ｒ３５が直列に接続される。
第１の電源ノードＶＣＣと第２の電源ノードＶＥＥとの
間には、抵抗Ｒ３９、トランジスタＱ４９および抵抗Ｒ
４０も直列に接続される。

【０１６２】第１の電源ノードＶＣＣと、出力ノードで
あるノードＮ４との間には抵抗Ｒ３２が接続され、ノー
ドＮ４と第２の電源ノードＶＥＥとの間にはトランジス
タＱ４２および抵抗Ｒ３３が直列に接続される。トラン
ジスタＱ４２のベース端子は抵抗Ｒ３４およびトランジ
スタＱ４３の間のノードに接続される。

【０１６３】第１の電源ノードＶＣＣと、出力ノードで
あるノードＮ３との間には抵抗Ｒ４１が接続され、ノー
ドＮ３と第２の電源ノードＶＥＥとの間にはトランジス
タＱ５０および抵抗Ｒ４２が直列に接続される。トラン
ジスタＱ５０のベース端子は、抵抗Ｒ３９とトランジス
タＱ４９との間のノードに接続される。

【０１６４】ノードＮ４と第２の電源ノードＶＥＥとの
間には、トランジスタＱ４４および抵抗Ｒ３６も直列に
接続される。ノードＮ３と第２の電源ノードＶＥＥとの
間には、トランジスタＱ４８および抵抗Ｒ３８も直列に
接続される。ノードＮ４と第２の電源ノードＶＥＥとの
間には、トランジスタＱ４５、Ｑ４７および抵抗Ｒ３７
も直列に接続される。ノードＮ３と、トランジスタＱ４
５およびＱ４７の間のノードとの間には、トランジスタ
Ｑ４６が接続される。

【０１６５】第１のクロック入力端子Ｃ１はトランジス
タＱ４５のベース端子に接続され、第２のクロック入力
端子Ｃ２はトランジスタＱ４６のベース端子に接続され
る。第１の定電圧端子ＶＣＳ１は、トランジスタＱ４
３，Ｑ４４，Ｑ４７，Ｑ４８，Ｑ４９のそれぞれのベー
ス端子に接続される。

【０１６６】この図７の回路においては、トランジスタ
Ｑ４５，Ｑ４６のトランジスタ対が、エミッタ端子同士
が接続された差動型カレントスイッチ回路を構成する。
また、トランジスタＱ４３，抵抗Ｒ３５、トランジスタ
Ｑ４４，抵抗Ｒ３６、トランジスタＱ４７，抵抗Ｒ３
７、トランジスタＱ４８，抵抗Ｒ３８およびトランジス
タＱ４９，抵抗Ｒ４０のそれぞれのトランジスタおよび
抵抗の組が定電流回路を構成する。

【０１６７】図７の回路では、ノードＮ４の電圧は、抵
抗Ｒ３２の抵抗値と、抵抗Ｒ３２に供給される電流値と
によって決まる電圧分だけ第１の電位から電圧降下した
電圧になる。抵抗Ｒ３２に電流を供給する回路として
は、抵抗Ｒ３２に定電流を供給する第１の電流供給回路
と、抵抗Ｒ３２に第２の電位に応答して変化する電流を
供給する第２の電流供給回路と、抵抗Ｒ３２に向けて定
電流の供給および遮断を選択的に行なう第３の電流供給
回路とがある。

【０１６８】前記第１の電流供給回路は、トランジスタ
Ｑ４４および抵抗Ｒ３６により構成される。前記第２の
電流供給回路は、トランジスタＱ４２および抵抗Ｒ３３
により構成される。前記第３の電流供給回路は、トラン
ジスタＱ４５、Ｑ４７および抵抗Ｒ３７により構成され
る。これらの第１の電流供給回路〜第３の電流供給回路
により供給される電流の合計値が抵抗Ｒ３２に流れるこ
とになる。

【０１６９】また、ノードＮ３の電圧は、抵抗Ｒ４１の
抵抗値と抵抗Ｒ４１に供給される電流とによって決まる
電圧分だけ第１の電位から電圧降下した電圧になる。抵
抗Ｒ４１に電流を供給する回路としては、抵抗Ｒ３２に
電流を供給する回路と同様の働きをする第１の電流供給
回路〜第３の電流供給回路がある。抵抗Ｒ４１に電流を
供給するための第１の電流供給回路は、トランジスタＱ
４８および抵抗Ｒ３８により構成される。その第２の電
流供給回路は、トランジスタＱ５０および抵抗Ｒ４２に
より構成される。その第３の電流供給回路は、トランジ
スタＱ４６、Ｑ４７および抵抗Ｒ３７により構成され
る。

【０１７０】次に、図７の回路の動作について説明す
る。以下の説明においては、具体的な数値データを用い
て説明する。その数値データは、一例として次のように
仮定する。

【０１７１】第１，第２の電位は第１実施例の場合と同
じとする。第１の定電圧端子が受ける第１の定電圧は、
−０．９Ｖとし、これにより第１の定電圧端子ＶＣＳ１
と第２の電源ノードＶＥＥとの間の電圧を１．１Ｖとす
る。第１のデータ信号および第２のデータ信号は、ハイ
レベルは−０．９Ｖ、ローレベルが−１．２Ｖの電圧と
する。

【０１７２】抵抗Ｒ３２，Ｒ３３，Ｒ３５，Ｒ３７，Ｒ
４０，Ｒ４１，Ｒ４２のそれぞれの抵抗値は、６００Ω
とする。抵抗Ｒ３６，Ｒ３８のそれぞれの抵抗値は３０
０Ωとする。抵抗Ｒ３４，Ｒ３９のそれぞれの抵抗値は
１８００Ωとする。

【０１７３】以上の数値データによれば、各定電流回路
には次のような電流が流れる。トランジスタＱ４３，抵
抗Ｒ３５、トランジスタＱ４７，抵抗Ｒ３７およびトラ
ンジスタＱ４９，抵抗Ｒ４０のそれぞれの定電流回路に
は、５００μＡの電流が流れる。トランジスタＱ４４，
抵抗Ｒ３６およびトランジスタＱ４８，抵抗Ｒ３８のそ
れぞれの定電流回路には、１０００μＡの電流が流れ
る。

【０１７４】また、この定電流、抵抗Ｒ３４またはＲ３
９の抵抗値および第１の電位により、トランジスタＱ４
２およびＱ５０のそれぞれのベース端子が、常に−０．
９Ｖにバイアスされる。トランジスタＱ４２およびＱ５
０のベース端子の電圧は、第２の電位が変動しても第１
の定電圧が第２の電位に追従して変動するため、常に−
０．９Ｖとなる。

【０１７５】このように、トランジスタＱ４２およびＱ
５０のベース端子の電圧が常に−０．９Ｖであるので、
第２の電位が変動していない状態では、抵抗Ｒ３３およ
びＲ４２のそれぞれに５００μＡの電流が流れる。

【０１７６】第１の状態においては、第１のクロック入
力端子Ｃ１にハイレベル（−０．９Ｖ）の信号が与えら
れ、第２のクロック入力端子Ｃ２にローレベル（−１．
２Ｖ）の信号が与えられるものとする。この場合、トラ
ンジスタＱ４５がオンし、トランジスタＱ４６がオフす
る。

【０１７７】このようにトランジスタＱ４５がオンする
と、抵抗Ｒ３２には、トランジスタＱ４５を介した５０
０μＡの電流、トランジスタＱ４４を介した１０００μ
Ａの電流およびトランジスタＱ４２を介した５００μＡ
の電流が流れる。これにより、抵抗Ｒ３２には、合計２
０００μＡの電流が流れることになる。その結果、ノー
ドＮ４の電圧は、−１．２Ｖになる。

【０１７８】一方、トランジスタＱ４６がオフしている
ので、抵抗Ｒ４１には、トランジスタＱ４６を介した電
流が流れず、トランジスタＱ４９を介した１０００μＡ
の電流およびトランジスタＱ５０を介した５００μＡの
電流が流れる。これにより、抵抗Ｒ４１には、合計１５
００μＡの電流が流れることになる。その結果、ノード
Ｎ３の電圧は、−０．９Ｖになる。

【０１７９】次に、第１の状態が第２の状態になった場
合について説明する。第２の状態では、第１，第２のク
ロック信号のレベルが変化する。すなわち、第１のクロ
ック信号がローレベル（−１．４Ｖ）に変化し、第２の
クロック信号がハイレベル（−１．１Ｖ）に変化する。

【０１８０】この第２の状態においては、第１の状態と
は逆にトランジスタＱ４６がオンし、トランジスタＱ４
５がオフする。このようにトランジスタＱ４６がオン
し、トランジスタＱ４５がオフすることにより、第１の
状態とは逆に、抵抗Ｒ４１に２０００μＡの電流が流
れ、抵抗Ｒ３２に１５００μＡの電流が流れる。その結
果、第１の状態とは逆に、ノードＮ４の電圧が−０．９
Ｖになり、ノードＮ３の電圧が−１．２Ｖになる。

【０１８１】この図７の回路においても、ノードＮ３，
Ｎ４の電圧は、第２の電位の変動に追従して変動する。
次にその理由について説明する。ノードＮ３の電圧を決
定する電流のうち、第２の電位の変動により変化するの
は、トランジスタＱ５０を介した電流である。また、ノ
ードＮ４の電圧を決定する電流のうち第２の電位の変動
により変化するのはＱ４２を介した電流である。

【０１８２】そこで、抵抗Ｒ４１、トランジスタＱ５０
および抵抗Ｒ４２で構成される回路に着目する。この回
路におけるノードＮ３の出力電圧ＶＯＵＴは、第１の電
位をＶＣＣ、第２の電位をＶＥＥ、トランジスタＱ５０
のエミッタ端子の電圧をＶＡ、抵抗Ｒ４１の抵抗値をＲ
４１、抵抗Ｒ４２の抵抗値をＲ４２とすると、下記
（６）式で表される。

【０１８３】 ＶＯＵＴ＝ＶＣＣ−Ｒ４１・（ＶＡ−ＶＥＥ）／Ｒ４２ …（６） 前記（６）式のように表される出力電圧ＶＯＵＴが第２
の電位ＶＥＥの変動に追従して変動するためには、下記
（７）式のように出力電圧ＶＯＵＴを第２の電位ＶＥＥ
で微分してその値が１になればよい。そのためには、下
記（８）式のように抵抗Ｒ４１および抵抗Ｒ４２の抵抗
値を同じにすればよい。

【０１８４】

【数２】

【０１８５】同様に、ノードＮ４の電圧の場合は、抵抗
Ｒ３２およびＲ３３の抵抗値を同じにすればよい。図７
の回路では、このような抵抗値の条件が満たされている
ので、ノードＮ３，Ｎ４の電圧は、第２の電位の変動に
追従して変動する。

【０１８６】また、第３実施例〜第６実施例に示された
回路は、回路内のすべてのトランジスタがＮＰＮトラン
ジスタで構成されるため、製造時のプロセスが複雑にな
らず、製造コストを低く抑えることができる。それに加
えて、ＮＰＮトランジスタはＰＮＰトランジスタよりも
高速で動作するため、第３実施例〜第６実施例による回
路は、第１，第２実施例による回路よりも高速で動作さ
せることができる。

【０１８７】

【発明の効果】請求項１に記載の本発明によれば、電流
源手段が、入力信号および第２の電位に応答して制御さ
れる電流を抵抗手段に供給するため、出力ノードの電位
が第２の電位の変動に追従して変動する。これにより、
第２の電位が変動しても第２の電位と出力ノードの電位
との差を一定に保つことができる。

【０１８８】このため、出力ノードの電位を、第１の電
源ノードと第２の電源ノードとの間に設けられたシリー
ズゲート型ＥＣＬ回路における最も低い電位を受ける差
動型カレントスイッチ回路のトランジスタに与えるよう
にすると、そのトランジスタと第２の電源ノードとの間
に抵抗を設けるだけで、そのトランジスタおよび抵抗に
よりてか形成される。これによりシリーズゲート型ＥＣ
Ｌ回路において定電流回路専用のトランジスタを設ける
必要がなくなるので、従来よりも電源電圧を低くするこ
とができる。その結果として、回路の消費電力を低減す
ることができる。

【０１８９】さらに、電流源手段がＮＰＮトランジスタ
一種類にて構成されるため、製造時のプロセスが複雑に
ならず、回路の製造コストを低減することができるとと
もに、ＰＮＰトランジスタで構成するよりも高速で回路
を動作させることができる。

【０１９０】請求項２に記載の本発明によれば、第１、
第２および第３の電流供給手段から抵抗手段に供給され
る第１、第２および第３の電流により出力ノードの電位
が決まる。このため、第３の電流の変化により出力ノー
ドの電位を入力信号に応答して変化させることができ
る。さらに、第２の電位の変動に応答する第２の電流の
変化により出力ノードの電位を第２の電位の変動に追従
して変動させることができる。

【０１９１】請求項３に記載の本発明によれば、入力信
号に応答してスイッチング動作を行なう第４のＮＰＮト
ランジスタと、第２の電源ノードに接続された第２の抵
抗手段とによって、第１の電源ノードと出力ノードとの
間に設けられた抵抗手段に供給される電流により出力ノ
ードの電位が変化させられる。その結果、出力ノードの
電位は、入力信号に応答して変化させることができると
ともに第２の電位の変動に追従して変動させることがで
きる。

【０１９２】請求項４に記載の本発明によれば、抵抗手
段と第４のＮＰＮトランジスタとの間のノードの電位を
エミッタホロワ回路によりレベルシフトして出力ノード
に与えることができる。

【０１９３】請求項５に記載の本発明によれば、入力信
号に応答してスイッチング動作をする第１のＮＰＮトラ
ンジスタの動作に対応して電流源手段から抵抗手段に供
給される電流により、入力信号に応答して出力ノードの
電位を変化させることができる。さらに、抵抗手段が第
２の電源ノードに接続されているために出力ノードの電
位を第２の電位の変動に追従して変動させることができ
る。その結果、請求項１に記載の本発明と同様の理由に
より回路の電源電圧を低くすることができ、したがっ
て、回路の消費電力を低減することができる。

【０１９４】請求項６に記載の本発明によれば、入力信
号に応答してスイッチング動作をするＰＮＰトランジス
タと、第１の抵抗手段とにより第２の抵抗手段に供給さ
れる電流によって、出力ノードの電位を変化させること
ができる。さらに、第２の抵抗手段が第２の電源ノード
に接続されているために出力ノードの電位を第２の電位
の変動にも追従して変動させることができる。このた
め、請求項１に記載の本発明と同様の理由により回路の
電源電圧を低くすることができ、したがって回路の消費
電力を低減することができる。

【図面の簡単な説明】

【図１】第１実施例によるバッファ回路付きラッチ回路
の回路図である。

【図２】図１のバッファ回路における第２の回路の概略
構成を示す回路図である。

【図３】第２実施例によるバッファ回路の第２の回路の
回路図である。

【図４】第３実施例によるバッファ回路の第２の回路の
概略構成を示す回路図である。

【図５】第４実施例によるバッファ回路の第２の回路の
回路図である。

【図６】第５実施例によるバッファ回路の第２の回路の
回路図である。

【図７】第６実施例によるバッファ回路の第２の回路の
回路図である。

【図８】従来のバッファ回路付きラッチ回路の回路図で
ある。

【図９】バッファ回路付きラッチ回路における入力信号
および出力信号のタイミングチャートである。

【符号の説明】

４，６，Ｒ１〜Ｒ４２ 抵抗 ７ 可変電流源 ８，９ エミッタホロワ回路 Ｃ 入力ノード Ｃ１，Ｃ２ クロック入力端子 Ｎ 出力ノード Ｎ１〜Ｎ４ ノード ＶＣＣ 第１の電源ノード ＶＥＥ 第２の電源ノード Ｑ１〜Ｑ５０ トランジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の電位を受ける第１の電源ノード
   と、 前記第１の電位よりも低い第２の電位を受ける第２の電
   源ノードと、 入力信号を受ける入力ノードと、 出力ノードと、 前記第１の電源ノードと前記出力ノードとの間に設けら
   れた抵抗手段と、 前記第２の電源ノードと前記出力ノードとの間に設けら
   れたＮＰＮトランジスタを含み、前記入力信号および前
   記第２の電位に応答して制御される電流を前記抵抗手段
   に供給する電流源手段とを備えた、バイポーラ論理回
   路。
2. 【請求項２】 前記電流源手段は、 前記第２の電源ノードと前記出力ノードとの間に設けら
   れた第１のＮＰＮトランジスタを含み、前記抵抗手段に
   予め定められた第１の電流を供給するための第１の電流
   供給手段と、 前記第２の電源ノードと前記出力ノードとの間に設けら
   れた第２のＮＰＮトランジスタを含み、前記第２の電位
   に応答して変化する第２の電流を前記抵抗手段に供給す
   るための第２の電流供給手段と、 前記第２の電源ノードと前記出力ノードとの間に設けら
   れた第３のＮＰＮトランジスタを含み、前記入力信号に
   応答した前記第３のＮＰＮトランジスタのスイッチング
   動作に基づいて前記抵抗手段への予め定められた第３の
   電流の供給および遮断を選択的に行なう第３の電流供給
   手段とを含む、請求項１記載のバイポーラ論理回路。
3. 【請求項３】 前記電流源手段は、 前記第２の電源ノードに一端が接続された第２の抵抗手
   段と、 前記出力ノードと前記第２の抵抗手段の他端との間に設
   けられ、前記入力信号に応答してスイッチング動作を行
   なう第４のＮＰＮトランジスタとを含む、請求項１記載
   のバイポーラ論理回路。
4. 【請求項４】 前記第１の電源ノードと前記出力ノード
   との間に設けられ、前記抵抗手段と前記第４のＮＰＮト
   ランジスタとの間のノードの電位に応答する第５のＮＰ
   Ｎトランジスタを含んだエミッタホロワ回路をさらに含
   む、請求項３記載のバイポーラ論理回路。
5. 【請求項５】 第１の電位を受ける第１の電源ノード
   と、 前記第１の電位よりも低い第２の電位を受ける第２の電
   源ノードと、 入力信号を受ける入力ノードと、 出力ノードと、 前記第２の電源ノードに一端が接続された抵抗手段と、 前記抵抗手段に定電流を供給するための電流源手段と、 前記抵抗手段と前記電流源手段との間に設けられ、前記
   入力信号に応答してスイッチング動作を行なう第１のＮ
   ＰＮトランジスタと、 前記第２の電源ノードと前記出力ノードとの間に設けら
   れ、前記抵抗手段と前記第１のＮＰＮトランジスタとの
   間のノードの電位に応答する第２のＰＮＰトランジスタ
   を含むエミッタホロワ回路とを備えた、バイポーラ論理
   回路。
6. 【請求項６】 第１の電位を受ける第１の電源ノード
   と、 前記第１の電位よりも低い第２の電位を受ける第２の電
   源ノードと、 入力信号を受ける入力ノードと、 出力ノードと、 前記第１の電源ノードに一端が接続された第１の抵抗手
   段と、 前記出力ノードと前記第１の抵抗手段の他端との間に設
   けられ、前記入力信号に応答してスイッチング動作を行
   なうＰＮＰトランジスタと、 前記第２の電源ノードと前記出力ノードとの間に設けら
   れた第２の抵抗手段とを備えた、バイポーラ論理回路。