JPH06338541A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH06338541A JPH06338541A JP12954093A JP12954093A JPH06338541A JP H06338541 A JPH06338541 A JP H06338541A JP 12954093 A JP12954093 A JP 12954093A JP 12954093 A JP12954093 A JP 12954093A JP H06338541 A JPH06338541 A JP H06338541A
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- resin
- region
- electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】信頼性の高い半導体素子実装製品が得られた。
【構成】半導体素子搭載領域を有するとともに該領域付
近に光通過口が形成された電極を配設させた透光性基板
上に、半導体素子搭載領域と光通過口を覆うように光硬
化樹脂を塗布し、次いでその塗布した光硬化樹脂を介し
て半導体素子を搭載し、然る後に透光性基板を介して光
照射し、上記塗布した光硬化樹脂を固化させることによ
り半導体素子を透光性基板上に固定せしめることを特徴
とする半導体素子の実装方法。
近に光通過口が形成された電極を配設させた透光性基板
上に、半導体素子搭載領域と光通過口を覆うように光硬
化樹脂を塗布し、次いでその塗布した光硬化樹脂を介し
て半導体素子を搭載し、然る後に透光性基板を介して光
照射し、上記塗布した光硬化樹脂を固化させることによ
り半導体素子を透光性基板上に固定せしめることを特徴
とする半導体素子の実装方法。
Description
【０００１】
【産業上の利用分野】本発明は透光性基板上に光硬化樹
脂を介して半導体素子を搭載する半導体素子の実装方法
に関するものである。
脂を介して半導体素子を搭載する半導体素子の実装方法
に関するものである。
【０００２】
【従来の技術】近年、半導体素子を搭載したデバイスが
種々開発されている。例えば、液晶モジュール、ＥＬパ
ネル等があり、この液晶モジュールには、ガラス基板の
上に半導体素子を搭載したＣＯＧ方式として提案されて
いる。
種々開発されている。例えば、液晶モジュール、ＥＬパ
ネル等があり、この液晶モジュールには、ガラス基板の
上に半導体素子を搭載したＣＯＧ方式として提案されて
いる。
【０００３】このガラス基板の上に半導体素子を搭載し
た構成においては、そのガラス基板の上の配線部と半導
体素子とをワイヤーボンディングする技術が確立されて
いるが、近年、半導体素子の電極と基板の上の配線部と
を直接接続するフェイスダウン方式も提案されている。
この接続には異方性導電膜、導電性ペースト、ゴムコネ
クタを用いたり、更に光硬化樹脂を用いることも提案さ
れている（特公平２７１８０号参照）。
た構成においては、そのガラス基板の上の配線部と半導
体素子とをワイヤーボンディングする技術が確立されて
いるが、近年、半導体素子の電極と基板の上の配線部と
を直接接続するフェイスダウン方式も提案されている。
この接続には異方性導電膜、導電性ペースト、ゴムコネ
クタを用いたり、更に光硬化樹脂を用いることも提案さ
れている（特公平２７１８０号参照）。
【０００４】光硬化樹脂を用いたフェイスダウン方式の
工程を図３により説明する。同図（ａ）によれば、ガラ
ス等からなる透光性基板１の上に配線部である電極２が
配設された状態において、半導体素子が搭載される領域
に光硬化性の接着樹脂３を塗布している。
工程を図３により説明する。同図（ａ）によれば、ガラ
ス等からなる透光性基板１の上に配線部である電極２が
配設された状態において、半導体素子が搭載される領域
に光硬化性の接着樹脂３を塗布している。
【０００５】次に同図（ｂ）によれば、Ａｕ等よりなる
突起電極４を有した半導体素子５を、突起電極４と電極
２が一致するように透光性基板１に対して加圧ツール６
により加圧する。
突起電極４を有した半導体素子５を、突起電極４と電極
２が一致するように透光性基板１に対して加圧ツール６
により加圧する。
【０００６】次の同図（ｃ）によれば、その加圧状態で
透光性基板１の裏面７より半導体素子５より十分に広い
領域にわたって光照射８し、接続樹脂３を硬化し、これ
により、半導体素子５を透光性基板１に固着させると共
に、半導体素子５の突起電極４と電極２とを電気的に接
続させる。
透光性基板１の裏面７より半導体素子５より十分に広い
領域にわたって光照射８し、接続樹脂３を硬化し、これ
により、半導体素子５を透光性基板１に固着させると共
に、半導体素子５の突起電極４と電極２とを電気的に接
続させる。
【０００７】また、ＣＯＧ方式の液晶モジュールにおい
ては、品質を高めるために、透光性基板１上の電極２の
配線抵抗を下げることが要求されており、そのためにイ
ンジウム・スズ・オキサイド（ＩＴＯ）上にＣｒ−Ａ
ｕ、Ａｌ等の良導性の金属膜を積層した構成にしてい
る。
ては、品質を高めるために、透光性基板１上の電極２の
配線抵抗を下げることが要求されており、そのためにイ
ンジウム・スズ・オキサイド（ＩＴＯ）上にＣｒ−Ａ
ｕ、Ａｌ等の良導性の金属膜を積層した構成にしてい
る。
【０００８】
【発明が解決しようとする問題点】しかしながら、上記
のフェイスダウン方式においては、ＩＴＯ上に積層した
金属膜は不透明であるため、透光性基板１の裏面７から
光照射８を行った場合、その金属膜の影となる領域には
光が十分行き届かず、これにより、接続樹脂３の全体が
十分に硬化せず、未硬化部分ができ、そのために半導体
素子５の透光性基板１に対する固着が不十分となり、そ
の結果、半導体素子５の突起電極４と電極２との接触抵
抗が高くなり、信頼性が低くなっていた。
のフェイスダウン方式においては、ＩＴＯ上に積層した
金属膜は不透明であるため、透光性基板１の裏面７から
光照射８を行った場合、その金属膜の影となる領域には
光が十分行き届かず、これにより、接続樹脂３の全体が
十分に硬化せず、未硬化部分ができ、そのために半導体
素子５の透光性基板１に対する固着が不十分となり、そ
の結果、半導体素子５の突起電極４と電極２との接触抵
抗が高くなり、信頼性が低くなっていた。
【０００９】
【問題点を解決するための手段】本発明の半導体素子の
実装方法は、半導体素子搭載領域を有するとともに該領
域付近に光通過口が形成された電極を配設させた透光性
基板上に、半導体素子搭載領域と光通過口を覆うように
光硬化樹脂を塗布し、次いでその塗布した光硬化樹脂を
介して半導体素子を搭載し、然る後に透光性基板を介し
て光照射し、上記塗布した光硬化樹脂を固化させること
により半導体素子を透光性基板上に固定せしめることを
特徴とする。
実装方法は、半導体素子搭載領域を有するとともに該領
域付近に光通過口が形成された電極を配設させた透光性
基板上に、半導体素子搭載領域と光通過口を覆うように
光硬化樹脂を塗布し、次いでその塗布した光硬化樹脂を
介して半導体素子を搭載し、然る後に透光性基板を介し
て光照射し、上記塗布した光硬化樹脂を固化させること
により半導体素子を透光性基板上に固定せしめることを
特徴とする。
【００１０】
【作用】上記構成の半導体素子の実装方法によれば、透
光性基板上に配設した電極の半導体素子搭載領域付近に
光通過口を形成することにより、透光性基板を介して照
射した光が光通過口をも通過し、従来のような電極の影
となる領域にまで光が到達し、これにより、塗布した光
硬化樹脂のほぼ全体が硬化し、そのために半導体素子に
対する透光性基板の固着が十分となり、その結果、半導
体素子の突起電極と透光性基板上の電極との接触抵抗が
小さくなり、高い信頼性が得られる。
光性基板上に配設した電極の半導体素子搭載領域付近に
光通過口を形成することにより、透光性基板を介して照
射した光が光通過口をも通過し、従来のような電極の影
となる領域にまで光が到達し、これにより、塗布した光
硬化樹脂のほぼ全体が硬化し、そのために半導体素子に
対する透光性基板の固着が十分となり、その結果、半導
体素子の突起電極と透光性基板上の電極との接触抵抗が
小さくなり、高い信頼性が得られる。
【００１１】
【実施例】本発明をＣＯＧ方式液晶モジュールにおいて
半導体素子を搭載する場合を実施例にして詳細に説明す
る。図４の液晶パネル９によれば、上記透光性基板であ
るガラス基板１０に半導体素子を搭載してＣＯＧ方式液
晶モジュールにするに当たって、その搭載前の状態を示
しており、１１は表示領域、１２はその表示領域を駆動
するための配線領域である。この液晶パネル９を作製す
るには、２枚のガラス基板１０、１３の各一主面にＩＴ
ＯとＣｒとＡｌとの各層を順次積層し、次に表示領域１
１に位置するＣｒとＡｌとの両層をエッチング除去する
とともに、この表示領域１１に複数の透明電極（図示せ
ず）をライン状に配列し、これにより、この透明電極を
配線領域１２にまで延在させ、その延在した透明電極の
上にＣｒ層とＡｌ層とを順次積層してなる配線部１４を
形成し、その後、表示領域１１の透明電極の上に配向膜
（図示せず）を形成し、更にこの配向膜の表面をラビン
グ処理して液晶分子の向きを所定の方向に設定するよう
にしている。このような２枚の被膜基板を、各透明電極
ラインが交差するように且つ対向するように配置して、
その間に液晶１５を注入して表示領域１１と成すととも
に、更にこの表示領域１１の周囲をシール部１６でもっ
て封止する。同図中の１７は半導体素子の搭載領域であ
る。
半導体素子を搭載する場合を実施例にして詳細に説明す
る。図４の液晶パネル９によれば、上記透光性基板であ
るガラス基板１０に半導体素子を搭載してＣＯＧ方式液
晶モジュールにするに当たって、その搭載前の状態を示
しており、１１は表示領域、１２はその表示領域を駆動
するための配線領域である。この液晶パネル９を作製す
るには、２枚のガラス基板１０、１３の各一主面にＩＴ
ＯとＣｒとＡｌとの各層を順次積層し、次に表示領域１
１に位置するＣｒとＡｌとの両層をエッチング除去する
とともに、この表示領域１１に複数の透明電極（図示せ
ず）をライン状に配列し、これにより、この透明電極を
配線領域１２にまで延在させ、その延在した透明電極の
上にＣｒ層とＡｌ層とを順次積層してなる配線部１４を
形成し、その後、表示領域１１の透明電極の上に配向膜
（図示せず）を形成し、更にこの配向膜の表面をラビン
グ処理して液晶分子の向きを所定の方向に設定するよう
にしている。このような２枚の被膜基板を、各透明電極
ラインが交差するように且つ対向するように配置して、
その間に液晶１５を注入して表示領域１１と成すととも
に、更にこの表示領域１１の周囲をシール部１６でもっ
て封止する。同図中の１７は半導体素子の搭載領域であ
る。
【００１２】また、本実施例においては、ガラス基板１
０の主面にＩＴＯとＣｒとＡｌとの各層を順次積層し、
次にＣｒとＡｌとの両層をエッチング除去するに当たっ
て、図２に示すように、配線部１４の半導体素子搭載領
域１７付近に光通過口１８を形成した。この光通過口１
８をスリット状に形成する場合には、その幅が導体配線
幅の２０〜８０％にするのがよい。
０の主面にＩＴＯとＣｒとＡｌとの各層を順次積層し、
次にＣｒとＡｌとの両層をエッチング除去するに当たっ
て、図２に示すように、配線部１４の半導体素子搭載領
域１７付近に光通過口１８を形成した。この光通過口１
８をスリット状に形成する場合には、その幅が導体配線
幅の２０〜８０％にするのがよい。
【００１３】上記構成の液晶パネル９に半導体素子を搭
載するには、次のように行う。先ず、この液晶パネル９
を有機溶剤と超音波洗浄とを組み合わせて洗浄し、その
後に液晶配向検査を行う。この液晶配向検査は偏光板を
介して光を透過させることにより行う。
載するには、次のように行う。先ず、この液晶パネル９
を有機溶剤と超音波洗浄とを組み合わせて洗浄し、その
後に液晶配向検査を行う。この液晶配向検査は偏光板を
介して光を透過させることにより行う。
【００１４】次に液晶パネル９の半導体素子搭載領域１
７に対して紫外線照射し、この領域１７の面に付着した
有機物等を分解除去する。これには水銀キセノンランプ
の主たる発光波長のうち１８４ｎｍ、２５４ｎｍ付近の
短波長が有効である。この工程により半導体素子搭載領
域１７のガラス面の接触角が大きくなり、ガラス基板１
０に対する紫外線硬化樹脂の密着性が著しく向上する。
７に対して紫外線照射し、この領域１７の面に付着した
有機物等を分解除去する。これには水銀キセノンランプ
の主たる発光波長のうち１８４ｎｍ、２５４ｎｍ付近の
短波長が有効である。この工程により半導体素子搭載領
域１７のガラス面の接触角が大きくなり、ガラス基板１
０に対する紫外線硬化樹脂の密着性が著しく向上する。
【００１５】しかる後に、液晶パネル９に対して、本発
明に従うフェイスダウン方式の工程を図１により説明す
る。同図（ａ）によれば、ガラス基板１０の上に配線部
１４が配設された状態において、半導体素子１９が搭載
される領域１７に光硬化性の接着樹脂２０を塗布してい
る。この塗布に当たっては、図２に示すように接着樹脂
２０の塗布領域が、光通過口１８のスリット寸法の範囲
内になるように設定するのがよい。
明に従うフェイスダウン方式の工程を図１により説明す
る。同図（ａ）によれば、ガラス基板１０の上に配線部
１４が配設された状態において、半導体素子１９が搭載
される領域１７に光硬化性の接着樹脂２０を塗布してい
る。この塗布に当たっては、図２に示すように接着樹脂
２０の塗布領域が、光通過口１８のスリット寸法の範囲
内になるように設定するのがよい。
【００１６】次に同図（ｂ）によれば、Ａｕ等よりなる
高さ５〜５０μｍ程度の突起電極２１を有した半導体素
子１９を、突起電極２１と配線部１４が一致するように
ガラス基板１０に対して加圧ツール６により１０〜１５
０ｇの圧力でもって加圧する。これにより、その接着樹
脂２０の塗布領域が広がる。
高さ５〜５０μｍ程度の突起電極２１を有した半導体素
子１９を、突起電極２１と配線部１４が一致するように
ガラス基板１０に対して加圧ツール６により１０〜１５
０ｇの圧力でもって加圧する。これにより、その接着樹
脂２０の塗布領域が広がる。
【００１７】次の同図（ｃ）によれば、その加圧状態で
ガラス基板１０の裏面２２より半導体素子１９より十分
に広い領域にわたって光照射２３し、接続樹脂２０を硬
化し、これにより、半導体素子１９をガラス基板１０に
固着させると共に、半導体素子１９の突起電極２１と配
線部１４を電気的に接続させた。
ガラス基板１０の裏面２２より半導体素子１９より十分
に広い領域にわたって光照射２３し、接続樹脂２０を硬
化し、これにより、半導体素子１９をガラス基板１０に
固着させると共に、半導体素子１９の突起電極２１と配
線部１４を電気的に接続させた。
【００１８】上記接続樹脂２０は、エポキシ系、アクリ
ル系、変性アクリル等からなる光硬化性樹脂があり、そ
の塗布方法はディスペンス法、印刷法等を用いる。
ル系、変性アクリル等からなる光硬化性樹脂があり、そ
の塗布方法はディスペンス法、印刷法等を用いる。
【００１９】かくして上記構成の半導体素子の実装方法
によれば、配線部１４の半導体素子搭載領域１７付近に
スリット状光通過口１８を形成したことにより、その光
通過口１８を介して紫外線が照射され、従来のような電
極の影となる領域にまで光が到達し、これにより、塗布
した接続樹脂２０のほぼ全体が硬化し、そのために半導
体素子１９に対するガラス基板１０の固着が十分となっ
た。
によれば、配線部１４の半導体素子搭載領域１７付近に
スリット状光通過口１８を形成したことにより、その光
通過口１８を介して紫外線が照射され、従来のような電
極の影となる領域にまで光が到達し、これにより、塗布
した接続樹脂２０のほぼ全体が硬化し、そのために半導
体素子１９に対するガラス基板１０の固着が十分となっ
た。
【００２０】尚、本発明は上記実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲内で種々の変
更、改良等は何ら差し支えない。例えば、上記光通過口
１８をスリット状以外の形状にしてもよい。
ではなく、本発明の要旨を逸脱しない範囲内で種々の変
更、改良等は何ら差し支えない。例えば、上記光通過口
１８をスリット状以外の形状にしてもよい。
【００２１】
【発明の効果】以上のように、本発明の半導体素子の実
装方法によれば、透光性基板上に配設された電極の半導
体素子搭載領域付近に光通過口を形成することにより、
塗布した光硬化樹脂のほぼ全体が硬化し、そのために半
導体素子に対する透光性基板の固着が十分となり、その
結果、半導体素子の突起電極と透光性基板上の電極との
接触抵抗が小さくなり、高い信頼性が得られた。
装方法によれば、透光性基板上に配設された電極の半導
体素子搭載領域付近に光通過口を形成することにより、
塗布した光硬化樹脂のほぼ全体が硬化し、そのために半
導体素子に対する透光性基板の固着が十分となり、その
結果、半導体素子の突起電極と透光性基板上の電極との
接触抵抗が小さくなり、高い信頼性が得られた。
【図１】（ａ）（ｂ）（ｃ）は、実施例における液晶パ
ネルに対する紫外線硬化樹脂の塗布と加圧を示す工程図
である。
ネルに対する紫外線硬化樹脂の塗布と加圧を示す工程図
である。
【図２】実施例における配線部の光通過口を示す上面図
である。
である。
【図３】（ａ）（ｂ）（ｃ）は、従来における液晶パネ
ルに対する紫外線硬化樹脂の塗布と加圧を示す工程図で
ある。
ルに対する紫外線硬化樹脂の塗布と加圧を示す工程図で
ある。
【図４】液晶パネルの断面図である。
９ 液晶パネル １０ ガラス基板 １１ 表示領域 １４ 配線部 １５ 液晶 １７ 半導体素子搭載領域 １８ 光通過口 １９ 半導体素子 ２０ 接着樹脂
Claims (1)
- 【請求項１】 半導体素子搭載領域を有するとともに該
領域付近に光通過口が形成された電極を配設させた透光
性基板上に、半導体素子搭載領域と光通過口を覆うよう
に光硬化樹脂を塗布し、次いでその塗布した光硬化樹脂
を介して半導体素子を搭載し、然る後に透光性基板を介
して光照射し、上記塗布した光硬化樹脂を固化させるこ
とにより半導体素子を透光性基板上に固定せしめること
を特徴とする半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12954093A JPH06338541A (ja) | 1993-05-31 | 1993-05-31 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12954093A JPH06338541A (ja) | 1993-05-31 | 1993-05-31 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338541A true JPH06338541A (ja) | 1994-12-06 |
Family
ID=15012056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12954093A Pending JPH06338541A (ja) | 1993-05-31 | 1993-05-31 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338541A (ja) |
-
1993
- 1993-05-31 JP JP12954093A patent/JPH06338541A/ja active Pending
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