JPH06334679A

JPH06334679A - アダプテーション処理装置

Info

Publication number: JPH06334679A
Application number: JP11954093A
Authority: JP
Inventors: Masao Kunimoto; 雅夫国本; Shinichi Iwaki; 慎一岩城; Takehisa Yoshinari; 偉久吉成; Kenichi Oka; 健一岡; Arata Futagami; 新二神; Koichi Munakata; 康一棟方
Original assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Current assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Priority date: 1993-05-21
Filing date: 1993-05-21
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】ＡＴＭ交換方式のアダプテーション処理にお
ける最大セル速度の制御方式を提供する。【構成】アダプテーション処理部の送信系にバッファ
メモリ１４０を設け、このバッファメモリ上に、コネク
ション毎の第１のＦＩＦＯ、送信優先度毎の第２のＦＩ
ＦＯ、およびアイドルＦＩＦＯを設け、第１のＦＩＦＯ
から第２のＦＩＦＯへの転送タイミングを制御すること
により、最大セル速度の制御を行う。また、第２のＦＩ
ＦＯからの読み出し優先順位を制御することにより、セ
ルの送信優先度の制御を行う。【効果】セル送信時の最大セル速度と送信優先度の制
御を同時に実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパケット交換装置に係
り、特に固定長パケットの交換を行うＡＴＭ（Ａｓｙｎ
ｃｈｒｏｎｏｕｓＴｒａｎｓｆｅｒＭｏｄｅ：非同
期転送モード）交換方式におけるアダプテーション処理
装置に関する。

【０００２】

【従来の技術】現在、ＣＣＩＴＴ（国際電信電話諮問委
員会）では、次世代のＩＳＤＮとして、広帯域ＩＳＤＮ
の検討が進められている。ここで検討されている広帯域
ＩＳＤＮは、ＡＴＭ交換方式を採用し、ユーザーに対し
て、例えば１５６Ｍｂｉｔ／ｓの回線速度で通信サービ
スを提供しようとするものである。

【０００３】ＡＴＭ交換方式は、全てのデータを「セ
ル」と呼ばれる固定長パケットの形式で送受信する方式
である。例えば、ＡＴＭ加入者端末が、相手先のダイヤ
ル番号等の可変長の信号データを送信する場合、加入者
端末は、このデータを一旦、一つあるいは複数の固定長
のセルに分解し（この処理をセグメンテーションと称す
る）、このセルを加入者線に送信する。ＡＴＭ交換機側
では、受信した一つあるいは複数のセルから可変長の信
号データを再生し（この処理をリアセンブリと称す
る）、その後、受信した信号データに対する呼制御処理
を実行する。また、逆に、ＡＴＭ交換機側からＡＴＭ加
入者端末に対して信号データを送信する場合は、交換機
側でセグメンテーション処理を、端末側でリアセンブリ
処理を行う。さらに、ＡＴＭ交換機間で信号データの送
受信を行う場合も同様に、送信側交換機でセグメンテー
ション処理を、受信側交換機でリアセンブリ処理を行
う。

【０００４】このセグメンテーション／リアセンブリ処
理は、ＣＣＩＴＴ勧告ではアダプテーションレイヤの機
能として位置付けられている。以下、本明細書では、セ
グメンテーション／リアセンブリ処理を含むアダプテー
ションレイヤの処理部を「ＡＤＰ処理部」と称する。此
種のＡＤＰ処理部の実現方式としては、例えば、特開平
３−２４９８４２号公報に記載の方式が知られている。

【０００５】

【発明が解決しようとする課題】然るに、上記公開公報
に記載された従来方式のＡＤＰ処理部では、特に送信系
において最大セル速度（セルとセルの間の時間間隔）の
制御が困難であるという問題がある。

【０００６】例えば、ＡＴＭ交換機の信号処理装置に適
用されるＡＤＰ処理部とＬＡＰＤ・ＬＳＩとの間の信号
線におけるデータ伝送速度を１．５Ｍｂｉｔ／ｓとし、
各加入者端末と交換機間で送受信される信号セルの最大
セル速度を、各コネクション毎に、６４ｋｂｉｔ／ｓ相
当（約６ミリ秒毎に１個のセルを送信）に制御しなけれ
ばならないものと仮定する。

【０００７】ここで、上記従来方式を採用した場合、仮
に、受信系（加入者端末から交換機方向）において加入
者端末から６４ｋｂｉｔ／ｓ相当の最大セル速度で信号
セルが送られてきたとしても、交換機内部では、リアセ
ンブリ処理を行うために、受信セルの全てを一旦ＡＤＰ
処理部のメモリに格納する必要がある。もし、このメモ
リからのデータの読み出し速度を１．５Ｍｂｉｔ／ｓに
できれば、上述の最大セル速度の仕様は容易に実現でき
る。

【０００８】しかしながら、送信系（交換機から加入者
端末方向）においては、ＬＡＰＤ・ＬＳＩから１．５Ｍ
ｂｉｔ／ｓで送られてきた可変長の信号データは、セグ
メンテーション処理部により逐次セル化して送信される
ため、セルの最大速度も１．５Ｍｂｉｔ／ｓになる。従
って、上述の仕様のように、交換機−加入者端末間の各
コネクション毎に最大セル速度が６４ｋｂｉｔ／ｓ相当
となるように制御することは困難となる。仮に、ＡＤＰ
処理部とＬＡＰＤ・ＬＳＩとの間のデータ伝送速度を６
４ｋｂｉｔ／ｓとすれば、加入者端末に対して送信する
信号セルの最大セル速度も６４ｋｂｉｔ／ｓ相当にする
ことができるが、この場合は、ＡＤＰ処理部とＬＡＰＤ
・ＬＳＩとの間のデータ伝送速度が下がるため、必要な
信号データ・スループットが得られないという問題が発
生する。

【０００９】また、ＡＴＭ交換機内の信号処理装置は、
交換機と加入者との間の信号処理以外に、交換機間の信
号処理も実行しているため、例えば、交換機間の信号セ
ルの送信を、交換機と加入者との間の信号セルの送信よ
りも優先させたい場合がある。しかしながら、上記従来
方式では、セグメンテーション処理により組み立てられ
たセルが組み立て順に送信されるため、このような優先
度に応じた送信セル制御は実現困難である。

【００１０】本発明の目的は、各コネクション毎のセル
速度制御を可能にするアダプテーション処理装置を提供
することにある。

【００１１】本発明の他の目的は、送信セルの優先制御
を可能にするアダプテーション処理装置を提供すること
にある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、ＡＤＰ処理部の送信系にバッファメモ
リを設け、このメモリをセル単位のバッファ（以下、
「セルバッファ」と称す）に分割し、このセルバッファ
をチェーンすることにより、目的に応じた複数種類の先
入れ先出しＦＩＦＯ（Ｆｉｒｓｔ−ＩｎＦｉｒｓｔ−
Ｏｕｔ）バッファを構成したことを特徴とする。本発明
の実施例では、ＦＩＦＯとして、（１）各コネクション毎に設ける最大セル速度を制御す
るための第１のＦＩＦＯ（２）各送信優先度毎に設けるセル送信を優先度制御す
るための第２のＦＩＦＯ（３）セル格納待ちのためのアイドルＦＩＦＯの３種類を設けている。

【００１３】

【作用】本発明によれば、ＡＤＰ処理部の送信系に設け
たバッファメモリ内に、各コネクション毎の第１のＦＩ
ＦＯと、送信優先制御のための第２のＦＩＦＯを設け、
第１のＦＩＦＯから第２のＦＩＦＯへのセルの転送タイ
ミングを制御することにより、ＡＤＰ処理部から送信さ
れるセルの最大セル速度を各コネクション毎に制御して
いる。

【００１４】また、上記第２のＦＩＦＯを各送信優先度
毎に設け、第２のＦＩＦＯからのセル読み出し（送信）
順序に優先度をもたせることによって、上述した最大セ
ル速度の制御と並行してセル送出の送信優先度制御も実
現できるようにしている。

【００１５】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１６】図２は、本発明を適用するＡＴＭ交換機の
システム構成の一例を示した図である。１は信号処理装
置であり、バス１５（送信バス１５ａと受信バス１５
ｂ）を介してＡＴＭスイッチ３０に接続され、また、バ
ス１０８を介して、信号チャネルのレイヤ３のプロトコ
ル処理（呼制御）や、後述する送信ヘッダテーブルの設
定、およびＡＴＭスイッチ３０の初期設定等を行うプロ
セッサ４０に接続されている。４１は、上記プロセッサ
４０が実行するプログラムの格納およびワークエリアと
なるメモリを示す。

【００１７】３０は、固定長のセルの交換動作を行うＡ
ＴＭスイッチであり、１１（１１−１〜１１−ｊ）は、
例えば１５６Ｍｂｉｔ／ｓのデータ伝送速度を持つ光フ
ァイバ、１２（１２−１〜１２−ｊ）と１５は、それぞ
れ例えば８ビット幅をもつバスを示す。これらのバスは
送信バスと受信バスとの対からなっている。１０（１０
−１〜１０−ｊ）は、回線インタフェース部（ＬＩＦ）
であり、それぞれ、光信号／電気信号の変換動作、およ
び個々のセルに対するヘッダ変換動作等の機能を備え
る。

【００１８】図３は、上記信号処理装置１の詳細を示す
ブロック図である。１００はセグメンテーションやリア
センブリ等のアダプテーション処理を行うＡＤＰ処理
部、１０１（１０１−１〜１０１−４）は、信号チャネ
ルのレイヤ２のプロトコルであるＬＡＰＤ（Ｌｉｎｋ
ＡｃｃｅｓｓＰｒｏｃｅｄｕｒｅｏｎｔｈｅＤ
−ｃｈａｎｎｅｌ）を処理するためのＬＡＰＤ・ＬＳ
Ｉ、１０３はＬＩＦ１０をコントロールするための「制
御セル」の送受信を行う制御セル送受信部、１０７は上
記プロセッサ４０と信号処理装置１との間で情報のやり
とりを行うインタフェース回路、１０５は上記ＬＡＰＤ
・ＬＳＩ１０１のコントロールを行うＭＰＵ、１０６
は、上記ＭＰＵ１０５が実行するプログラムの格納と、
上記プロセッサ４０とＭＰＵ１０５との間のデータの受
け渡し、および上記ＭＰＵ１０５とＬＡＰＤ・ＬＳＩ１
０１との間のデータの受け渡しを行うためのエリアとな
るメモリ、１０９は制御セルのデータ伝送を行うための
バス、１０２（１０２−１〜１０２−４）は、可変長の
信号データを伝送するための１．５Ｍｂｉｔ／ｓのデー
タ伝送速度を持つ信号線、１０４はバスを示す。

【００１９】ＡＤＰ処理部１００、ＬＡＰＤ・ＬＳＩ１
０１、制御セル送受信部１０３、インタフェース回路１
０７、ＭＰＵ１０５、および、メモリ１０６は、バス１
０４を介して互いに接続されている。ＡＤＰ処理部１０
０は、バス１５（送信バス１５ａと受信バス１５ｂ）を
介して上記ＡＴＭスイッチ３０と接続され、更に、信号
線１０２を介してＬＡＰＤ・ＬＳＩ１０１と、また、バ
ス１０９を介して制御セル送受信部１０３と接続されて
いる。インタフェース回路１０７は、バス１０８を介し
て上記プロセッサ４０およびメモリ４１と接続されてい
る。

【００２０】次に、図１に示す実施例を参照して、上記
ＡＤＰ処理部１００の送信系の詳細について説明する。

【００２１】本実施例では、交換機−加入者間の信号コ
ネクションの最大セル速度を６４ｋｂｉｔ／ｓ、交換機
−交換機間の信号コネクションの最大セル速度を１．５
Ｍｂｉｔ／ｓとする。また、図３に示したＬＡＰＤ・Ｌ
ＳＩのうち、ＬＡＰＤ・ＬＳＩ１０１−１は交換機−加
入者間の信号処理を受け持ち、他の３つのＬＡＰＤ・Ｌ
ＳＩ１０１−２、１０１−３、１０１−４は交換機−交
換機間の信号処理を受け持つものとしている。

【００２２】また、信号線１０２（１０２−１〜１０２
−４）のデータ伝送速度は、全て１．５Ｍｂｉｔ／ｓと
し、同様に、交換機−加入者間の６４ｋｂｉｔ／ｓの信
号処理を受け持つＬＡＰＤ・ＬＳＩ１０１−１について
も、その信号線１０２−１のデータ伝送速度は１．５Ｍ
ｂｉｔ／ｓとし、ＡＤＰ処理部１００とＬＡＰＤ・ＬＳ
Ｉ１０１−１との間で必要なスループットが得られるよ
うにしている。このため、図１に示したＡＤＰ処理部１
００の送信系は、信号線１０２ａ−１から入力される信
号データに対して、各信号コネクション毎の最大セル速
度が６４ｋｂｉｔ／ｓ相当になるように制御を行い、他
の信号線１０２ａ−２、１０２ａ−３、１０２ａ−４か
ら入力される信号データは、１．５Ｍｂｉｔ／ｓ相当の
最大セル速度でセルが送信される仕様になっている。

【００２３】図１において、セル生成回路１１０（１１
０−１〜１１０−４）は、信号線１０２ａ（１０２ａ−
１〜１０２ａ−４）から入力される可変長の信号データ
からＤＬＣＩ（ＤａｔａＬｉｎｋＣｏｎｎｅｃｔｉ
ｏｎＩｄｅｎｔｉｆｉｅｒ）を検出し、このＤＬＣＩ
に基づいて送信ヘッダテーブル１６０を検索する。送信
ヘッダテーブル１６０は、図５のようになっており、Ｄ
ＬＣＩに対応する記憶位置から読み出したルート情報１
６１とセルヘッダ１６２を用いて固定長のセルが生成さ
れる。この時、送信ヘッダテーブル１６０からは、ＤＬ
ＣＩに対応する優先番号１６３も読み出される。上記各
セル生成回路１１０は、次に、レジスタ１７０からアイ
ドルＦＩＦＯ１４３のＲｅａｄＡｄｄｒｅｓｓ（ＩＲ
Ａ）を読み出し、上記アドレスＩＲＡが示すセルバッフ
ァ位置に、上記生成済みのセルデータを格納する。

【００２４】上記セル生成回路１１０のうち、セル生成
回路１１０−１は、可変長の信号データから検出したＤ
ＬＣＩに基づいて第１ＦＩＦＯ制御テーブル１２０を検
索する。第１ＦＩＦＯ制御テーブル１２０は、図４のよ
うになっており、ＤＬＣＩに対応した記憶位置から、第
１のＦＩＦＯのＷｒｉｔｅＡｄｄｒｅｓｓ（１ｓｔＷ
Ａ）１２１が読み出され、バッファメモリ１４０の上記
アドレス１ｓｔＷＡが示す位置に、前記セルデータの格
納されたセルバッファを転送する。この時、第１ＦＩＦ
Ｏ制御テーブル１２０の優先番号エリア１２３に、前記
送信ヘッダテーブル１６０から読み出した優先番号が格
納される。

【００２５】他のセル生成回路１１０−２、１１０−
３、１１０−４は、それぞれ生成セルのデータをセルバ
ッファに格納した後、送信ヘッダテーブル１６０から読
み出した優先番号１６３に基づいて、レジスタ１７０か
ら上記優先番号１６３と対応する第２ＦＩＦＯのＷｒｉ
ｔｅＡｄｄｒｅｓｓ（２ｎｄＷＡ）を読み出し、バッ
ファメモリ１４０の上記アドレス２ｎｄＷＡが示す位置
に、前記セルデータが格納されたセルバッファを転送す
る。

【００２６】転送制御回路１３０は、第１ＦＩＦＯ制御
テーブル１２０内の各ＤＬＣＩ毎のエリアを周期的に検
索し、第１ＦＩＦＯ内にセルバッファがあれば、第１Ｆ
ＩＦＯ制御テーブル１２０内の優先番号１２３を読み出
す。次に、レジスタ１７０から上記優先番号１２３と対
応する２ｎｄＷＡを読み出し、バッファメモリの上記メ
モリアドレス２ｎｄＷＡ位置にセルバッファを転送す
る。ここで、転送タイミング制御回路１３０は、各々の
ＤＬＣＩについて、最大セル速度が設定値になるよう、
第１のＦＩＦＯから第２のＦＩＦＯへの転送動作を行
う。尚、転送タイミング制御回路１３０への最大セル速
度の指定は、プロセッサ４０が、バス１０８、インタフ
ェース回路１０７およびバス１０４を介して行う。

【００２７】送信ヘッダテーブル１６０は、図５に示す
ように、入力のＤＬＣＩの値に対応するアドレスに、ル
ート情報１６１と、セルヘッダ１６２と、優先Ｎｏ．１
６３とからなるレコードを記憶しており、セル生成回路
１１０（１１０−１〜１１０−４）から入力されるＤＬ
ＣＩをアドレスとして、これに対応するレコードが読み
出され、セル生成回路１１０に出力される。尚、送信ヘ
ッダテーブル１６０の内容は、プロセッサ４０が、バス
１０８、インタフェース回路１０７および、バス１０４
を介して設定する。

【００２８】第１ＦＩＦＯ制御テーブル１２０は、図４
に示すように、入力のＤＬＣＩの値に対応するアドレス
に、１ｓｔＷＡ１２１と、１ｓｔＲＡ１２２と、優先Ｎ
ｏ．１２３とを記憶している。これらの値は、セル生成
回路１１０−１および転送制御回路１３０が、自由に読
み書きすることができる。

【００２９】バッファメモリ１４０は、前述のように複
数のセルバッファに分割され、送信セルデータを一旦蓄
積する機能を持つ。さらに、各々のセルバッファをアド
レスポインタでチェーンすることにより、以下の３種類
のＦＩＦＯを形成する。

【００３０】（１）第１のＦＩＦＯ：１４１−１〜１
４１−１６ｋ最大セル速度を制御するためにセルデータを一時的に格
納するＦＩＦＯであり、本実施例においては、信号線１
０２ａ−１を介して入力される信号データから生成され
たセルが全て、一旦このＦＩＦＯに格納される。

【００３１】（２）第２のＦＩＦＯ：１４２−１〜１４
２−４セル送信時の優先制御を行うためのＦＩＦＯであり、最
優先でセルデータが読み出されるＦＩＦＯ１４２−１か
ら最も読み出しの優先度が低いＦＩＦＯ１４２−４ま
で、４つのＦＩＦＯが用意される。本実施例において
は、信号線１０２ａ−２、１０２ａ−３、１０２ａ−４
を介して入力される信号データから生成されたセルは、
第１のＦＩＦＯを介さずに、直接、この第２のＦＩＦＯ
に格納される。

【００３２】（３）アイドルＦＩＦＯ：１４３セルデータを格納していない未使用の、あるいは用済み
のセルバッファを格納するためのＦＩＦＯである。

【００３３】読み出し制御回路１９０は、レジスタ１８
０内に記憶される上記４つの第２ＦＩＦＯのＲｅａｄ
Ａｄｄｒｅｓｓ（２ｎｄＲＡ）を周期的にチェックし、
第２ＦＩＦＯにセルデータが格納されていれば、そのデ
ータをＭＵＸ１５０に転送する。さらに、データの読み
出しが終わったセルバッファは、レジスタ１８０内のア
イドルＦＩＦＯのＷｒｉｔｅＡｄｄｒｅｓｓ（ＩＷ
Ａ）が指し示すアドレスに転送する。

【００３４】セル多重回路（ＭＵＸ）１５０は、読み出
し制御回路１９０がバッファメモリ１４０の第２のＦＩ
ＦＯから読み出すセルデータ、および、制御セル送受信
部１０３から送信バス１０９ａを介して入力されるセル
データを、それぞれ送信バス１５ａを介してＡＴＭスイ
ッチ３０へ転送する。

【００３５】以上のように、本実施例では、ＡＤＰ処理
部の送信系にバッファメモリを設け、このバッファメモ
リ内に第１のＦＩＦＯ、第２のＦＩＦＯ、アイドルＦＩ
ＦＯの３種類のＦＩＦＯを設け、第１のＦＩＦＯから第
２のＦＩＦＯへのセルデータの転送タイミングを制御す
ることにより、セル送信時の最大セル速度を制御できる
ようにしている。

【００３６】また、第２のＦＩＦＯをセル送信時の優先
度対応に複数個用意し、これらのＦＩＦＯからのセルデ
ータの読み出し順序に優先度をつけることにより、最大
セル速度の制御と並行してセル送信時の優先制御も実現
できるようにしている。

【００３７】尚、上記実施例では、ＡＤＰ処理部送信系
のバッファメモリを受信系のリアセンブリ用メモリとは
別のものとしたが、送信系と受信系でこれらのメモリを
共用することのよりメモリ量を削減し、セルバッファの
あふれに対する耐力を向上させるようにしてもよい。ま
た、第１ＦＩＦＯ制御テーブル１２０に、各ＤＬＣＩ毎
の最大セル速度を記録するエリアを設け、各ＤＬＣＩ
（コネクション）毎に最大セル速度の制御を行うように
してもよい。

【００３８】

【発明の効果】以上の説明から明らかな如く、本発明に
よれば、ＡＤＰ処理部の送信系バッファメモリ内に複数
のＦＩＦＯを設け、第１のＦＩＦＯから第２のＦＩＦＯ
へのセルデータの転送タイミングを制御することによ
り、セル送信時の最大セル速度制御を可能としている。
また、必要に応じて第２のＦＩＦＯをセル送信時の優先
度毎に複数個用意することにより、最大セル速度の制御
とセル送信時の優先度制御を可能としている。

【図面の簡単な説明】

【図１】本発明によるＡＤＰ処理部１００の送信系の１
実施例を示す構成図。

【図２】本発明を適用するＡＴＭ交換機のシステム構成
図。

【図３】図２における信号処理装置１の詳細を示す構成
図。

【図４】第１ＦＩＦＯ制御テーブル１２０の構成図。

【図５】送信ヘッダテーブル１６０の構成図。

【符号の説明】

１… 信号処理装置、２…ＡＴＭ交換機、３０…ＡＴＭ
スイッチ、４０…プロセッサ、１００…ＡＤＰ処理回
路、１０１…ＬＡＰＤ・ＬＳＩ、１４１…第１のＦＩＦ
Ｏ、１４２…第２のＦＩＦＯ、１４３…アイドルＦＩＦ
Ｏ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｌ 13/08 9371−5Ｋ 9371−5ＫＨ０４Ｌ 13/00 ３０７Ｃ (72)発明者岩城慎一神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内 (72)発明者吉成偉久神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内 (72)発明者岡健一神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内 (72)発明者二神新東京都千代田区内幸町一丁目１番６号日本電信電話株式会社内 (72)発明者棟方康一東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内

Claims

【特許請求の範囲】

【請求項１】可変長データ単位を受信して１つあるいは
複数の固定長データ単位を組立て、該固定長データ単位
を送信するアダプテーション処理装置において、上記可
変長データ単位あるいは上記固定長データ単位の識別子
毎に設けた第１の先入れ先出し手段と、上記固定長デー
タ単位の送信優先度毎に設けた第２の先入れ先出し手段
とを有することを特徴とするアダプテーション処理装
置。
【請求項２】請求項１に記載のアダプテーション処理装
置において、更に、データ格納待ちバッファのための第
３の先入れ先出し手段を有することを特徴とするアダプ
テーション処理装置。
【請求項３】請求項１または２に記載のアダプテーショ
ン処理装置において、前記第１の先入れ先出し手段か
ら、前記第２の先入れ先出し手段への固定長データの転
送を、前記可変長データ単位あるいは前記固定長データ
単位の識別子毎に所定の時間間隔をおいて実行すること
により、該アダプテーション処理装置から送信される固
定長データの時間間隔を前記可変長データ単位あるいは
前記固定長データ単位の識別子毎に制御できるようにし
たことを特徴とするアダプテーション処理装置。
【請求項４】請求項１〜請求項３の何れかに記載のアダ
プテーション処理装置であって、前記第２の先入れ先出
し手段から優先度順に固定長データを読み出すことによ
り、固定長データの送信を優先度に応じて制御するよう
にしたことを特徴とするアダプテーション処理装置。