JPH06334121A - 集積半導体回路 - Google Patents

集積半導体回路

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JPH06334121A
JPH06334121A JP6115846A JP11584694A JPH06334121A JP H06334121 A JPH06334121 A JP H06334121A JP 6115846 A JP6115846 A JP 6115846A JP 11584694 A JP11584694 A JP 11584694A JP H06334121 A JPH06334121 A JP H06334121A
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integrated semiconductor
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potential
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JP6115846A
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Werner Reczek
レクツエク ウエルナー
Hartmud Terletzki
テルレツキ ハルトムート
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Siemens AG
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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract

(57)【要約】 【目的】 公知の集積半導体回路をＥＳＤ保護に関する
一層高い要望も満足するように改良する。 【構成】 出力信号を導く導線に対する各端子に追加的
な導線を介して第２の保護回路が配置され、第２の保護
回路フィールド酸化物トランジスタ、電界制御されるダ
イオードおよび拡散抵抗を含み、これらが追加的な導線
および第１の電位母線に関して、入力信号を導く当該の
導線および第１の電位母線に関する第１の保護回路のフ
ィールド酸化物トランジスタ、電界制御されるダイオー
ドおよび拡散抵抗の配置と全く同様に配置され、また第
２の保護回路が第１の保護回路同様に相応のウェル状の
範囲を有し、電位母線の少なくとも１つの下に、保護回
路の少なくとも１つと隣接している範囲内で、基板のな
かにウェル状に構成され、またそのつどの電位母線と導
電的に接続されている保護構造が位置している

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板を有する集
積半導体回路であって、−作動中に半導体回路の第１の
供給電位を導く少なくとも１つの第１の電位母線と、−
作動中に半導体回路の第２の供給電位を導く少なくとも
１つの第２の電位母線と、−入力信号を受信しかつ処理
するための少なくとも１つの第１の回路部分と、−半導
体回路の作動中に半導体回路の少なくとも１つの出力信
号が生ずる少なくとも１つの第２の回路部分と、−入力
信号を導く導線に対する各端子において第１の保護回路
を含み、各端子と第１の回路部分との間に配置されてい
る過電圧に対する保護装置とを有し、この保護装置が、
−入力信号を導く導線と第１の電位母線との間に電気的
に並列にフィールド酸化物トランジスタおよび電界制御
されるダイオードが配置され、その際にフィールド酸化
物トランジスタのゲートが導線と接続され、ダイオード
の電界制御が第１の電位母線を介して行われ、またフィ
ールド酸化物トランジスタおよび電界制御されるダイオ
ードが入力信号を導く導線の種々の点においてこれと電
気的に接続され、−入力信号を導く導線が両点の間に拡
散抵抗を含み、−フィールド酸化物トランジスタにおい
てソース範囲の下側およびドレイン範囲の下側にソース
およびドレイン範囲と同一の導電形であるそれぞれ１つ
のウェル状の範囲が互いに間隔をおいて構成される集積
半導体回路に関する。
【０００２】
【従来の技術】このような半導体回路は米国特許第4,98
7,465 号明細書およびドイツ連邦共和国特許出願公開39
18090 号明細書から公知である。集積半導体回路、特に
ＭＯＳ集積半導体回路は周知のように、その端子（半導
体チップにおけるパッド、半導体回路のケースにおける
ピン）に静電充電（ＥＳＤ−静電放電）が作用するかぎ
り、ＥＳＤに対して敏感である。公知の半導体回路を検
査した結果、これらはＥＳＤ作用に対する保護が確かに
以前にくらべて改善されているが、この保護はまだ十分
に現在の要望を満足しないことが判明している。
【０００３】
【発明が解決しようとする課題】本発明の課題は、これ
らの公知の半導体回路をＥＳＤ保護に関する一層高い要
望も満足するように改良することである。
【０００４】
【課題を解決するための手段】この課題は請求項１の特
徴により解決される。有利な実施態様は請求項２以下の
対象である。
【０００５】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【０００６】図において酸化物領域は常に一般に“Ｏ
ｘ”を付されている。図１によれば、本発明による半導
体回路は第１の回路部分ＣＫＴ‐Ｉおよび第２の回路部
分ＣＫＴ‐Ｏを含んでいる（図面を見易くするために、
それぞれ１つの第１の回路部分および１つの第２の回路
部分のみが示されている）。各第１の回路部分ＣＫＴ‐
Ｉは、通常のように半導体回路の作動の際に相応の端子
ＰＩに与えられる入力信号の受信および爾後処理の役割
をする。ケースを有する集積回路では、このような端子
は通常ピンと呼ばれる。半導体チップ自体では、それは
パッドと呼ばれる。各第２の回路部分ＣＫＴ‐Ｏは作動
中に半導体回路の出力信号ＯＵＴを発生し、この出力信
号は次いで相応の端子ＰＯ（同じくピンまたはパッドと
呼ばれる）を介して回路外部に与えられる。電圧供給と
しては第１の供給電位ＶＳＳ（通常アーヌまたは接地と
呼ばれる）および第２の供給電位ＶＣＣが用いられる。
供給電位ＶＳＳ、ＶＣＣは半導体回路に作動中に相応の
電位端子Ｐ‐ＶＳＳ、Ｐ‐ＶＣＣを介して供給される。
半導体回路内で第１および第２の供給電位ＶＳＳ、ＶＣ
Ｃは電位バスの形式の第１および第２の電位母線Ｐ１、
Ｐ２の形態で回路部分ＣＫＴ‐Ｉ、ＣＫＴ‐Ｏの電圧供
給のために導かれる。
【０００７】集積半導体回路はさらに、第１および第２
の保護回路ＰＡＤＩＮ、ＰＡＤＯＵＴを有する過電圧に
対する保護装置（ＥＳＤ保護）を含んでいる。各第１の
保護回路ＰＡＤＩＮは相応の入力信号ＩＮに対する端子
ＰＩとこの端子ＰＩに対応する第１の回路部分ＣＫＴ‐
Ｉとの間に配置されている。このような入力信号ＩＮを
導き、端子ＰＩを先ず第１の保護回路ＰＡＤＩＮと、ま
た続いてこれを第１の回路部分ＣＫＴ‐Ｉと接続する導
線は以下ではＬＩと呼ばれる。
【０００８】第１の保護回路ＰＡＤＩＮは、図２に示さ
れているように、下記のように構成されている。そのつ
どの入力信号ＩＮを導く導線ＬＩと第１の電位母線Ｐ１
との間にフィールド酸化物トランジスタＦＯＸが配置さ
れており、そのゲートは導線ＬＩと接続されている。導
線ＬＩへのフィールド酸化物トランジスタＦＯＸの接続
点は“ｘ”を付されている。導線ＬＩには、点ｘに続い
て、拡散抵抗Ｒdif が配置されており、その端またはそ
の直後に電界制御されるダイオードＺＶＴの一方の端子
が位置している。電界制御されるダイオードＺＶＴの他
方の端子は同じく第１の電位母線Ｐ１と接続されてい
る。その際に電界制御されるダイオードＺＶＴの一方の
端子は導線ＬＩの別の点ｙを形成する。この実施例で
は、電界制御されるダイオードＺＶＴはいわゆる零ボル
ト‐トランジスタとして実現されているものと仮定され
ている。電界制御されるダイオードＺＶＴの他の実現形
態も可能であり、また当業者に知られている。電界制御
されるダイオードＺＶＴとして機能する図２による零ボ
ルト‐トランジスタでは、電界制御を行うゲートは（そ
のソースと同じく）第１の電位母線Ｐ１と接続されてい
る。
【０００９】フィールド酸化物トランジスタＦＯＸのソ
ースおよびドレイン範囲は、通常のように、拡散領域と
して構成されている（ソース範囲Ｓ、ドレイン範囲
Ｄ）。ソース範囲Ｓの下側およびドレイン範囲Ｄの下側
にそれぞれウェル状の範囲Ｓ‐ｗｅｌｌまたはＤ‐ｗｅ
ｌｌが構成されている。これらのウェル状の範囲Ｓ‐ｗ
ｅｌｌ、Ｄ‐ｗｅｌｌは、図３中に示されているよう
に、互いに間隔をおいて配置されている。それらはそれ
ぞれソースまたはドレイン範囲Ｓ、Ｄと同一の導電形で
ある。
【００１０】第２の保護回路ＰＡＤＯＵＴは第１の保護
回路ＰＡＤＩＮに相応して構成されている。しかし、そ
れらはこれらと異なった仕方で配置されている。第１の
保護回路ＰＡＤＩＮは前記のように入力信号に対する端
子ＰＩと第１の回路部分ＣＫＴ‐Ｉとの間に配置されて
いるが、第２の保護回路ＰＡＤＯＵＴでは出力信号ＯＵ
Ｔに対する端子ＰＯは導線ＬＯを介して直接に第２の回
路部分ＣＫＴ‐Ｏと接続されており、また第２の保護回
路ＰＡＤＯＵＴは導線ＬＯに追加的な導線ＬＯ１により
端子ＰＯと接続されている。このことは図１および図４
に示されている。
【００１１】図１および図４に示すように、第２の保護
回路ＰＡＤＯＵＴは追加的な導線ＬＯ１を介して出力信
号ＯＵＴを導く相応の端子ＰＯと接続されており、追加
的な導線ＬＯ１と第１の電位母線Ｐ１との間に接続され
ている１つのフィールド酸化物トランジスタＦＯＸを含
んでいる。追加的な導線ＬＯ１と接続されているフィー
ルド酸化物トランジスタＦＯＸの一方の端子は拡散抵抗
Ｒdif を介して電界制御されるダイオードＺＶＴの一方
の端子と接続されている。電界制御されるダイオードＺ
ＶＴの他方の端子は第１の電位母線Ｐ１と接続されてい
る。電界制御されるダイオードＺＶＴは図４中で、図２
に示す第１の保護回路ＰＡＤＩＮの電界制御されるダイ
オードと同じく、零ボルト‐トランジスタとして構成さ
れており、そのゲートは電界制御の実行のために第１の
電位母線Ｐ１と接続されている。
【００１２】フィールド酸化物トランジスタＦＯＸの
（同じく拡散領域として構成されている）ソースおよび
ドレイン範囲Ｓ、Ｄの下側に、第１の保護回路ＰＡＤＩ
Ｎに相応して、同じくウェル状の範囲Ｓ‐ｗｅｌｌ、Ｄ
‐ｗｅｌｌが構成されている。これらのウェル状の範囲
Ｓ‐ｗｅｌｌ、Ｄ‐ｗｅｌｌも互いに間隔をおいて配置
されており、またソースおよびドレイン範囲Ｓ、Ｄと同
一の導電形である。
【００１３】図１および図６中に示されているように、
本発明による集積半導体回路の保護装置はウェル状に構
成された保護構造ＶＳＳ‐ｗｅｌｌ、ＶＣＣ‐ｗｅｌｌ
をも含んでいる。第１の電位母線Ｐ１もしくは第２の電
位母線Ｐ２もしくは第１および第２の電位母線Ｐ１、Ｐ
２の下に、保護回路ＰＡＤＩＮ、ＰＡＤＯＵＴの少なく
とも１つと隣接している範囲内で、そのつどの電位母線
Ｐ１またはＰ２とそれぞれ導電的に接続されている保護
構造ＶＳＳ‐ｗｅｌｌまたはＶＣＣ‐ｗｅｌｌが位置し
ている。保護構造ＶＳＳ‐ｗｅｌｌ、ＶＣＣ‐ｗｅｌｌ
は基板Ｓｕｂ内にウェル状に構成されている。
【００１４】前記の特徴を有するＥＳＤ保護装置を有す
る集積半導体回路は、人体モデル、ＭＩＬ‐ＳＴＤ‐８
８３Ｃ、メソッド３０１５．７に従って測定して、ＥＳ
Ｄ値が４ｋＶおよびそれ以上であるＥＳＤ現象に対して
保護されていることが判明している。このような保護は
前記の従来技術による集積半導体回路では達成できなか
った。
【００１５】保護回路ＰＡＤＩＮ、ＰＡＤＯＵＴは、そ
れぞれ保護回路ＰＡＤＩＮ、ＰＡＤＯＵＴが接続されて
いる端子ＰＩ、ＰＯ（および場合によっては後述するＰ
ＩＯ）のすぐ近くの半導体チップ上に配置されている。
【００１６】第２の保護回路ＰＡＤＯＵＴのフィールド
酸化物トランジスタＦＯＸの１つの実施例としての図５
中でフィールド酸化物トランジスタＦＯＸのソース範囲
Ｓは移行抵抗を高めるためモリブデン‐シリコン化物層
ＭｏＳｉを介して第１の電位母線Ｐ１と接続されてい
る。代替的にまたは場合によってはその補足として、ソ
ース範囲Ｓと第１の電位母線Ｐ１との接続は抵抗Ｒ（同
じく図５中に“ＭｏＳｉ”の代替としての符号“Ｒ”を
付して示されている）を介して行うこともできる。（抵
抗Ｒはこの抵抗Ｒの使用なしにこの接続の移行抵抗とし
て生ずるであろう抵抗の少なくとも５倍である。）相応
のことが、図３中に示されているように、第１の保護回
路ＰＡＤＩＮのフィールド酸化物トランジスタＦＯＸの
ソース範囲Ｓについても可能である。前記の措置により
達成可能な利点は導体路／拡散範囲の移行個所における
いわゆる“スパイキング”が回避され、従ってＥＳＤ耐
性が高められることにある。
【００１７】図１２には前記の実施例の１つの変形例が
示されている。その際に第１の保護回路ＰＡＤＩＮ（ま
たは第２の保護回路ＰＡＤＯＵＴ）のフィールド酸化物
トランジスタＦＯＸのドレイン範囲Ｄは入力従ってＩＮ
を導く導線ＬＩ（または出力信号ＯＵＴを与えられる追
加的な導線ＬＯ１）とモリブデン‐シリコン化物層Ｍｏ
Ｓｉを介して、かつ（もしくは）抵抗Ｒの使用のもとに
接続されている。抵抗Ｒのディメンジョニングならびに
この措置の意味および目的については図５に関して先に
説明したことが当てはまる。
【００１８】入力信号ＩＮに対する端子ＰＩおよび第１
の保護回路ＰＡＤＩＮが一方または双方の電位母線Ｐ
１、Ｐ２に沿って（たとえば図示のように第１の電位母
線Ｐ１に沿って）配置されている図６による実施例で
は、当該の保護構造ＶＳＳ‐ｗｅｌｌ（またはＶＣＣ‐
ｗｅｌｌ）がそれぞれ端子ＰＩ（Ｐ２）に達するまで延
びていると有利である。相応のことが出力信号に対する
端子ＰＯおよび第２の保護回路ＰＡＤＯＵＴに対しても
当てはまる。
【００１９】さらに、図６および図７中に示されている
ように、保護構造ＶＳＳ‐ｗｅｌｌまたはＶＣＣ‐ｗｅ
ｌｌが少なくとも５μｍ幅であること、または保護構造
ＶＳＳ‐ｗｅｌｌまたはＶＣＣ‐ｗｅｌｌの幅が、図６
および図８中に示されているように、その上に位置する
それぞれ電位母線Ｐ１またはＰ２の幅の少なくとも１０
％であると有利である。保護構造ＶＳＳ‐ｗｅｌｌまた
はＶＣＣ‐ｗｅｌｌの幅はその上に位置する電位母線Ｐ
１またはＰ２の幅よりも広くてもよい（図６参照）。
【００２０】図８中に示されているように、それぞれ電
位母線Ｐ１またはＰ２とその付属の保護構造ＶＳＳ‐ｗ
ｅｌｌまたはＶＣＣ‐ｗｅｌｌとの間に、保護構造ＶＳ
Ｓ‐ｗｅｌｌまたはＶＣＣ‐ｗｅｌｌにくらべてトーピ
ングを高められた範囲Ｒｅｇが配置されていることが望
ましい。それによって電位母線と保護構造との間のより
低い移行抵抗が達成される。
【００２１】図７には保護構造ＶＳＳ‐ｗｅｌｌまたは
ＶＣＣ‐ｗｅｌｌの別の有利な実施例が示されている。
その際にそれぞれ保護構造ＶＳＳ‐ｗｅｌｌまたはＶＣ
Ｃ‐ｗｅｌｌは基板Ｓｕｂと反対の導電形である。しか
し、図８によれば同一の導電形であってもよい。図５中
に示されているように、基板Ｓｕｂはエピタキシャル層
Ｅｐｉの上に配置されていてもよい。同様にＳＯＳ構成
（ＳＯＳ＝シリコン‐オン‐サファイア）も可能であ
る。
【００２２】図９には、作動中に入力信号ＩＮも出力信
号ＯＵＴも導き得る端子ＰＩＯ（いわゆるＩ／Ｐ端子）
を有する集積半導体回路が示されている。このような端
子ＰＩＯには第２の回路部分ＣＫＴ‐Ｏも第１の回路部
分ＣＫＴ‐Ｉも接続されている。このような端子ＰＩＯ
に対して、端子ＰＩＯと第１の回路部分ＣＫＴ‐Ｉとの
間に配置されている唯一の第１の保護回路ＰＡＤＩＮの
みが設けられている。この唯一の第１の保護回路ＰＡＤ
ＩＮは作動中に第１の保護回路ＰＡＤＩＮとしての保護
機能も第２の保護回路ＰＡＤＯＵＴとしての保護機能も
有し、その際に端子ＰＩＯと第１の保護回路ＰＡＤＩＮ
との間に位置する導線ＬＩの部分は第２の回路部分ＣＫ
Ｔ‐Ｏに関しては別の導線ＬＯ１として作用する。
【００２３】図９による実施例では第１の保護回路ＰＡ
ＤＩＮと第１の回路部分ＣＫＴ‐Ｉとの間にパス‐ゲー
ト‐トランジスタＰＧＴがそのソース‐ドレイン区間で
配置されている。パス‐ゲート‐トランジスタＰＧＴの
ゲートは第２の供給電位ＶＣＣもしくはクロック信号Φ
と接続されている。作動中にゲートが集積半導体回路の
第２の供給電位ＶＣＣと接続されている場合には、パス
‐ゲート‐トランジスタは作動中に導通している。作動
中にゲートがクロック信号Φと接続されている他の場合
には、パス‐ゲート‐トランジスタＰＧＴは入力信号Ｉ
Ｎに対して、クロック信号Φがその能動的レベルを有す
るときには導通している（パス‐ゲート‐トランジスタ
ＰＧＴとしてｎチャネルトランジスタが用いられている
場合、クロック信号Φは高いレベルを有する）。こうし
て、この他の場合には、パス‐ゲート‐トランジスタＰ
ＧＴを、Ｉ／Ｏ端子ＰＩＯが出力信号ＯＵＴに対する端
子として機能するときには、クロック信号Φにより遮断
し、またパス‐ゲート‐トランジスタＰＧＴを、Ｉ／Ｏ
端子ＰＩＯが入力信号ＩＮに対する端子として機能する
ときには、導通させることが可能となる。パス‐ゲート
‐トランジスタＰＧＴは、作動中に専ら入力信号ＩＮを
導く端子ＰＩと接続されている第１の保護回路ＰＡＤＩ
Ｎにおいても用いられ得る。
【００２４】図１０にはパス‐ゲート‐トランジスタＰ
ＧＴの有利なディメンジョニングが示されている。ゲー
トＧはソースＳおよびドレインＤからそれぞれ、集積半
導体回路が保護装置の外側に（たとえば回路部分ＣＫＴ
‐Ｉ、ＣＫＴ‐Ｏのなかに）含んでいるトランジスタの
相応の間隔値の少なくとも１．５倍の間隔Ｂを有する。
【００２５】さらに、図４および図９中に例として
“０．８Ω”および“２．５Ω”または“１Ω”および
“２Ω”により示されているように、追加的な導線ＬＯ
１が出力信号ＯＵＴを導く導線ＬＯよりも低抵抗である
と有利である。このような装置では第２の保護回路ＰＡ
ＤＯＵＴ（または図９によるＩ／Ｏ端子ＰＩＯの場合に
は第１の保護回路ＰＡＤＩＮ）は、このような措置なし
の場合よりも迅速に、発生するＥＳＤ現象に応答し得
る。出力信号ＯＵＴを導く導線ＬＯは、端子ＰＯ（また
はＰＩＯ）と付属の第２の回路部分（ＣＫＴ‐Ｏ）との
間の範囲にわたり均等に分布している少なくとも２Ωの
抵抗を有するべきであろう。
【００２６】周知のように、作動中に相い異なる電位を
導く等しい導電形のウェル状の範囲を有する第１の回路
部分ＣＫＴ‐Ｉおよび第２の回路部分ＣＫＴ‐Ｏを有す
る集積半導体回路ではそれぞれ仕様および設計ルールに
より、このようなウェル状の範囲が最小有してよい相互
間隔が定められている。本発明による集積半導体回路に
おいて、保護回路ＰＡＤＩＮ、ＰＡＤＯＵＴのフィール
ド酸化物トランジスタＦＯＸのウェル状の範囲Ｓ‐ｗｅ
ｌｌおよびＤ‐ｗｅｌｌがフィールド酸化物トランジス
タＦＯＸごとに、前記の最小間隔値を超過しない相互間
隔Ａを有すると有利である。このことは図３および図５
中に同じく例として５≦μｍの（最小）間隔値により示
されている。さらに、最適にＥＳＤ現象に対して保護さ
れた集積半導体回路を顧慮して、第１の保護回路ＰＡＤ
ＩＮおよび／または第２の保護回路ＰＡＤＯＵＴのフィ
ールド酸化物トランジスタＦＯＸのソースおよびドレイ
ン範囲Ｓ、Ｄが多数の電気的接触部を介してそれぞれそ
れらの下に位置するウェル状の範囲Ｓ‐ｗｅｌｌまたは
Ｄ‐ｗｅｌｌと接続されていることが望ましい。これは
たとえば、相応のウェル状の範囲Ｓ‐ｗｅｌｌ、Ｄ‐ｗ
ｅｌｌより高いドーピングを有する範囲Ｒｅｇにより行
われ得る。図３には、このようなより高いドーピングを
有する範囲Ｒｅｇを有する第１の保護回路ＰＡＤＩＮの
フィールド酸化物トランジスタＦＯＸが示されている。
【００２７】図１１には、ごく概略的に保護回路の可能
なレイアウトが平面図で示されている。図面を見易くす
るため、この図面ではフィールド酸化物トランジスタＦ
ＯＸはソースＳおよびドレインＤだけを含んでおり、フ
ィールド酸化物トランジスタＦＯＸのゲートは示されて
いない。この図面は第１の保護回路ＰＡＤＩＮに対して
も第２の保護回路ＰＡＤＯＵＴに対しても当てはまる。
その際にフィールド酸化物トランジスタＦＯＸはフィン
ガートランジスタとして構成されている。すなわちソー
スＳおよびドレインＤはフィンガーまたは櫛状に構成さ
れており、それぞれソースフィンガーはドレインフィン
ガーと交互にならんで位置している。このような構成は
既にドイツ連邦共和国特許出願公開第 3907523号明細書
から公知であり、蛇行状と呼ばれている。これらの既に
公知のフィンガートランジスタの実施例ではそれらのコ
ーナーにおいてフィンガー先端、すなわちそれぞれトラ
ンジスタ‐フィンガーの端部が斜めに切られている。フ
ィンガートランジスタのすべてのコーナーが斜めに切ら
れているように、フィンガートランジスタを構成するこ
とも可能である。切り落としは丸みをつける形態で行わ
れてもよい。
【００２８】零ボルト‐トランジスタとして構成された
電界制御されるダイオードＺＶＴのドレインＤとフィー
ルド酸化物トランジスタＦＯＸのドレインＤとの間に配
置されている拡散抵抗Ｒdif は大面積に構成されてい
る。すなわち、それは、予め定められた抵抗値において
単位断面積あたりの特定の固有抵抗により、可能なかぎ
り大きい表面が抵抗Ｒdif に対して生ずるように、可能
なかぎり長くかつ広く構成されている。このことは作動
中に拡散抵抗Ｒdif 内に生ずる損失電力（熱）の放散を
容易にする。
【００２９】電界制御されるダイオードＺＶＴは図１１
中で零ボルト‐トランジスタとして構成されており、そ
のゲートＧは骨状に構成されており、零ボルト‐トラン
ジスタのソースＳとドレインＤとの間の範囲内に一定の
幅を有し、それによってＥＳＤ障害の生起がほぼ排除さ
れている。零ボルト‐トランジスタのゲートＧは有利に
は、零ボルト‐トランジスタのソースＳおよびドレイン
Ｄから、集積半導体回路が保護装置の外側に（たとえば
回路部分ＣＫＴ‐Ｉ、ＣＫＴ‐Ｏ内に）含んでいるトラ
ンジスタの相応の間隔値の少なくとも１．５倍の間隔値
Ａを有する。
【００３０】以下に、ＥＳＤ障害の回避のために有利
な、供給電位ＶＳＳ、ＶＣＣに対する電位母線Ｐ１、Ｐ
２または集積半導体回路に場合によっては存在する基板
バイアス電位ＶＢＢに関するいくつかの追加的な措置を
説明する。図１３には、両電位母線Ｐ１、Ｐ２の間に、
集積半導体回路の正規の作動の際に不導通であるように
配置されている多くのダイオードＤｄが示されている。
いま、作動中に第１の供給電位ＶＳＳを導く電位母線Ｐ
１が（作動中にＶＳＳよりも正の第２の供給電位ＶＣＣ
を導くものとする）第２の電位母線Ｐ２が有する電位よ
りも正の電位を得るＥＳＤ現象が生起すると、ＥＳＤ現
象により惹起されるこの正の電位はダイオードＤｄを介
して第２の電位母線Ｐ２に導出され、このようにして無
障害にされる。２つ以上のダイオードＤｄが設けられて
いる場合にはこれらが最大で１０ｍｍの相互間隔で配置
されていること、またそれらが規則的な相互間隔で配置
されていることが重要である。
【００３１】図１４には、図１３に相応する装置であっ
て、ダイオードがフィールド酸化物トランジスタＦＯＸ
‐Ｖとして実現されており、そのゲートが第２の電位母
線Ｐ２と接続されている装置が示されている。この場合
にも、フィールド酸化物トランジスタＦＯＸ‐Ｖが最大
で１０ｍｍの相互間隔で配置されていること、またそれ
らが規則的な相互間隔で配置されていることが望まし
い。
【００３２】多くの集積半導体回路は同一の供給電位に
対して一種の電位バスをなす多くの電位母線を有する。
以下では、多くのこのような電位母線を有する過電圧に
対する保護装置を有する本発明による集積半導体回路を
説明する。その際に対応する図面中には、図面を見易く
するため、このような電位母線と関連のある措置のみが
示されている。
【００３３】図１５には２つの第１の電位母線Ｐ１が符
号Ｐ１‐１およびＰ１‐２を付して示されている。それ
らは作動中に本発明による集積半導体回路の第１の供給
電位ＶＳＳを導くものとする。電位母線Ｐ１‐１、Ｐ１
‐２は本発明によりダイオード装置Ｄ１、Ｄ２の少なく
とも１つの対（示されているのは３つの対）により互い
に接続されており、各対のダイオード装置Ｄ１、Ｄ２は
それぞれ互いに逆並列に接続されている。図１５では各
ダイオード装置Ｄ１またはＤ２はそれぞれ唯一のダイオ
ードから成っている。図１６には、各ダイオード装置Ｄ
１またはＤ２が２つ以上のダイオード、たとえば２つの
ダイオードＤ１‐１、Ｄ１‐２またはＤ２‐１、Ｄ２‐
２を含んでいてもよいことが示されている。
【００３４】相応して、第２の供給電位ＶＣＣに対する
第２の電位母線Ｐ２として多くの母線Ｐ２‐１、Ｐ２‐
２が存在していることも有利である。この場合は同じく
図１５、図１６で括弧内の符号により暗示されている。
【００３５】同一の供給電位に対する多くの電位母線
（たとえば第１の供給電位ＶＳＳに対する多くの第１の
電位母線Ｐ１‐１、Ｐ１‐２、Ｐ１‐３）が導体路抵抗
として（たとえば導体路の相い異なる長さおよび／また
は断面積により惹起されて）種々のオーム抵抗を有し得
ることは当業者により容易に考えられるであろう。この
ような例が図１７に３つの第１の電位母線Ｐ１‐１、Ｐ
１‐２、Ｐ１‐３（または括弧内の符号により示されて
いる３つの第２の電位母線Ｐ２‐１、Ｐ２‐２、Ｐ２‐
３）により示されている。その際に個々の導体路抵抗
は、Ｒ３が最小の値を有するものと仮定して、Ｒ１、Ｒ
２、Ｒ３により示されている。このような場合、導体路
抵抗に対するより大きい値を有する電位母線（たとえば
値Ｒ１およびＲ２を有する電位母線Ｐ１‐１、Ｐ１‐２
（またはＰ２‐１、Ｐ２‐２））は最小の値（Ｒ３）を
有する導体路と、それぞれ逆並列に接続されているダイ
オード装置Ｄ１、Ｄ２の対を介して星状に接続されてい
ると有利である。図１７中ではこれは電位母線Ｐ１‐３
（またはＰ２‐３）である。
【００３６】さらに、多くの第１の電位母線Ｐ１‐１、
Ｐ１‐２（または多くの第２の電位母線Ｐ２‐１、Ｐ２
‐２）が集積半導体回路の半導体チップにそれぞれ固有
の電位端子Ｐ‐ＶＳＳ（またはＰ‐ＶＣＣ）を有するこ
とがあり得る。このような場合、図１８および図１９に
示されているように、前記のダイオード装置Ｄ１、Ｄ２
を電位母線Ｐ１‐１、Ｐ１‐２、場合によってはＰ１‐
３（またはＰ２‐１、Ｐ２‐２、場合によってはＰ２‐
３）と接続せずに（図１５ないし図１７参照）、それぞ
れの電位端子Ｐ‐ＶＳＳ（またはＰ‐ＶＣＣ）と接続す
ることが望ましい。その際に図１９には、図１７に相応
する例、すなわち電位端子Ｐ‐ＶＳＳ（またはＰ‐ＶＣ
Ｃ）の星状の接続が示されている。
【００３７】図２０および図２１には、半導体チップに
半導体回路が作動中に導く基板バイアス電位ＶＢＢに対
する端子Ｐ‐ＶＢＢを有する集積半導体回路に対する有
利なＥＳＤ保護措置が示されている。従来は集積半導体
回路のチップに位置するこのような端子Ｐ‐ＶＢＢに
は、ケースに設けられたピンを介して基板バイアス電位
ＶＢＢが外部から供給された。これは現在ではもはや一
般的ではなく、現在では基板バイアス電位ＶＢＢはたい
ていチップ内部で基板バイアス電圧発生器により発生さ
れるので、この外部端子は省略することができよう。し
かし、それにもかかわらず、内部の基板バイアス電圧発
生器を有する集積半導体回路が依然として、作動中に基
板バイアス電位ＶＢＢをたとえば測定および／または検
査の目的で導くこのような外部端子を有することはあり
得る。さらに、このような集積半導体回路は確かに基板
バイアス電位ＶＢＢに対するピンの形態の外部端子を有
していないが、たとえばケースのなかにチップを埋込む
際に使用される組立技術の理由から半導体チップはこの
ような端子Ｐ‐ＶＢＢを有し、それに、集積半導体回路
のケース内を導かれており、また集積半導体回路の表面
において（一般にＤＩＬまたはＤＩＰケース内の集積半
導体回路における端面において）終端する１つ（または
それ以上）のチップ外部の導線が接続されていることも
あり得る。このことはたとえばケース内へのチップの組
立過程の間に半導体チップに関してスパイダーまたはス
パイダー保持体の機械的安定化の役割をする。
【００３８】電気導線がチップの端子Ｐ‐ＶＢＢから集
積半導体回路のケースの表面に、さらにはピンとしての
外部端子に導かれているすべてのこれらの先に説明した
例において、この端子Ｐ‐ＶＢＢをＥＳＤ現象に対して
保護することは重要である。なぜならば、ＥＳＤ現象は
この導線により端子Ｐ‐ＶＢＢに、従ってまた集積回路
に作用し得るからである。
【００３９】図２０にはこのような保護の有利な実施例
が示されている。その際に基板バイアス電位ＶＢＢに対
する端子Ｐ‐ＶＢＢと第１の電位母線Ｐ１との間にフィ
ールド酸化物トランジスタＦＯＸ‐Ｂが配置されてお
り、そのゲートは端子Ｐ‐ＶＢＢと接続されている。フ
ィールド酸化物トランジスタＦＯＸ‐Ｂはそのソース範
囲Ｓの下側にもう１つのウェル状の範囲ＶＢＢ‐ｗｅｌ
ｌを有する。
【００４０】別の実施例が図２１に示されている。その
場合図２０による実施例と相違する点は、もう一つのウ
ェル状の範囲がフィールド酸化物トランジスタＦＯＸ‐
Ｂのドレイン範囲Ｄの下側に配置されており、またソー
ス範囲Ｓの下側には配置されていないことのみである。
【図面の簡単な説明】
【図１】本発明による半導体回路の主要部分の概略構成
図。
【図２】第１の保護回路の回路図。
【図３】フィールド酸化物トランジスタの断面図。
【図４】第２の保護回路の回路図。
【図５】フィールド酸化物トランジスタの断面図。
【図６】本発明による集積半導体回路の保護装置の概略
構成図。
【図７】本発明による集積半導体回路の保護装置の概略
構成図。
【図８】本発明による集積半導体回路の保護装置の概略
構成図。
【図９】Ｉ／Ｏ端子における有利な実施例の概略構成
図。
【図１０】パス‐ゲート‐トランジスタの有利なディメ
ンジョニング例を示す概略構成図。
【図１１】保護回路の有利なレイアウトを示す概略構成
図。
【図１２】本発明の別の有利な実施例を示す断面図。
【図１３】本発明の別の有利な実施例を示す概略図。
【図１４】本発明の別の有利な実施例を示す概略図。
【図１５】本発明の別の有利な実施例を示す概略図。
【図１６】本発明の別の有利な実施例を示す概略図。
【図１７】本発明の別の有利な実施例を示す概略図。
【図１８】本発明の別の有利な実施例を示す概略図。
【図１９】本発明の別の有利な実施例を示す概略図。
【図２０】本発明の別の有利な実施例を示す断面図。
【図２１】本発明の別の有利な実施例を示す断面図。
【符号の説明】
ＣＫＴ‐Ｉ 第１の回路部分 ＣＫＴ‐Ｏ 第２の回路部分 Ｄ ドレイン範囲 Ｄ１、Ｄ２ ダイオード装置 Ｅｐｉ エピタキシャル層 ＦＯＸ フィールド酸化物トランジスタ ＩＮ 入力信号 ＬＩ 入力信号を導く導線 ＬＯ 出力信号を導く導線 ＬＯ１ 追加的導線 ＯＵＴ 出力信号 Ｐ１ 第１の電位母線 Ｐ２ 第２の電位母線 ＰＡＤＩＮ 第１の保護回路 ＰＡＤＯＵＴ 第２の保護回路 ＰＩＯ 入力信号および出力信号を導く端子 ＰＯ 出力信号端子 Ｒdif 拡散抵抗 Ｓ ソース範囲 Ｓｕｂ 半導体基板 ＶＢＢ 基板バイアス電位 ＶＣＣ 第２の供給電位 ＶＳＳ 第１の供給電位 ＺＶＴ 電界制御されるダイオード

Claims (45)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（Ｓｕｂ）を有する集積半導
    体回路であって、 −作動中に半導体回路の第１の供給電位（ＶＳＳ）を導
    く少なくとも１つの第１の電位母線（Ｐ１）と、 −作動中に半導体回路の第２の供給電位（ＶＣＣ）を導
    く少なくとも１つの第２の電位母線（Ｐ２）と、 −入力信号（ＩＮ）を受信しかつ処理するための少なく
    とも１つの第１の回路部分（ＣＫＴ‐Ｉ）と、 −半導体回路の作動中に半導体回路の少なくとも１つの
    出力信号（ＯＵＴ）が生ずる少なくとも１つの第２の回
    路部分（ＣＫＴ‐Ｏ）と、 −入力信号（ＩＮ）を導く導線に対する各端子（ＰＩ）
    において第１の保護回路（ＰＡＤＩＮ）を含み、各端子
    （ＰＩ）と第１の回路部分（ＣＫＴ‐Ｉ）との間に配置
    されている過電圧に対する保護装置とを有し、この保護
    装置が、 −入力信号（ＩＮ）を導く導線（ＬＩ）と第１の電位母
    線（Ｐ１）との間に電気的に並列にフィールド酸化物ト
    ランジスタ（ＦＯＸ）および電界制御されるダイオード
    （ＺＶＴ）が配置され、その際にフィールド酸化物トラ
    ンジスタ（ＦＯＸ）のゲートが導線（ＬＩ）と接続さ
    れ、ダイオード（ＺＶＴ）の電界制御が第１の電位母線
    （Ｐ１）を介して行われ、またフィールド酸化物トラン
    ジスタ（ＦＯＸ）および電界制御されるダイオード（Ｚ
    ＶＴ）が入力信号（ＩＮ）を導く導線（ＬＩ）の種々の
    点（ｘ、ｙ）においてこれと電気的に接続され、 −入力信号（ＩＮ）を導く導線（ＬＩ）が両点（ｘ、
    ｙ）の間に拡散抵抗（Ｒdif ）を含み、 −フィールド酸化物トランジスタ（ＦＯＸ）においてソ
    ース範囲（Ｓ）の下側およびドレイン範囲（Ｄ）の下側
    にソースおよびドレイン範囲（Ｓ、Ｄ）と同一の導電形
    であるそれぞれ１つのウェル状の範囲（Ｓ‐ｗｅｌｌ、
    Ｄ‐ｗｅｌｌ）が互いに間隔をおいて構成される 集積半導体回路において、保護装置が、 −出力信号（ＯＵＴ）を導く導線に対する各端子（Ｐ
    Ｏ）に追加的な導線（ＬＯ１）を介して第２の保護回路
    （ＰＡＤＯＵＴ）が配置され、第２の保護回路（ＰＡＤ
    ＯＵＴ）フィールド酸化物トランジスタ（ＦＯＸ）、電
    界制御されるダイオード（ＺＶＴ）および拡散抵抗（Ｒ
    dif ）を含み、これらが追加的な導線（ＬＯ１）および
    第１の電位母線（Ｐ１）に関して、入力信号（ＩＮ）を
    導く当該の導線（ＬＩ）および第１の電位母線（Ｐ１）
    に関する第１の保護回路（ＰＡＤＩＮ）のフィールド酸
    化物トランジスタ（ＦＯＸ）、電界制御されるダイオー
    ド（ＺＶＴ）および拡散抵抗（Ｒdif ）の配置と全く同
    様に配置され、また第２の保護回路（ＰＡＤＯＵＴ）が
    第１の保護回路（ＰＡＤＩＮ）同様に相応のウェル状の
    範囲（Ｓ‐ｗｅｌｌ、Ｄ‐ｗｅｌｌ）を有し、 −電位母線（Ｐ１；Ｐ２）の少なくとも１つの下に、保
    護回路（ＰＡＤＩＮ、ＰＡＤＯＵＴ）の少なくとも１つ
    と隣接している範囲内で、基板（Ｓｕｂ）のなかにウェ
    ル状に構成され、またそのつどの電位母線（Ｐ１；Ｐ
    ２）と導電的に接続されている保護構造（ＶＳＳ‐ｗｅ
    ｌｌ、ＶＣＣ‐ｗｅｌｌ）が位置している ことを特徴とする集積半導体回路。
  2. 【請求項２】 保護構造（ＶＳＳ‐ｗｅｌｌ、ＶＣＣ‐
    ｗｅｌｌ）と相応の電位母線（Ｐ１；Ｐ２）との間に、
    保護構造（ＶＳＳ‐ｗｅｌｌ、ＶＣＣ‐ｗｅｌｌ）にく
    らべて高められたドーピングを有する範囲（Ｒｅｇ）が
    配置されていることを特徴とする請求項１記載の集積半
    導体回路。
  3. 【請求項３】 保護構造（ＶＳＳ‐ｗｅｌｌ、ＶＣＣ‐
    ｗｅｌｌ）の少なくとも１つが端子（ＰＩ、ＰＯ）まで
    達していることを特徴とする請求項１または２記載の集
    積半導体回路。
  4. 【請求項４】 保護構造（ＶＳＳ‐ｗｅｌｌ、ＶＣＣ‐
    ｗｅｌｌ）が少なくとも５μｍ幅であることを特徴とす
    る請求項１ないし３の１つに記載の集積半導体回路。
  5. 【請求項５】 保護構造（ＶＳＳ‐ｗｅｌｌ、ＶＣＣ‐
    ｗｅｌｌ）の幅がその上に位置する電位母線（Ｐ１；Ｐ
    ２）の幅の少なくとも１０％であることを特徴とする請
    求項１ないし３の１つに記載の集積半導体回路。
  6. 【請求項６】 保護構造（ＶＳＳ‐ｗｅｌｌ、ＶＣＣ‐
    ｗｅｌｌ）の少なくとも１つが半導体基板（Ｓｕｂ）の
    導電形と反対の導電形であることを特徴とする請求項１
    ないし５の１つに記載の集積半導体回路。
  7. 【請求項７】 保護構造（ＶＳＳ‐ｗｅｌｌ、ＶＣＣ‐
    ｗｅｌｌ）の少なくとも１つが半導体基板（Ｓｕｂ）の
    導電形と同一の導電形であることを特徴とする請求項１
    ないし６の１つに記載の集積半導体回路。
  8. 【請求項８】 半導体基板（Ｓｕｂ）がエピタキシャル
    層（Ｅｐｉ）の上に配置されていることを特徴とする請
    求項１ないし７の１つに記載の集積半導体回路。
  9. 【請求項９】 作動中に入力信号（ＩＮ）も出力信号
    （ＯＵＴ）も導き得る端子（ＰＩＯ）に、第２の保護回
    路（ＰＡＤＯＵＴ）としても機能し得る唯一の第１の保
    護回路（ＰＡＤＩＮ）が配置されていることを特徴とす
    る請求項１ないし８の１つに記載の集積半導体回路。
  10. 【請求項１０】 追加的な導線（ＬＯ１）が出力信号
    （ＯＵＴ）を導く導線（ＬＯ）よりも低抵抗であること
    を特徴とする請求項１ないし９の１つに記載の集積半導
    体回路。
  11. 【請求項１１】 出力信号（ＯＵＴ）を導く導線（Ｌ
    Ｏ）が少なくとも２Ωの抵抗を有することを特徴とする
    請求項１０記載の集積半導体回路。
  12. 【請求項１２】 出力信号（ＯＵＴ）を導く導線（Ｌ
    Ｏ）の抵抗が端子（ＰＯ；ＰＩＯ）と第２の回路部分
    （ＣＫＴ‐Ｏ）との間の範囲にわたり均等に分布されて
    いることを特徴とする請求項１０または１１記載の集積
    半導体回路。
  13. 【請求項１３】 保護回路（ＰＡＤＩＮ；ＰＡＤＯＵ
    Ｔ）のフィールド酸化物トランジスタ（ＦＯＸ）の下側
    のウェル状の範囲（Ｓ‐ｗｅｌｌ、Ｄ‐ｗｅｌｌ）が、
    半導体回路の保護回路の外側に生ずるその他のウェル状
    の相い異なる電位を有するフィールド酸化物トランジス
    タ（ＦＯＸ）のウェル状の範囲（Ｓ‐ｗｅｌｌ、Ｄ‐ｗ
    ｅｌｌ）と同一の導電形の範囲が相応の間隔値として最
    小限有する間隔値に最大で等しい相互間隔を有すること
    を特徴とする請求項１ないし１２の１つに記載の集積半
    導体回路。
  14. 【請求項１４】 第１の保護回路（ＰＡＤＩＮ）のフィ
    ールド酸化物トランジスタ（ＦＯＸ）のソースおよびド
    レイン範囲（Ｓ、Ｄ）が多数の接触部を介してその下に
    位置するウェル状の範囲（Ｓ‐ｗｅｌｌ、Ｄ‐ｗｅｌ
    ｌ）と電気的に接続されていることを特徴とする請求項
    １ないし１３の１つに記載の集積半導体回路。
  15. 【請求項１５】 第１の保護回路（ＰＡＤＩＮ）のウェ
    ル状の範囲（Ｓ‐ｗｅｌｌ、Ｄ‐ｗｅｌｌ）が追加的に
    一層高いドーピング範囲（Ｒｅｇ）を有し、それを介し
    てフィールド酸化物トランジスタ（ＦＯＸ）のソースお
    よびドレイン範囲（Ｓ、Ｄ）との接触が行われることを
    特徴とする請求項１４記載の集積半導体回路。
  16. 【請求項１６】 第２の保護回路（ＰＡＤＯＵＴ）のフ
    ィールド酸化物トランジスタ（ＦＯＸ）のソースおよび
    ドレイン範囲（Ｓ、Ｄ）が多数の接触部を介してその下
    に位置するそのつどのウェル状の範囲（Ｓ‐ｗｅｌｌ、
    Ｄ‐ｗｅｌｌ）と電気的に接続されていることを特徴と
    する請求項１ないし１５の１つに記載の集積半導体回
    路。
  17. 【請求項１７】 第２の保護回路（ＰＡＤＯＵＴ）のウ
    ェル状の範囲（Ｓ‐ｗｅｌｌ、Ｄ‐ｗｅｌｌ）が追加的
    に一層高いドーピング範囲（Ｒｅｇ）を有し、それを介
    してフィールド酸化物トランジスタ（ＦＯＸ）のソース
    およびドレイン範囲（Ｓ、Ｄ）との接触が行われること
    を特徴とする請求項１６記載の集積半導体回路。
  18. 【請求項１８】 第１の保護回路（ＰＡＤＩＮ）のフィ
    ールド酸化物トランジスタ（ＦＯＸ）がフィンガートラ
    ンジスタとして構成されていることを特徴とする請求項
    １ないし１７の１つに記載の集積半導体回路。
  19. 【請求項１９】 第２の保護回路（ＰＡＤＯＵＴ）のフ
    ィールド酸化物トランジスタ（ＦＯＸ）がフィンガート
    ランジスタとして構成されていることを特徴とする請求
    項１ないし１８の１つに記載の集積半導体回路。
  20. 【請求項２０】 第２の保護回路（ＰＡＤＯＵＴ）のフ
    ィールド酸化物トランジスタ（ＦＯＸ）のコーナーにお
    いてフィンガー先端が斜めに切られていることを特徴と
    する請求項１８または１９記載の集積半導体回路。
  21. 【請求項２１】 拡散抵抗（Ｒdif ）が大面積に構成さ
    れていることを特徴とする請求項１ないし２０の１つに
    記載の集積半導体回路。
  22. 【請求項２２】 保護回路（ＰＡＤＩＮ、ＰＡＤＯＵ
    Ｔ）がそれぞれの端子（ＰＩ、ＰＯ、ＰＩＯ）のすぐ近
    くに配置されていることを特徴とする請求項１ないし２
    １の１つに記載の集積半導体回路。
  23. 【請求項２３】 電界制御されるダイオード（ＺＶＴ）
    が零ボルト‐トランジスタとして実現されていることを
    特徴とする請求項１ないし２２の１つに記載の集積半導
    体回路。
  24. 【請求項２４】 零ボルト‐トランジスタ（ＺＶＴ）の
    ゲート（Ｇ）が骨状に配置されていることを特徴とする
    請求項２３記載の集積半導体回路。
  25. 【請求項２５】 零ボルト‐トランジスタ（ＺＶＴ）に
    おいてゲートがそれぞれソースおよびドレインから、半
    導体回路内の保護装置の外側に含まれているトランジス
    タが相応の間隔値として最小限有する間隔値の少なくと
    も１．５倍の間隔（Ａ）を有することを特徴とする請求
    項２３または２４記載の集積半導体回路。
  26. 【請求項２６】 第１の保護回路（ＰＡＤＩＮ）の後に
    少なくとも１つのパス‐ゲート‐トランジスタ（ＰＧ
    Ｔ）が接続されていることを特徴とする請求項１ないし
    ２５の１つに記載の集積半導体回路。
  27. 【請求項２７】 パス‐ゲート‐トランジスタ（ＰＧ
    Ｔ）が第２の供給電位（ＶＣＣ）と接続されていること
    を特徴とする請求項２６記載の集積半導体回路。
  28. 【請求項２８】 パス‐ゲート‐トランジスタ（ＰＧ
    Ｔ）がそのゲートによりスイッチング可能である（Φ）
    ことを特徴とする請求項２６記載の集積半導体回路。
  29. 【請求項２９】 パス‐ゲート‐トランジスタ（ＰＧ
    Ｔ）のゲートがそのソースおよびドレインから、半導体
    回路内の保護装置の外側に含まれているトランジスタが
    相応の間隔値として最小限有する間隔値の少なくとも
    １．５倍の間隔（Ａ）を有することを特徴とする請求項
    ２６ないし２８の１つに記載の集積半導体回路。
  30. 【請求項３０】 保護回路（ＰＡＤＩＮ、ＰＡＤＯＵ
    Ｔ）の少なくとも１つのフィールド酸化物トランジスタ
    （ＦＯＸ）のソース範囲（Ｓ）がモリブデン‐シリコン
    化物層（ＭｏＳｉ）を介して第１の電位母線（Ｐ１）と
    接続されていることを特徴とする請求項１ないし２９の
    １つに記載の集積半導体回路。
  31. 【請求項３１】 保護回路（ＰＡＤＩＮ、ＰＡＤＯＵ
    Ｔ）の少なくとも１つのフィールド酸化物トランジスタ
    （ＦＯＸ）のソース範囲（Ｓ）が、接続が抵抗（Ｒ）な
    しに行われたときに生ずるであろう値の少なくとも５倍
    の値の抵抗（Ｒ）の使用のもとに第１の電位母線（Ｐ
    １）と接続されていることを特徴とする請求項１ないし
    ２９の１つに記載の集積半導体回路。
  32. 【請求項３２】 保護回路（ＰＡＤＩＮ、ＰＡＤＯＵ
    Ｔ）の少なくとも１つのフィールド酸化物トランジスタ
    （ＦＯＸ）のドレイン範囲（Ｄ）がモリブデン‐シリコ
    ン化物層（ＭｏＳｉ）を介して、信号（ＩＮ；ＯＵＴ）
    を導く導線（ＬＩ；ＬＯ１）と接続されていることを特
    徴とする請求項１ないし３１の１つに記載の集積半導体
    回路。
  33. 【請求項３３】 保護回路（ＰＡＤＩＮ、ＰＡＤＯＵ
    Ｔ）の少なくとも１つのフィールド酸化物トランジスタ
    （ＦＯＸ）のドレイン範囲（Ｄ）が信号（ＩＮ；ＯＵ
    Ｔ）を導く導線（ＬＩ；ＬＯ１）と、接続が抵抗（Ｒ）
    なしに行われたときに生ずるであろう値の少なくとも５
    倍の値の抵抗（Ｒ）の使用のもとに接続されていること
    を特徴とする請求項１ないし３１の１つに記載の集積半
    導体回路。
  34. 【請求項３４】 両電位母線（Ｐ１、Ｐ２）の間に少な
    くとも１つのダイオード（Ｄｄ）が、半導体回路の通常
    の作動の際に不導通であるように配置されていることを
    特徴とする請求項１ないし３３の１つに記載の集積半導
    体回路。
  35. 【請求項３５】 ２つ以上のダイオード（Ｄｄ）が配置
    されており、またそれらが最大１０ｍｍの相互間隔で配
    置されていることを特徴とする請求項３４記載の集積半
    導体回路。
  36. 【請求項３６】 ダイオード（Ｄｄ）が規則的な間隔で
    配置されていることを特徴とする請求項３５記載の集積
    半導体回路。
  37. 【請求項３７】 両電位母線（Ｐ１、Ｐ２）の間に少な
    くとも１つのフィールド酸化物トランジスタ（ＦＯＸ‐
    Ｖ）が配置されており、そのゲートが第２の電位母線
    （ＶＣＣ）と接続されていることを特徴とする請求項１
    ないし３６の１つに記載の集積半導体回路。
  38. 【請求項３８】 多数のフィールド酸化物トランジスタ
    （ＦＯＸ‐Ｖ）が最大１０ｍｍの相互間隔で配置されて
    いることを特徴とする請求項３７記載の集積半導体回
    路。
  39. 【請求項３９】 フィールド酸化物トランジスタ（ＦＯ
    Ｘ‐Ｖ）が規則的な間隔で配置されていることを特徴と
    する請求項３８記載の集積半導体回路。
  40. 【請求項４０】 作動中に同一の供給電位（ＶＳＳ；Ｖ
    ＣＣ）を導く多数の電位母線（Ｐ１‐１、Ｐ１‐２；Ｐ
    ２‐１、Ｐ２‐２）が存在する際にこれらの電位母線
    （Ｐ１‐１、Ｐ１‐２；Ｐ２‐１、Ｐ２‐２）が２つの
    逆並列に接続されているダイオード装置（Ｄ１、Ｄ２）
    の少なくとも１つの対を介して互いに接続されているこ
    とを特徴とする請求項１ないし３９の１つに記載の集積
    半導体回路。
  41. 【請求項４１】 ダイオード装置（Ｄ１、Ｄ２）が互い
    に直列に接続されているダイオード（Ｄ１‐１、Ｄ１‐
    ２；Ｄ２‐１、Ｄ２‐２）を有することを特徴とする請
    求項４０記載の集積半導体回路。
  42. 【請求項４２】 ダイオード装置（Ｄ１、Ｄ２）の対が
    星状に、最小のオーム抵抗（Ｒ３）を有する電位母線
    （Ｐ１、Ｐ２）と接続されていることを特徴とする請求
    項４０または４１記載の集積半導体回路。
  43. 【請求項４３】 作動中に同一の供給電位（ＶＳＳ；Ｖ
    ＣＣ）を導く多数の電位母線（Ｐ１‐１、Ｐ１‐２；Ｐ
    ２‐１、Ｐ２‐２）がそれぞれ固有の電位端子（Ｐ‐Ｖ
    ＳＳ、Ｐ‐ＶＣＣ）を有する場合に、ダイオード装置
    （Ｄ１、Ｄ２）の対がそれぞれ電位端子（Ｐ‐ＶＳＳ、
    Ｐ‐ＶＣＣ）と接続されていることを特徴とする請求項
    ４０ないし４２の１つに記載の集積半導体回路。
  44. 【請求項４４】 ダイオード装置（Ｄ１、Ｄ２）の対が
    星状に、同一の電位を有する電位母線（Ｐ１‐１、Ｐ１
    ‐２、Ｐ１‐３；Ｐ２‐１、Ｐ２‐２、Ｐ２‐３）の、
    接続されている電位母線（Ｐ１、Ｐ２）が最小のオーム
    抵抗（Ｒ３）を有する電位端子（Ｐ‐ＶＳＳ、Ｐ‐ＶＣ
    Ｃ）と接続されていることを特徴とする請求項４３記載
    の集積半導体回路。
  45. 【請求項４５】 半導体回路が半導体回路の作動中に基
    板バイアス電位（ＶＢＢ）を導く少なくとも１つの端子
    （Ｐ‐ＶＢＢ）を有し、この端子と第１の電位母線（Ｐ
    １）との間にフィールド酸化物トランジスタ（ＦＯＸ‐
    Ｂ）が配置されており、そのゲートがこの端子（Ｐ‐Ｖ
    ＢＢ）と接続されており、またフィールド酸化物トラン
    ジスタ（ＦＯＸ‐Ｂ）において少なくとも部分的にドレ
    イン範囲（Ｄ）の下側もしくは少なくとも部分的にソー
    ス範囲（Ｓ）の下側に別のウェル状の範囲（ＶＢＢ‐ｗ
    ｅｌｌ）が構成されていることを特徴とする請求項１な
    いし４４の１つに記載の集積半導体回路。
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