JPH06334096A - 半導体搭載用配線基板 - Google Patents
半導体搭載用配線基板Info
- Publication number
- JPH06334096A JPH06334096A JP5140196A JP14019693A JPH06334096A JP H06334096 A JPH06334096 A JP H06334096A JP 5140196 A JP5140196 A JP 5140196A JP 14019693 A JP14019693 A JP 14019693A JP H06334096 A JPH06334096 A JP H06334096A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- wiring board
- semiconductor
- wiring
- wiring circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 マルチチップ半導体装置に特に適した半導体
搭載用配線基板において、配線基板の配線回路のターミ
ナルと外部端子となるリードのインナーリードとを電気
的に接続する際に、インナーリードピッチ及びターミナ
ルピッチをワイヤーボンディング法の場合に比べ狭ピッ
チとしたときでも、低コスト且つ高い信頼性で、しかも
短時間で接続できるようにする。 【構成】 半導体搭載部９ａ〜９ｄと配線回路３とを有
する配線基板４と、外部端子として配線回路３のターミ
ナル３ａに接続されたリード７とを有する半導体搭載用
配線基板において、リード７のインナーリード７ａと配
線回路３のターミナル３ａとを導電ペースト１０により
接続する。特に、インナーリード７ａを配線回路３のタ
ーミナル３ａ方向に折り曲げて当該ターミナル３ａに当
接させ、その当接した部分を導電ペースト１０に埋設す
ることが好ましい。
搭載用配線基板において、配線基板の配線回路のターミ
ナルと外部端子となるリードのインナーリードとを電気
的に接続する際に、インナーリードピッチ及びターミナ
ルピッチをワイヤーボンディング法の場合に比べ狭ピッ
チとしたときでも、低コスト且つ高い信頼性で、しかも
短時間で接続できるようにする。 【構成】 半導体搭載部９ａ〜９ｄと配線回路３とを有
する配線基板４と、外部端子として配線回路３のターミ
ナル３ａに接続されたリード７とを有する半導体搭載用
配線基板において、リード７のインナーリード７ａと配
線回路３のターミナル３ａとを導電ペースト１０により
接続する。特に、インナーリード７ａを配線回路３のタ
ーミナル３ａ方向に折り曲げて当該ターミナル３ａに当
接させ、その当接した部分を導電ペースト１０に埋設す
ることが好ましい。
Description
【０００１】
【産業上の利用分野】この発明は、半導体搭載用配線基
板に関する。より詳しくは、外部との導通を確保するた
めの複数のリードを有し、特に、複数のＬＳＩなどの半
導体チップを搭載するために適した半導体搭載用配線基
板に関する。
板に関する。より詳しくは、外部との導通を確保するた
めの複数のリードを有し、特に、複数のＬＳＩなどの半
導体チップを搭載するために適した半導体搭載用配線基
板に関する。
【０００２】
【従来の技術】従来、半導体搭載用配線基板として、ア
イランドとリードとそれらを支持するフレームからなる
リードフレームの当該アイランドなどの支持部材上にプ
リント配線板を接着して配線基板を形成し、その配線基
板の周辺にリードフレームのインナーリードを接着固定
し、更にそのプリント配線板の導体パターンのターミナ
ルとインナーリードとをワイヤーボンディングしたもの
が提案されている。
イランドとリードとそれらを支持するフレームからなる
リードフレームの当該アイランドなどの支持部材上にプ
リント配線板を接着して配線基板を形成し、その配線基
板の周辺にリードフレームのインナーリードを接着固定
し、更にそのプリント配線板の導体パターンのターミナ
ルとインナーリードとをワイヤーボンディングしたもの
が提案されている。
【０００３】
【発明が解決しようとする課題】ところで、半導体装置
を多機能化且つ高密度化するために、近年、複数の半導
体チップを一つの配線基板に実装したマルチチップ半導
体装置を実現することが望まれるようになっている。
を多機能化且つ高密度化するために、近年、複数の半導
体チップを一つの配線基板に実装したマルチチップ半導
体装置を実現することが望まれるようになっている。
【０００４】このようなマルチチップ半導体装置を従来
の半導体搭載用基板を応用して構成する場合には、図４
に示すような構造が考えられる。即ち、そのような半導
体装置の平面図（図４（ａ））とその部分断面図（図４
（ｂ））に示されるように、このようなマルチチップ半
導体装置の構造は、基体１とその上に絶縁層２を介して
形成された配線回路３とからなる配線基板４に、複数の
半導体チップ５ａ〜５ｄを搭載し、更に配線基板４の周
囲に絶縁性接着テープなどの接着剤層６により外部端子
としてのリード７を固定したものとする。この場合、半
導体チップ５ａ〜５ｄは、配線回路３とワイヤーボンデ
ィング法により金やアルミニウムのワイヤー８ａで接続
し、そして、リード７のインナーリード７ａを、配線回
路３のターミナル３ａとワイヤーボンディング法により
金などのワイヤー８ｂで接続する。
の半導体搭載用基板を応用して構成する場合には、図４
に示すような構造が考えられる。即ち、そのような半導
体装置の平面図（図４（ａ））とその部分断面図（図４
（ｂ））に示されるように、このようなマルチチップ半
導体装置の構造は、基体１とその上に絶縁層２を介して
形成された配線回路３とからなる配線基板４に、複数の
半導体チップ５ａ〜５ｄを搭載し、更に配線基板４の周
囲に絶縁性接着テープなどの接着剤層６により外部端子
としてのリード７を固定したものとする。この場合、半
導体チップ５ａ〜５ｄは、配線回路３とワイヤーボンデ
ィング法により金やアルミニウムのワイヤー８ａで接続
し、そして、リード７のインナーリード７ａを、配線回
路３のターミナル３ａとワイヤーボンディング法により
金などのワイヤー８ｂで接続する。
【０００５】このようなマルチチップ半導体装置に対し
ても、配線回路を更に微細化し、リードフレームを多ピ
ン化してリードピッチ、特にインナーリードピッチを更
に狭めることにより多機能化と高密度化をいっそう推進
することが望まれる。しかしながら、図４に示したよう
にマルチチップ半導体装置を構成した場合には、リード
７のインナーリード７ａと、配線回路３のターミナル３
ａとをワイヤーボンディング法により金などのワイヤー
で接続しているために、インナーリードピッチ及び配線
回路のターミナルピッチが、ボンディングツールのキャ
ピラリの形状や大きさなどにより制約をうけてしまうと
いう問題がある。即ち、インナーリードピッチ及び配線
回路のターミナルピッチは、隣接するワイヤー間の間隔
に依存しており、そしてこの最短間隔はボンディングツ
ール上の問題で約１００μｍ程度に制約されている。従
って、インナーリードの幅やターミナルの幅も考慮する
とそれらのピッチは約２００μｍ程度に制約されてしま
い、高密度化に限界が生じるという問題がある。
ても、配線回路を更に微細化し、リードフレームを多ピ
ン化してリードピッチ、特にインナーリードピッチを更
に狭めることにより多機能化と高密度化をいっそう推進
することが望まれる。しかしながら、図４に示したよう
にマルチチップ半導体装置を構成した場合には、リード
７のインナーリード７ａと、配線回路３のターミナル３
ａとをワイヤーボンディング法により金などのワイヤー
で接続しているために、インナーリードピッチ及び配線
回路のターミナルピッチが、ボンディングツールのキャ
ピラリの形状や大きさなどにより制約をうけてしまうと
いう問題がある。即ち、インナーリードピッチ及び配線
回路のターミナルピッチは、隣接するワイヤー間の間隔
に依存しており、そしてこの最短間隔はボンディングツ
ール上の問題で約１００μｍ程度に制約されている。従
って、インナーリードの幅やターミナルの幅も考慮する
とそれらのピッチは約２００μｍ程度に制約されてしま
い、高密度化に限界が生じるという問題がある。
【０００６】また、リードが多ピン化するにつれ、接続
時間が増大し、生産性が低下するとう問題もある。
時間が増大し、生産性が低下するとう問題もある。
【０００７】更に、ワイヤーボンディング法による接続
の場合には、高価なボンディングマシンや金ワイヤーな
どの材料が必要となるので、生産コストを低減すること
に限界を生ずるという問題もある。
の場合には、高価なボンディングマシンや金ワイヤーな
どの材料が必要となるので、生産コストを低減すること
に限界を生ずるという問題もある。
【０００８】加えて、ワイヤーの接続面積が小さく、耐
衝撃性などに問題があり、そのため接続の信頼性が十分
でないという問題がある。
衝撃性などに問題があり、そのため接続の信頼性が十分
でないという問題がある。
【０００９】この発明は、以上のような従来技術の問題
点を解決しようとするものであり、マルチチップ半導体
装置に特に適した半導体搭載用配線基板において、配線
基板の配線回路のターミナルと外部端子となるリードの
インナーリードとを電気的に接続する際に、インナーリ
ードピッチ及びターミナルピッチをワイヤーボンディン
グ法の場合に比べ小さくしたときでも低コストで信頼性
高く、しかも短時間で接続できるようにすることを目的
とする。
点を解決しようとするものであり、マルチチップ半導体
装置に特に適した半導体搭載用配線基板において、配線
基板の配線回路のターミナルと外部端子となるリードの
インナーリードとを電気的に接続する際に、インナーリ
ードピッチ及びターミナルピッチをワイヤーボンディン
グ法の場合に比べ小さくしたときでも低コストで信頼性
高く、しかも短時間で接続できるようにすることを目的
とする。
【００１０】
【課題を解決するための手段】この発明者らは、インナ
ーリードと配線回路のターミナルとを接続する際に、ワ
イヤーボンディング法を使用せずに、薄い導電層を低コ
ストで且つ広い面積に同時に形成できる印刷法などを使
用して、両者の間に導電ペーストを介在させて接続する
ことにより上述の目的が達成できることを見出し、この
発明を完成させるに至った。
ーリードと配線回路のターミナルとを接続する際に、ワ
イヤーボンディング法を使用せずに、薄い導電層を低コ
ストで且つ広い面積に同時に形成できる印刷法などを使
用して、両者の間に導電ペーストを介在させて接続する
ことにより上述の目的が達成できることを見出し、この
発明を完成させるに至った。
【００１１】即ち、この発明は、半導体搭載部と配線回
路とを有する配線基板と、外部端子として配線回路のタ
ーミナルに接続されたリードとを有する半導体搭載用配
線基板において、該リードのインナーリードと該配線回
路のターミナルとが導電ペーストにより接続されている
ことを特徴とする半導体搭載用配線基板を提供する。
路とを有する配線基板と、外部端子として配線回路のタ
ーミナルに接続されたリードとを有する半導体搭載用配
線基板において、該リードのインナーリードと該配線回
路のターミナルとが導電ペーストにより接続されている
ことを特徴とする半導体搭載用配線基板を提供する。
【００１２】なお、この発明において、インナーリード
と配線回路のターミナルとが導電ペーストにより接続さ
れていること以外の発明の構成は、公知の半導体搭載用
配線基板と同様とすることができる。
と配線回路のターミナルとが導電ペーストにより接続さ
れていること以外の発明の構成は、公知の半導体搭載用
配線基板と同様とすることができる。
【００１３】
【作用】この発明の半導体搭載用配線基板においては、
リードのインナーリードと配線回路のターミナルとを、
ワイヤーボンディング法ではなく、印刷法などにより形
成できる導電ペーストにより接続する。従って、ホンデ
ィングマシンのキャピラリの形状などに制約されずに接
続することができ、インナーリードピッチ及び配線基板
のターミナルピッチも従来に比べ小さくすることが可能
となる。従って、高密度配線に対応できるようになる。
また、導電ペーストをターミナル上に予め印刷法などに
より配設しておけば、すべてのリードとターミナルとを
同時に接続でき、接続時間を短縮することが可能とな
る。しかも、高い信頼性且つ低コストで接続することが
可能となる。
リードのインナーリードと配線回路のターミナルとを、
ワイヤーボンディング法ではなく、印刷法などにより形
成できる導電ペーストにより接続する。従って、ホンデ
ィングマシンのキャピラリの形状などに制約されずに接
続することができ、インナーリードピッチ及び配線基板
のターミナルピッチも従来に比べ小さくすることが可能
となる。従って、高密度配線に対応できるようになる。
また、導電ペーストをターミナル上に予め印刷法などに
より配設しておけば、すべてのリードとターミナルとを
同時に接続でき、接続時間を短縮することが可能とな
る。しかも、高い信頼性且つ低コストで接続することが
可能となる。
【００１４】
【実施例】以下、この発明を図面に基づいて詳細に説明
する。なお、図において同じ符号は同一又は同等の構成
要素を示している。
する。なお、図において同じ符号は同一又は同等の構成
要素を示している。
【００１５】図１は、この発明の半導体搭載用配線基板
の好ましい実施例の平面図である。同図にあるように、
この発明の半導体搭載用配線基板は、基体１とその上に
絶縁層２を介して形成された配線回路３とからなる配線
基板４に、複数の半導体チップの搭載する部分となる半
導体搭載部９ａ〜９ｄが設けられ、更に配線基板４の周
囲に接着剤層６により固定された外部端子となるリード
７とから構成されている。そして、リード７のインナー
リード７ａは、配線回路のターミナル３ａと導電ペース
ト１０により接続されている。
の好ましい実施例の平面図である。同図にあるように、
この発明の半導体搭載用配線基板は、基体１とその上に
絶縁層２を介して形成された配線回路３とからなる配線
基板４に、複数の半導体チップの搭載する部分となる半
導体搭載部９ａ〜９ｄが設けられ、更に配線基板４の周
囲に接着剤層６により固定された外部端子となるリード
７とから構成されている。そして、リード７のインナー
リード７ａは、配線回路のターミナル３ａと導電ペース
ト１０により接続されている。
【００１６】図２に、図１に示したこの発明の半導体搭
載用配線基板のインナーリード７ａと配線回路３のター
ミナル３ａとの接続部の部分拡大断面図を示す。この発
明においては、インナーリード７ａと配線回路のターミ
ナル３ａとを導電ペースト１０で接続するが、図２
（ａ）に示す態様のように、インナーリード７ａの先端
部７ｂを直線状とし、インナーリード７ａとターミナル
３ａとで導電ペースト１０を挟持するようにしてもよい
が、図２（ｂ）に示すように、インナーリード先端部７
ｂを導電ペースト１０の中に埋設して接続することが好
ましい。また、インナーリード７ａを配線回路のターミ
ナル３ａ方向に折り曲げて両者の間隔を狭め、そのイン
ナーリード先端部を導電ペーストの中に埋設するように
して接続することが好ましい。特に、図２（ｃ）に示す
ように、両者を当接させ、その当接部全体を導電ペース
ト１０で封止するように接続することがより好ましい。
このようにインナーリード７ａの先端部７ｂを導電ペー
スト１０に埋設するように接続することにより、接続の
信頼性をいっそう向上させることができる。
載用配線基板のインナーリード７ａと配線回路３のター
ミナル３ａとの接続部の部分拡大断面図を示す。この発
明においては、インナーリード７ａと配線回路のターミ
ナル３ａとを導電ペースト１０で接続するが、図２
（ａ）に示す態様のように、インナーリード７ａの先端
部７ｂを直線状とし、インナーリード７ａとターミナル
３ａとで導電ペースト１０を挟持するようにしてもよい
が、図２（ｂ）に示すように、インナーリード先端部７
ｂを導電ペースト１０の中に埋設して接続することが好
ましい。また、インナーリード７ａを配線回路のターミ
ナル３ａ方向に折り曲げて両者の間隔を狭め、そのイン
ナーリード先端部を導電ペーストの中に埋設するように
して接続することが好ましい。特に、図２（ｃ）に示す
ように、両者を当接させ、その当接部全体を導電ペース
ト１０で封止するように接続することがより好ましい。
このようにインナーリード７ａの先端部７ｂを導電ペー
スト１０に埋設するように接続することにより、接続の
信頼性をいっそう向上させることができる。
【００１７】なお、導電ペースト１０により接続された
インナーリード７ａとターミナル３ａとの接続部を、メ
ッキ法により形成されるメッキ金属で更に覆うことによ
り、接続信頼性を更に向上させることができる。
インナーリード７ａとターミナル３ａとの接続部を、メ
ッキ法により形成されるメッキ金属で更に覆うことによ
り、接続信頼性を更に向上させることができる。
【００１８】導電ペースト１０による接続は、ディスペ
ンサーを使用したり、あるいは印刷法により予め導電ペ
ースト１０をターミナル３ａ上に配設しておき、そこへ
インナーリード７ａを重ねるか、あるいは押し込むよう
に埋設することにより行うことができる。また、ターミ
ナル３ａとインナーリード７ａとを重ね合わせておき、
そこへディスペンサーなどにより導電ペースト１０を供
給することにより行うこともできる。
ンサーを使用したり、あるいは印刷法により予め導電ペ
ースト１０をターミナル３ａ上に配設しておき、そこへ
インナーリード７ａを重ねるか、あるいは押し込むよう
に埋設することにより行うことができる。また、ターミ
ナル３ａとインナーリード７ａとを重ね合わせておき、
そこへディスペンサーなどにより導電ペースト１０を供
給することにより行うこともできる。
【００１９】このような導電ペースト１０としては、銀
ペーストなどの公知の導電ペーストを使用目的に応じて
適宜選択して使用することができる。
ペーストなどの公知の導電ペーストを使用目的に応じて
適宜選択して使用することができる。
【００２０】なお、基体１は、配線回路３などの支持部
材として機能し、一般的な配線基板に用いられている基
体、例えばポリイミドフィルム、ガラスエポキシ板、ガ
ラス板、アルミニウム板などを使用することができる。
材として機能し、一般的な配線基板に用いられている基
体、例えばポリイミドフィルム、ガラスエポキシ板、ガ
ラス板、アルミニウム板などを使用することができる。
【００２１】絶縁層２は、基体１を導電性材料から構成
した場合には配線回路３と基体１とを電気的に絶縁する
ために必須であるが、基体１として絶縁性材料を使用し
たときには絶縁層２は省略することもできる。絶縁層２
としては、従来から用いられているような絶縁材料の中
から適宜選択して使用することができる。
した場合には配線回路３と基体１とを電気的に絶縁する
ために必須であるが、基体１として絶縁性材料を使用し
たときには絶縁層２は省略することもできる。絶縁層２
としては、従来から用いられているような絶縁材料の中
から適宜選択して使用することができる。
【００２２】配線回路３としては、従来から一般的に半
導体搭載用配線基板において使用されているものを適用
することができ、例えば、フォトリソグラフ法により銅
箔をパターン化して構成したり、ガラス基板にスパッタ
法でＩＴＯ層を形成した後、フォトリソグラフ法により
パターン化して構成したりすることができる。
導体搭載用配線基板において使用されているものを適用
することができ、例えば、フォトリソグラフ法により銅
箔をパターン化して構成したり、ガラス基板にスパッタ
法でＩＴＯ層を形成した後、フォトリソグラフ法により
パターン化して構成したりすることができる。
【００２３】配線回路３のターミナル３ａには、後述す
るリード７のインナーリード７ａとの接続を容易にする
ために、金やハンダの薄膜層を常法により形成しておく
ことが好ましい。
るリード７のインナーリード７ａとの接続を容易にする
ために、金やハンダの薄膜層を常法により形成しておく
ことが好ましい。
【００２４】接着剤層６は、前述したようにリードを配
線基板に固定するためのもので、例えば、絶縁性の両面
接着テープを使用することができる。
線基板に固定するためのもので、例えば、絶縁性の両面
接着テープを使用することができる。
【００２５】リード７は、半導体搭載用配線基板の外部
端子として機能し、一般的なリードフレームから形成さ
れたものを好ましく使用することができる。その材質も
一般的な鉄系あるいは銅系材料などを使用することがで
きる。また、リード７のインナーリード７ａには、配線
回路３のターミナル３ａとの接続を容易にするために、
金やハンダなどの薄膜層を常法により形成しておいても
よい。
端子として機能し、一般的なリードフレームから形成さ
れたものを好ましく使用することができる。その材質も
一般的な鉄系あるいは銅系材料などを使用することがで
きる。また、リード７のインナーリード７ａには、配線
回路３のターミナル３ａとの接続を容易にするために、
金やハンダなどの薄膜層を常法により形成しておいても
よい。
【００２６】この発明の半導体搭載用配線基板は、以下
に説明するように印刷法を利用して製造することができ
る。即ち、まず、図３（ａ）に示すように、基体１上に
絶縁層２を介して配線回路３と半導体搭載部９ａ〜９ｄ
とが形成された配線基板４を用意し、この配線基板４の
周辺部に絶縁性テープなどの接着剤層６を設ける。
に説明するように印刷法を利用して製造することができ
る。即ち、まず、図３（ａ）に示すように、基体１上に
絶縁層２を介して配線回路３と半導体搭載部９ａ〜９ｄ
とが形成された配線基板４を用意し、この配線基板４の
周辺部に絶縁性テープなどの接着剤層６を設ける。
【００２７】次に、配線回路３のターミナル３ａに印刷
法などにより予め導電ペースト１０を配設する（図３
（ｂ））。
法などにより予め導電ペースト１０を配設する（図３
（ｂ））。
【００２８】次に、図３（ｃ）に示すような通常のリー
ドフレーム１１のインナーリード７ａを、図３（ｂ）に
示した配線基板４の接着剤層６に固定するとともに、イ
ンナーリードの先端を導電ペースト１０に押し込むよう
に埋設し、キュアーすることによりインナーリード７ａ
とターミナル３ａとを接続する（図３（ｄ））。こうし
てインナーリード７ａとターミナル３ａとが電気的に強
固に接合される。
ドフレーム１１のインナーリード７ａを、図３（ｂ）に
示した配線基板４の接着剤層６に固定するとともに、イ
ンナーリードの先端を導電ペースト１０に押し込むよう
に埋設し、キュアーすることによりインナーリード７ａ
とターミナル３ａとを接続する（図３（ｄ））。こうし
てインナーリード７ａとターミナル３ａとが電気的に強
固に接合される。
【００２９】なお、必要に応じて、このようにリードフ
レーム１１が固定された配線基板４を、硫酸銅浴やスル
ファミン酸ニッケル浴などのメッキ液中に、各メッキ液
に適した可溶性アノード電極とともに浸漬し、リードフ
レーム１１をカソードとすることにより、メッキ金属１
０を導電ペースト上に析出させてインナーリード７ａと
配線回路３のターミナル３ａとをより強固に接続するこ
とができる。
レーム１１が固定された配線基板４を、硫酸銅浴やスル
ファミン酸ニッケル浴などのメッキ液中に、各メッキ液
に適した可溶性アノード電極とともに浸漬し、リードフ
レーム１１をカソードとすることにより、メッキ金属１
０を導電ペースト上に析出させてインナーリード７ａと
配線回路３のターミナル３ａとをより強固に接続するこ
とができる。
【００３０】なお、インナーリード７ａの先端部７ｂと
配線基板３のターミナル３ａとをメッキにより接続する
に際し、メッキすべき部分以外はメッキ液に触れないよ
うにしておくことが好ましく、例えば、ソルダーレジス
トなどにより被覆したり、メッキマスキング治具を使用
したりすることが好ましい。このようにすることによ
り、メッキすべき部分以外の配線回路やリードなどにメ
ッキ金属が不必要に形成されることを防止し、またそれ
らがメッキ液により侵されることを防止することがで
き、その後に行う樹脂封止の効率を高めることができ
る。加えて、メッキ面積を小さくすることができるの
で、メッキ速度を向上させ接続時間を短縮することがで
きる。
配線基板３のターミナル３ａとをメッキにより接続する
に際し、メッキすべき部分以外はメッキ液に触れないよ
うにしておくことが好ましく、例えば、ソルダーレジス
トなどにより被覆したり、メッキマスキング治具を使用
したりすることが好ましい。このようにすることによ
り、メッキすべき部分以外の配線回路やリードなどにメ
ッキ金属が不必要に形成されることを防止し、またそれ
らがメッキ液により侵されることを防止することがで
き、その後に行う樹脂封止の効率を高めることができ
る。加えて、メッキ面積を小さくすることができるの
で、メッキ速度を向上させ接続時間を短縮することがで
きる。
【００３１】この後は、常法により洗浄し、更に必要に
応じてリードフレームのフレーム部分の除去工程などの
後処理を施すことにより、複数の半導体チップの搭載に
適したこの発明の半導体搭載用配線基板を得ることがで
きる。
応じてリードフレームのフレーム部分の除去工程などの
後処理を施すことにより、複数の半導体チップの搭載に
適したこの発明の半導体搭載用配線基板を得ることがで
きる。
【００３２】このようにして得られるこの発明の半導体
搭載用配線基板には、ワイヤーボンディング接続やバン
プ接続などの通常の方法により半導体チップを搭載し、
樹脂封止することにより、半導体装置を製造することが
できる。
搭載用配線基板には、ワイヤーボンディング接続やバン
プ接続などの通常の方法により半導体チップを搭載し、
樹脂封止することにより、半導体装置を製造することが
できる。
【００３３】
【発明の効果】この発明によれば、マルチチップ半導体
装置に特に適した半導体搭載用配線基板において、配線
基板の配線回路のターミナルと外部端子となるリードの
インナーリードとを電気的に接続する際に、インナーリ
ードピッチ及びターミナルピッチをワイヤーボンディン
グ法の場合に比べ狭ピッチとしたときでも低コストで信
頼性高く、しかも短時間で接続できる。更に、このよう
にインナーリードピッチ及びターミナルピッチを小さく
できることにより、高密度配線が可能となり複数のチッ
プを搭載することに対しても有利となる。
装置に特に適した半導体搭載用配線基板において、配線
基板の配線回路のターミナルと外部端子となるリードの
インナーリードとを電気的に接続する際に、インナーリ
ードピッチ及びターミナルピッチをワイヤーボンディン
グ法の場合に比べ狭ピッチとしたときでも低コストで信
頼性高く、しかも短時間で接続できる。更に、このよう
にインナーリードピッチ及びターミナルピッチを小さく
できることにより、高密度配線が可能となり複数のチッ
プを搭載することに対しても有利となる。
【図１】この発明の半導体搭載用配線基板の平面図であ
る。
る。
【図２】インナーリードと配線回路のターミナル部との
接続状態の説明図である。
接続状態の説明図である。
【図３】この発明の半導体搭載用配線基板の製造工程図
である。
である。
【図４】マルチチップ半導体装置の平面図（図４
（ａ））と、その部分拡大断面図（図４（ｂ））であ
る。
（ａ））と、その部分拡大断面図（図４（ｂ））であ
る。
１ 基体 ２ 絶縁層 ３ 配線回路 ３ａ ターミナル ４ 配線基板 ５ａ〜５ｄ 半導体チップ ６ 接着剤層 ７ リード ７ａ インナーリード ８ａ、８ｂ ワイヤー ９ａ〜９ｄ 半導体搭載部 １０ 導電ペースト １１ リードフレーム
【手続補正書】
【提出日】平成６年６月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】 配線回路３のターミナル３ａには、後述
するリード７のインナーリード７ａとの接続を容易にす
るために、金やハンダの薄膜層を常法により形成してお
くことが好ましい。また、配線回路３の他配線基板４に
は、半導体装置におけるクロストークノイズの低減や電
源電圧の安定化などの電気的特性を向上させるために、
例えば、裏面に電源層又はグランド層もしくはそれら両
層を設けておくことが好ましい。
するリード７のインナーリード７ａとの接続を容易にす
るために、金やハンダの薄膜層を常法により形成してお
くことが好ましい。また、配線回路３の他配線基板４に
は、半導体装置におけるクロストークノイズの低減や電
源電圧の安定化などの電気的特性を向上させるために、
例えば、裏面に電源層又はグランド層もしくはそれら両
層を設けておくことが好ましい。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関根 秀克 東京都台東区台東一丁目５番１号 凸版印 刷株式会社内 (72)発明者 岡野 達広 東京都台東区台東一丁目５番１号 凸版印 刷株式会社内
Claims (3)
- 【請求項１】 半導体搭載部と配線回路とを有する配線
基板と、外部端子として配線回路のターミナルに接続さ
れたリードとを有する半導体搭載用配線基板において、
該リードのインナーリードと該配線回路のターミナルと
が導電ペーストにより接続されていることを特徴とする
半導体搭載用配線基板。 - 【請求項２】 該リードのインナーリードと該配線回路
のターミナルとの接続部が更にメッキ金属により覆われ
ている請求項１記載の半導体搭載用配線基板。 - 【請求項３】 該インナーリードの先端が該配線回路の
ターミナル方向に折り曲げられて導電ペーストに埋設さ
れている請求項１又は２記載の半導体搭載用配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140196A JPH06334096A (ja) | 1993-05-18 | 1993-05-18 | 半導体搭載用配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140196A JPH06334096A (ja) | 1993-05-18 | 1993-05-18 | 半導体搭載用配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334096A true JPH06334096A (ja) | 1994-12-02 |
Family
ID=15263151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140196A Pending JPH06334096A (ja) | 1993-05-18 | 1993-05-18 | 半導体搭載用配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334096A (ja) |
-
1993
- 1993-05-18 JP JP5140196A patent/JPH06334096A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6291271B1 (en) | Method of making semiconductor chip package | |
| JP3780122B2 (ja) | 半導体装置の製造方法 | |
| JPH05109802A (ja) | 半導体装置 | |
| JP2000195984A (ja) | 半導体装置用キャリア基板及びその製造方法及び半導体装置及びその製造方法 | |
| US5119272A (en) | Circuit board and method of producing circuit board | |
| JPH1050734A (ja) | チップ型半導体 | |
| JPH09307050A (ja) | リードフレームとこれを用いた半導体装置 | |
| JP2003273280A (ja) | チップパッケージ及びその製造方法 | |
| JPH11233531A (ja) | 電子部品の実装構造および実装方法 | |
| JP2844058B2 (ja) | 半導体パッケージ | |
| JP3297959B2 (ja) | 半導体装置 | |
| JPH10340925A (ja) | 半導体装置およびその製造方法 | |
| JPH06334096A (ja) | 半導体搭載用配線基板 | |
| JPH11251360A (ja) | 半導体装置およびその製造方法 | |
| JP3810155B2 (ja) | ワイヤボンディング方法 | |
| JP2652222B2 (ja) | 電子部品搭載用基板 | |
| JP2004014568A (ja) | 半導体装置 | |
| JPH06283648A (ja) | 半導体搭載用配線基板 | |
| JPH1079402A (ja) | 半導体パッケージ | |
| JP2782374B2 (ja) | 電子部品搭載装置及びその製造方法 | |
| JP2990120B2 (ja) | 半導体装置 | |
| JP2917932B2 (ja) | 半導体パッケージ | |
| JPH04119653A (ja) | 集積回路素子 | |
| JPS59200451A (ja) | 二層構造よりなるボンデイングパツドを有する混成集積回路基板の製造方法 | |
| JPH0955448A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081025 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20091025 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101025 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111025 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20111025 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20121025 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20121025 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20131025 |