JPH06332794A - データ送出装置 - Google Patents

データ送出装置

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JPH06332794A
JPH06332794A JP12180593A JP12180593A JPH06332794A JP H06332794 A JPH06332794 A JP H06332794A JP 12180593 A JP12180593 A JP 12180593A JP 12180593 A JP12180593 A JP 12180593A JP H06332794 A JPH06332794 A JP H06332794A
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JP
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time
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series
signal
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JP12180593A
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Inventor
Iwao Ayusawa
巌 鮎澤
Shigeyuki Ito
滋行 伊藤
Takeshi Wada
武史 和田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】 情報記憶装置の複数の出力線から、それぞれ
異なるタイミングで、同時並行的に同じ記憶データ(音
声、映像、ソフトウエア等)の同一順序での送出が可能
な装置で、装置稼働率の高い装置を提供する。 【構成】 一連の情報データをメモリブロックMB1〜
4に分割して記憶した半導体メモリ101から、アドレ
ス発生回路102により、複数のブロックの記憶データ
を多重して第一の出力線105に読みだし、情報を求め
るユーザからの送出指示信号113により動作開始する
切替制御回路109により、スイッチ108を開閉制御
して、多重して読みだされた各MBからの情報データを
同一順序に選択して第二の出力線111に送出する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、時系列的順序に意味の
ある一連の情報データ、例えば一連の音声情報や画像情
報(テレビの放送番組とかビデオソフト等)、コンピュ
ータプログラムやデータ、或いはハードディスクやフロ
ッピーディスクやROM等に記憶して使用されるコント
ロール情報、数値情報、文字情報など、様々な種類の、
時系列的順序に意味のある一連の情報データを、記憶装
置に蓄えておき、これらの情報データを記憶装置から受
信して聴視、或いは利用したいという需要家(ユーザ)
があれば、その要求に応じて記憶装置から該当する情報
を取り出し、例えば電話回線の如き回線を介して、その
ユーザの聴視機器、或いは利用機器に向け送出するとい
う、データ送出装置に関するものである。
【0002】
【従来の技術】従来、記憶装置として半導体メモリでは
なく、いわゆる磁気ディスクあるいは光ディスク等の高
速に回転する円盤状のデータ記憶媒体を用い、情報の需
要先であるホスト機器に向けて、該記憶媒体から読み出
した情報データを送出する装置が知られているが、この
種ディスク装置においては、ディスク回転機構、データ
読み取りのためのピックアップヘッド機構等の精密な機
構部が必要であり、特に装置の震動に対する信頼性が低
い、あるいは、保守点検の必要頻度が高く厄介である等
の問題があった。
【0003】このため、近年、データ記憶媒体に半導体
メモリを用い、ディスク装置にまつわる上記問題を回避
するようにした装置が提供され始めており、例えば半導
体メモリに情報データを記憶し、ホスト機器からの要求
に応じて該情報データを送出できる装置として、日本電
子工業振興協会(Japan Electronic Industry Developm
ennt Association:略称JEIDA)から1991年9月に発
行された“IC MEMORYCARD GUIDELINES Ver.4.1"に記載
された仕様に基づく、パーソナルコンピュータ用メモリ
カードなど、が知られている。
【0004】
【発明が解決しようとする課題】ところで、上記の如き
データ送出装置として、一セットの情報記憶装置を中央
に用意し、複数のユーザからの要求に応えて、それぞれ
のユーザ機器に向けて同じ情報データを送出することが
必要な場合が考えられる。例えば、或る一人のユーザか
らの要求で、そのユーザの機器に向けて情報データの送
出中に、別のユーザから同じ情報データの送出を求める
要求が発生したとする。
【0005】このとき、最初の一人のユーザに対するそ
の情報データの送出を終了してからでないと、次のユー
ザに対する情報データの送出を、当該データの最初から
は送出できないというのでは(最初の一人のユーザに対
して送出中の情報データを並列に次のユーザに対しても
送出したのでは、情報データの途中からの送出というこ
とになり、不都合である)、次のユーザに対する情報デ
ータの送出までに要する待ち時間が、極めて長くなって
しまい、極めて不都合である。例えば、情報データがビ
デオソフトの如き、データ量の多いものである場合な
ど、その典型的例である。
【0006】そこで、中央の情報記憶装置からのユーザ
への情報データ送出をマルチチャンネル化し、あるチャ
ンネルを使って或るユーザへデータを送出中であって
も、他の別のチャンネルを使って、それとは独立に、別
のユーザに対して、情報データをその最初から送出可能
にすることが考えられる。そしてこのとき、ユーザ側の
機器では、送出されてきた情報データを、カセットテー
プ等に記録する場合も想定されるが、このとき、ユーザ
機器では、記憶媒体に対する高速なランダムアクセス記
録の実行は一般に困難であり、ユーザに向けて送出され
る情報データは、どのチャンネルからのものでも同一の
時系列順序で送出されるのが望ましい。
【0007】このような情報記憶装置出力のマルチチャ
ンネル化を、ディスク装置で実現する場合、ディスクに
対するピックアップヘッドを複数個設けることが必要と
なり、ディスク装置の信頼性、保守性などの面で、機構
上から問題が起きることになる。また、半導体メモリを
情報記憶に用いる前記メモリカードでは、前記文献の5
1〜52頁に記載のように、一系統のデータ出力を有す
るのみで、上記の如きマルチチャンネル出力機能は持っ
ていないので、これ(つまり従来のメモリカード)によ
っては問題の解決ができない。
【0008】本発明の目的は、上述の如き従来の技術的
問題点を解決して、中央の情報記憶装置から複数のユー
ザへ、各ユーザの要求するそれぞれ任意のタイミング
で、同じ一連の情報データを同一の時系列順序で送出す
ることができ、しかもその際、機構上からくる信頼性、
保守性などの面での問題点を有しない、マルチチャンネ
ル化されたデータ送出装置を提供することにある。
【0009】
【課題を解決するための手段】上記目的達成のため、本
発明では、開始位置から終了位置までその時系列的な順
序に意味のある一連の情報データを、時系列的順序に従
って、複数のブロックに分け、その各々のブロック情報
データを、それぞれ対応的に記憶する同じ複数個のメモ
リブロックから成る半導体メモリと、
【0010】前記複数個のメモリブロックの各々から、
それぞれのメモリブロック単位での時系列的順序に従っ
て、同時並行的に記憶内容を読み出して、それぞれのメ
モリブロックの出力線上に出力させる同時並行読み出し
手段と、
【0011】前記複数個のメモリブロックのそれぞれの
出力線上に、前記同時並行読み出し手段により、読み出
されて出力されている時系列的情報データを、その取込
みに際し切替手段により前記出力線を順次切り替えるこ
とにより、その時系列的な順序に意味のある前記一連の
情報データとして、直列に取り込んで送出する取込み送
出手段と、によりデータ送出装置を構成した。
【0012】
【作用】同時並行読み出し手段は、複数個のメモリブロ
ックを同時、並行的に走査して読み出し、各メモリブロ
ックごとに一系統ずつ配置されたそれぞれのデータ出力
線上に出力させる。次に取込み送出手段は、それぞれの
データ出力線上に出力されている情報データを、切替手
段により一定の順序で、各出力線を切り替えることによ
り、一連の直列な情報データとして取込み、ユーザ側に
向けて送出する。
【0013】あるいは同時並行読み出し手段は、複数個
のメモリブロックを同時、並行的に走査して読み出し、
メモリブロックの複数個に共通に設けられている一系統
の出力線上に、各メモリブロック毎の読み出し出力を時
分割多重して出力してもよい。このときは、取込み送出
手段は、その一系統の出力線上に出力されている時分割
多重出力を、切替手段によりメモリブロック別に切り替
え指定して一連の直列な情報データとして取込み、ユー
ザ側に向けて送出する。
【0014】また、一つの同時並行読み出し手段に対し
て、複数個の取込み送出手段を並列に接続しておけば、
各取込み送出手段毎に切替手段の切り替え開始タイミン
グを、各々互いに相異なるタイミングに設定可能として
おくことにより、複数個ある該取込み送出手段のどれか
らも、設定された相異なるタイミングで、一連の情報デ
ータを、常にその開始位置から取込み、それぞれのユー
ザに向けて、送出することができる。
【0015】
【実施例】図1は、本発明の一実施例としてのデータ送
出装置を示す回路図である。同図において、101は半
導体メモリであって、この例では四つのメモリブロック
MB1〜MB4から成るものとして示してある。各々の
メモリブロックは、例えば公知の半導体メモリICを一
個あるいは複数個用いて構成できる。
【0016】102は読み出しアドレス発生回路(デー
タ読みだし回路を構成する読み出しアドレス発生回路)
であり、ディジタル回路技術分野で公知のカウンタ回路
で実現され、図示を省略した基準クロック発生回路から
の基準クロック103を分周して、クロックパルスの入
力ごとに更新されるアドレス信号104を発生する。ア
ドレス信号104は、四つのメモリブロックMB1〜M
B4に共通に入力される。
【0017】図示を省略したが、半導体メモリ応用技術
分野で公知の制御手法、例えば半導体メモリICへのア
ウトプットイネーブル信号の入力等、によってデータ読
みだしモードに設定された半導体メモリ101では、ア
ドレス信号104で指示された各メモリブロックのメモ
リ番地のメモリセルから、そこに記憶されていたデータ
を読みだし、メモリブロックMB1〜MB4の各々ごと
に設けた第一の出力線(105−1)、(105−
2)、(105−3)、(105−4)にそれぞれ出力
する。
【0018】なお、上記第一の出力線(105−1)
は、例えば1ワード8ビット構成の半導体メモリICを
メモリブロックMB1に用いた場合、一系統あたり8本
の信号線で構成され、一つのアドレス番地で指定される
8個のメモリセルから8ビットのディジタルデータを出
力するものである。他の出力線についても全く同様であ
る。
【0019】以上の構成により、メモリブロックMB1
〜MB4は、共通のアドレス信号104によって同期並
行駆動され、上記四つのメモリブロックMB1〜MB4
に記憶されていた四つのブロックデータが、出力線(1
05−1)〜(105−4)に並列に読みだされる。
【0020】106はデータ選択出力回路であり、同一
構成の回路ブロック107を、図1の例では、107
a,107b,107c,107dの四組備える。回路
ブロック107は、スイッチ108を、(108−1)
〜(108−4)の四個備え、切り替え制御回路109
からのスイッチ開閉制御信号110によって、順次選択
的に閉路されるスイッチ(108−1)〜(108−
4)を介して、第一の出力線(105−1)〜(105
−4)に出力されたブロックデータを、一ブロックずつ
選択して、第二の出力線111a,111b,111
c,111dにそれぞれ直列に出力する。
【0021】即ち、メモリブロックMB1〜MB4に、
4個のブロックデータとして分けて記憶されている一連
のデータを、第二の出力線111a(この先に、ユーザ
機器が接続されている)に直列に読み出すときは、アド
レス信号104によってメモリブロックMB1からデー
タが読み出されているときスイッチ(108−1)を閉
じて、読み出しデータを第二の出力線111aに導き、
メモリブロックMB1からデータを読み出し終えたら、
次にスイッチ(108−1)は開き、スイッチ(108
−2)を閉じて、アドレス信号104によってメモリブ
ロックMB2から読み出されているデータを第二の出力
線111aに導く。
【0022】以下、同様にしてメモリブロックMB4ま
で読み出すことにより、第二の出力線111aに、メモ
リブロックMB1〜MB4に4個のブロックデータとし
て分けて記憶されている一連のデータを、直列に読み出
すことができる。つまり以上のように切り替え制御回路
109によってスイッチ(108−1)〜(108−
4)の切り替え制御を行うわけである。
【0023】回路ブロック107a〜107dは、それ
ぞれ独立であるから、ユーザからデータ送出指示が11
3a〜113dの如く入力されれば、それに応じて切り
替え制御回路109における切り替え制御を、アドレス
発生回路102からのアドレス発生タイミングに同期し
て、実行することにより、各自のユーザに対して、何時
からのタイミングでも、メモリブロックMB1〜MB4
に分けて記憶されている一連のデータを、最初から直列
に送出することができるわけである。
【0024】図2は、図1の実施例において、回路ブロ
ック107によるデータ選択出力動作(つまりメモリブ
ロックMB1〜MB4に分けて記憶されている一連のデ
ータを、その最初から読み出して出力線111に直列に
出力する動作)時の各部信号の動作タイミングを示すタ
イミングチャートである。
【0025】以下、図1,図2を参照して、回路ブロッ
ク107によるデータ選択出力動作を説明する。図2に
おいて、(105−1)〜(105−4)には、図1に
おける同番号の第一の出力線へのブロックデータの出力
タイミングを示す。ここで、メモリブロックMB1,
2,3,4の各々から読みだされるデータを、それぞれ
ブロックデータBD1,BD2,BD3,BD4で示
す。
【0026】ブロックデータBD1,BD2,BD3,
BD4は、それぞれ単位時間Tの周期で、繰返し出力さ
れる。図2の104には、上記一周期期間に出力される
アドレス信号のタイミングを拡大して示す。n分周カウ
ンタで構成した図1のアドレス発生回路102から、一
周期Tに、0から(n−1)までの番号付けされたメモ
リ番地を指示するアドレス信号が発生する。このアドレ
ス信号の発生タイミングに同期して、指示されたメモリ
番地から情報データ(つまりブロックデータ)が読みだ
される。
【0027】アドレス発生回路102には、ディジタル
回路技術分野で公知のデコーダ回路を併置し、アドレス
信号104をデコードして、上記周期すなわちアドレス
番号の一巡ごとに発生するアドレス一巡信号112を出
力させる。図2の112には、アドレス信号104が
(n−1)の時に、アドレス一巡信号112を発生させ
る例を示す。
【0028】図1の切り替え制御回路109は、図示せ
ざるユーザ側などから発せられる送出指示信号113a
の入力によって能動化され、アドレス一巡信号112を
カウントして開閉制御信号110を発生し、スイッチ
(108−1)、(108−2)、(108−3)、
(108−4)を順次閉路する。図2の111aには、
このようにして、図1の出力線111a上に、ブロック
データがスイッチ108で選択されて出力されるタイミ
ングを示す。t1は送出指示信号113aの切り替え制
御回路109への入力時刻を示す。
【0029】図2の111b,111c,111dに
は、上記出力線111aへの出力と同様にして、それぞ
れ時刻t2,t3,t4に入力された送出指示信号11
3b,113c,113dに応動して、出力線111
b,111c,111dにそれぞれ出力されるブロック
データの出力タイミングを示す。BD1,BD2,BD
3,BD4からなる一連の情報データが、単位時間T間
隔の四相で出力でき、送出指示信号の入力時点から送出
開始までの待ち時間がT以下という短いものであって、
しかも同一のデータ配列順序(時系列的順序)で送出さ
れることが分かるであろう。
【0030】図3は、図1における切り替え制御回路1
09の一具体例を示す回路図である。また、図4は、図
3の回路における各部の動作タイミングを示すタイミン
グチャートである。図3及び図4を参照して、切り替え
制御回路109の回路動作を説明する。
【0031】図示せざるユーザなどから発せられる送出
指示信号113は、ANDゲート301を介して、Dタ
イプフリップフロップ(DFF)302のD端子に入力
される。アドレス一巡信号112は、DFF302のク
ロック端子CLKに入力される。なお、DFF302
は、この種ディジタル回路で公知の手法である初期リセ
ット動作により、例えば装置電源の投入時短期間だけ発
生するリセット信号303(図4では図示を省略)をク
リア端子CLRに入力することによって、Q出力304
は論理レベルの“0”(以下、論理レベルを“0”、
“1”で示す)に初期リセットされる。
【0032】時刻taで、信号113が送出を指示する
(“1”になる)と、Q出力304は、信号112の立
上り(“0”から“1”にレベルが変わる)タイミング
で“1”に変わる。Q出力304は、DFF305のD
端子に入力される。
【0033】DFF305は、クリア端子CLRに入力
した前記と同一のリセット信号303により、その−Q
出力(Qの反転を意味する出力を、ここでは−Qと表現
する)306が“1”に初期リセットされている。ま
た、クロック端子CLKには、インバータ307を介し
て、アドレス一巡信号112が入力される。この構成に
より、Q出力304が“1”に変わった直後のアドレス
一巡信号112の立下がり(“1”から“0”にレベル
が変わる)タイミングで、−Q出力306は“0”に変
わる。−Q出力306は、Tタイプフリップフロップ
(TFF)308のプリセット端子PREに入力され
る。
【0034】TFF308は、クリア端子CLRに入力
したリセット信号303により、そのQ出力309が
“0”に初期リセットされており、上記−Q出力306
が図4の上記説明したタイミングで“0”に変わるより
も前の期間においては、Q出力309が“0”の状態を
保つ。よってこの期間、Q出力309が共通に入力され
たANDゲート310、311、312、313の各々
の出力(110−4)、(110−3)、(110−
2)、(110−1)は“0”となる。これらの出力
は、図1の開閉制御信号110として、(110−
1)、(110−2)、(110−3)、(110−
4)が、各々スイッチ(108−1)、(108−
2)、(108−3)、(108−4)を、その“0”
で開路、“1”で閉路するように制御する。
【0035】ANDゲート310の出力(110−4)
はまた、インバータ314を介してANDゲート315
に入力される。ANDゲート315には更に、DFF3
02のQ出力304とDFF305の−Q出力306と
が入力される。
【0036】この構成により、ANDゲート315の出
力316として、図4の316に示すタイミングで
“1”となるパルス状の信号が発生する。信号316を
ディジタル回路技術分野で公知の四分周カウンタ317
のクリア端子CLRに入力し、信号316の“1”でカ
ウンタ317をリセットして、2ビットのカウンタ出力
318、319を共に“0”とする。なお、この時点よ
り前の図4の318、319の破線で示す部分は、31
8、319が“0”であるか“1”であるか不定である
ことを示す。
【0037】ここでDFF305の−Q出力306が
“0”になると、TFF308がプリセットされて、Q
出力309は“1”に変わる。また、ANDゲート31
5の出力316が“0”に戻ってカウンタ317のリセ
ットが解除され、これ以降カウンタ317の分周動作が
実行される。即ち、カウンタ317のクロック端子CL
Kに入力されたアドレス一巡信号112の“1”から
“0”に変わる立下がり毎に、カウンタ317はカウン
トアップする。
【0038】カウンタ出力318、319及び、各々を
インバータ320、321で極性反転した出力を、図3
の如くANDゲート310、311、312、313で
構成したデコーダに入力する。この構成により、TFF
308のQ出力309が“1”の時、カウンタ317の
出力をデコードして“1”がアドレス一巡信号の立下が
り毎にシフトしていくような出力(110−1)〜(1
10−4)が得られる。
【0039】以上説明したように、図3に示す如き構成
を採る切り替え制御回路109により、図4に示すよう
に送出指示信号113の時刻taでの入力に同期して、
順次選択的に“1”となるスイッチ開閉制御信号(11
0−1)〜(110−4)が得られるので、本構成によ
って、図2の111a,111b,111c,111d
に示すブロックデータの選択出力動作が実現できる。
【0040】図3の切り替え制御回路109では更に、
信号(110−1)、(110−2)、(110−3)
をNORゲート322に入力し、この出力をANDゲー
ト301に入力する。これにより、信号(110−
1)、(110−2)、(110−3)のいずれか一つ
でも“1”であれば、たとえ信号113が“1”であっ
てもDFF302のD端子入力は“0”になるので、信
号(110−1)、(110−2)、(110−3)の
いずれかが“1”の期間、信号316が“1”になるこ
とは無く、カウンタ317はリセットされることがな
い。よって、カウンタ317は、送出指示信号113の
入力によって、一旦能動状態即ちカウント動作の開始状
態になると、カウント値が最終値(最大カウント値)に
なるまでは信号113による制御を受け付けない。
【0041】また、信号(110−4)が“1”の時、
インバータ314を介してANDゲート315に入力さ
れる(110−4)の極性反転信号によって、信号31
6が“1”になることを禁止される。よって、カウント
最終値の出力状態、即ち信号(110−4)が“1”の
状態において、送出指示信号113が“1”であれば、
DFF302のQ出力304、及びDFF305の−Q
出力306は、図4に破線で示す出力状態になるが、こ
こでは信号316は“0”を保つ。
【0042】TFF308は、信号306によって再度
プリセットされ、図4の309に破線で示す“1”のQ
出力を発生する。つまり、信号(110−4)が“1”
の時、図4の113に破線で示すように送出指示信号が
“1”であれば、これを連続的な送出指示とみなしてカ
ウント動作を中断すること無く続行させ、これにより
(110−1)〜(110−4)に繰返し“1”を出力
させることが出来る。
【0043】なお、(110−4)が“1”の時、送出
指示信号113が図4に実線で示すように“0”を保て
ば、(110−4)の立下がりでTFF308のQ出力
は“0”に変わり、選択出力の一巡動作が完了して、切
り替え制御回路109は、図4の時刻taよりも前の送
出指示待ちの状態に戻る。
【0044】ここで、送出指示信号113は、図示を省
略したマイクロコンピュータ等の電子回路で生成される
が、一回の送出指示を、所定の“1”レベルパルス幅を
持つパルス状の信号とすることにより、誤って連続送出
されることを回避できる。
【0045】あるいは、図4の信号304、あるいは3
06等を上記マイクロコンピュータに送り返して、切り
替え制御回路109の動作開始を伝送し、これによって
マイクロコンピュータは送出指示が単発であれば信号1
13を“0”に戻すような、いわゆる対話型の構成にし
てもよい。なおこの場合、連続して送出したい時には、
切り替え制御回路109が能動状態にあっても、その選
択出力の一連の動作になんら影響を与える恐れなく、自
由なタイミングで送出指示を発して、連続送出を実行さ
せることが出来る。
【0046】以上、図1の実施例の構成で、図2に示す
情報データの選択出力が実現できることを説明したが、
メモリブロックの個数、第二の出力線の系統数は説明例
の数に限定されるものではない。例えば、図1で回路ブ
ロック107を二個として、二系統の第二の出力線を設
けた装置としてもよいし、また、メモリブロックの分割
数を増加あるいは減少しても、これに合わせてスイッチ
108の設置数、及び切り替え制御回路109のカウン
タ317の分周数を適宜増減すれば、本発明の効果が容
易に得られる。
【0047】そこで、一連の情報データが、その記憶に
大容量のメモリを必要とする場合に、図1で一つのメモ
リブロックのメモリビット数を大きくすれば良いことは
当然であるが、あるいは、メモリブロックを増設する等
によっても対応できることは上記した説明から明らかで
ある。更に他の方法として、図1の構成を複数組設置し
て大容量データに対応することができる。図5は、この
ような場合の一実施例構成を示す回路図である。
【0048】図5は、図1に示したのと同一構成の回路
ブロックを501とするとき、その回路ブロック501
として、501A,501Bの二組設けてメモリブロッ
クを増設した場合の構成を示す実施例である。501
A,Bでは、図1に示す諸構成要素のうち、アドレス発
生回路102、及び切り替え制御回路109を含む単位
回路ブロック107、のみを特に取り出して図示し、他
の構成要素は図示を省略している。
【0049】図5のアドレス発生回路102において、
これを構成するカウンタを電気信号でカウント初期値に
リセット可能に構成し、装置電源供給開始時等に発生す
るリセット信号502により、501A,B双方のアド
レス発生回路102をリセットする。リセット信号50
2は、図3における信号303と同一のものであっても
良い。また、図1におけるのと同様の基準クロック10
3を、501A,B双方のアドレス発生回路102に共
通に入力する。この構成により、501Aのメモリブロ
ックと、501Bのメモリブロックは、同期して同時に
アクセスされることができる。
【0050】さらに図5の単位回路ブロック107にお
いては、これの構成要素である切り替え制御回路109
から、図3の503に示す信号を出力する構成とする。
信号503は、図4の(110−4)に示すように、単
位回路ブロック107による信号選択動作の一巡ごとに
発生するので、選択一巡信号と呼ぶことにする。
【0051】図5では、501Aの単位回路ブロック1
07a,107b,107c,107dから出力される
上記選択一巡信号503a,503b,503c,50
3dを501Bに導き、それぞれ501Bの単位回路ブ
ロック107a,107b,107c,107dの送出
指示信号113a,113b,113c,113dとし
て入力する。また、501Aの第二の出力線111a,
111b,111c,111dを、それぞれ501Bの
第二の出力線111a,111b,111c,111d
と共通に接続して、四系統の出力線504a,504
b,504c,504dとする。
【0052】図5の構成による装置動作を、図6の動作
タイミングチャートにより説明する。図6は、図5にお
ける各部信号のタイミングを示すチャートである。図
5,図6を参照する。
【0053】図示せざるユーザ側などから送られてくる
送出指示信号113aを、501Aの単位回路ブロック
107aに入力する。この107aは、図4での説明と
同様に動作し、出力(110−1)〜(110−4)を
発生する。またこれによって501Aからブロックデー
タBD1A,BD2A,BD3A,BD4Aが、第二の
出力線504aに、図6の504aで示すタイミング
で、選択出力される。
【0054】501Aの(110−4)は、選択一巡信
号503aとして501Bの単位回路ブロック107a
に導かれ、この107aは、503aを送出指示信号と
して動作する。よって501Aの動作に続いて、501
Bの出力(110−1)〜(110−4)が発生し、こ
れによって501BからのブロックデータBD1B,B
D2B,BD3B,BD4Bが、第二の出力線504a
に選択出力される。以上出力線504aの系列で説明し
たが、他の系列でも同様に、8ブロックから成る一連の
情報データの出力が可能である。
【0055】以上、図5では501の回路構成を二組使
用してメモリ容量を増加する例を示したが、501を更
に増設して、更にデータ量の多い情報に対応すること
も、上記したような選択一巡信号503の、次段単位回
路ブロック107への連鎖状の接続によって可能である
【0056】ところで図5の構成においては、図6の5
01Bが動作している期間、501Aからのデータ出力
は出来ない。よってこの期間、501Aからのデータ出
力動作は休止状態となる。そこで、出力線を更に増設し
て、この期間にもデータ出力を可能とし、装置の稼働率
を向上する実施例を図7に示す。
【0057】図7は、501の回路構成を、501A,
501B,501C,501Dの四組使用する実施例で
あり、単位回路ブロック107を、信号503が連鎖状
に接続する。図7では、107aの系統のみを図示する
が、省略した107b,107c,107dの系統も同
様に接続される。また、基準クロック103、リセット
信号502は、501A,501B,501C,501
Dのアドレス発生回路102に共通に入力される。
【0058】501A,501B,501C,501D
の各々の第二の出力線111aは、それぞれ信号分配回
路701A,701B,701C,701Dに入力され
る。701Aは、スイッチ(702−1)、(702−
2)、(702−3)、(702−4)と、分配制御回
路703で構成される。701B,701C,701D
の内部構成の図示は省略するが、701Aと同一の構成
を持つ。
【0059】701A,701B,701C,701D
で、各々4分配されてデータが出力される出力線(11
1a−1),(111a−2),(111a−3),
(111a−4)を、図7に図示のように共通に接続し
て、4系統の出力線(504a−1),(504a−
2),(504a−3),(504a−4)とする。
【0060】図8は、図7の分配制御回路703の具体
的構成例を示す回路図である。図8において、DFF8
01,802,803,804を直列に接続した、いわ
ゆるシフトレジスタで、分配制御回路703を構成す
る。
【0061】DFF801〜804の各々のQ出力を、
それぞれ図7のスイッチ(702−1)、(702−
2)、(702−3)、(702−4)の開閉制御信号
(805−1)、(805−2)、(805−3)、
(805−4)とする。DFF801〜804のクロッ
ク端子には、単位回路ブロック107の構成要素である
切り替え制御回路109から、図3に示す信号306を
導出し、図7に示すごとくして入力する。
【0062】また、DFF801,802,803のク
リア端子CLK、及びDFF804のプリセット端子P
REには、リセット信号502を入力し、装置電源の投
入時等に、信号(805−1)、(805−2)、(8
05−3)を“0”、(805−4)を“1”に設定可
能とする。
【0063】図9の動作タイミングチャートで、図7の
装置動作、及び図8の分配制御回路703の動作を説明
する。図9は、図7及び図8における各部信号のタイミ
ングを示すチャートである。
【0064】図9の113aに示すタイミングで、図7
の501Aの単位回路ブロック107aに、送出指示信
号113aが入力されると、501Aの107aから、
図9の306Aに示すタイミングで“0”となる信号3
06が得られる。ここで、113aは、図9の実線で示
すように、“1”が繰返し入力されるか、あるいは、破
線で示すように“1”を保持することによって、図4で
説明した連続送出を指示している。
【0065】よって、501Aの107aは、連続して
情報データ信号の選択出力動作を繰返し、306Aは、
図4の306に詳細に示すように、501Aの107a
による信号選択動作の一巡ごとに、その一巡の選択動作
の開始タイミングで“0”を発生する。
【0066】このとき、上記306Aが入力された信号
分配回路701Aの分配制御回路703から、図9の
(805−1A),(805−2A),(805−3
A),(805−4A)に示すタイミングで“1”が発
生し、この“1”によってスイッチ(702−1)、
(702−2)、(702−3)、(702−4)が順
次選択的に閉路されて、信号分配回路701Aの出力線
(111a−1),(111a−2),(111a−
3),(111a−4)に順次501Aから読みだされ
た情報データを出力する。
【0067】よって、上記出力線(111a−1)、
(111a−2)、(111a−3)、(111a−
4)が各々接続された出力線(504a−1),(50
4a−2),(504a−3),(504a−4)か
ら、図9に同一番号を付して示したタイミングで、Aを
付して示す501Aの四つのブロックデータが出力線を
切り替えて連続的に出力される。なお、図9では、ブロ
ックデータのブロック番号付けは省略したが、図6の5
04aに示すように、規定の順序で配列していることは
言うまでもない。
【0068】501B,501C,501Dの107a
は、それぞれ501Aの107aの選択動作の一巡後、
二巡後、三巡後に動作を開始する。図9には、一巡後に
動作開始する501Bの107aから出力される信号3
06の発生タイミングを306Bで示す。また、306
Bが入力される信号分配回路701Bの図示を省略した
分配制御回路703から出力されるスイッチ開閉制御信
号(805−1)、(805−2)の発生タイミング
を、(805−1B),(805−2B)で示す。
【0069】以下、(805−1A),(805−2
A),(805−3A),(805−4A)が、上記し
た動作開始タイミングの遅れ分だけ、図9の右方向にず
れた形で701B,701C,701Dがスイッチ開閉
制御信号を発生し、4系統の出力線(504a−1)、
(504a−2)、(504a−3)、(504a−
4)に、図9のように配列したブロックデータが出力さ
れる。
【0070】これから分かるように、図7の実施例で
は、501を4段接続してデータ量の増加をはかると共
に、4相に分配して出力可能な信号分配回路を備えたの
で、501の各段から休止すること無く、連続的に情報
データを出力することが出来る。
【0071】図7では、単位回路107aの系列のみに
信号分配回路701を設置した例を示したが、107
b,107c,107dの系列にも同様に、信号分配回
路701を配置すれば、図7の501の4段構成の場
合、最大16系統の出力線から、各々1ブロックデータ
ずつ、出力タイミングのずれた一連の情報データが出力
可能であり、各メモリブロックから、休止すること無く
連続的に情報データを出力することができるので、装置
の稼働率が向上する。
【0072】図10は、本発明の更に別の実施例として
のデータ送出装置の構成を示す回路図である。同図にお
いて、アドレス発生回路102と、複数個のメモリブロ
ック(図10の例ではMB1〜4の4ブロック)からな
る半導体メモリ101は、図1の実施例におけるのと同
様に、アドレス信号104で接続される。図10の実施
例では、各メモリブロックの第一の出力線を共通に接続
し、一系統の第一の出力線105とする。
【0073】図10において、出力線105を、信号分
配スイッチ(1001−1)〜(1001−4)に接続
する。ここで、各々のメモリブロックは、市販の半導体
メモリLSIあるいは前記したメモリカードで構成でき
るが、これらの公知の半導体メモリデバイスは、電気信
号を与えることによって、そのデバイスの動作の能動/
非能動を切り替えることが出来るように構成されてい
る。
【0074】一般にこの電気信号、それが入力されるデ
バイスの入力端子、及びそれによって実行される機能
を、メモリLSIでは、それぞれチップイネーブル信
号、同名称端子、及び同名称機能と呼び、メモリカード
では、カードイネーブル信号、同名称端子、及び同名称
機能と呼ぶ。
【0075】上記信号の持つ二値の論理レベルの内のあ
る一方で、動作の能動が指示され、他の論理レベルで非
能動が指示されるが、非能動が指示された時、半導体デ
バイス内のアドレスデータ入力部に配置されたアドレス
デコーダ回路の動作が停止制御され、また同時に、デバ
イス内のデータ出力部に配置された増幅回路も非能動化
されて、デバイスに供給される動作電流が能動時に比べ
て小さくて済むように構成されている。
【0076】また、更にこの時、デバイスのデータ出力
線は開放(ハイ出力インピーダンス)状態に制御され
る。よって図10のように、メモリブロックのデータ出
力線を共通に接続しても、各々のブロックを時分割で選
択的に一ブロックずつ能動化するかぎりは、複数の出力
線が同時に活線化するいわゆる出力ショートの事態は発
生しない。
【0077】そこで、図10では、メモリブロックイネ
ーブル信号MBE1〜MBE4を、メモリブロックMB
1〜MB4を構成する半導体メモリデバイスの、イネー
ブル端子に供給することによって、各々のメモリブロッ
クを時分割動作させ、一系統の第一の出力線105に、
それぞれのメモリブロックからのブロックデータを時分
割多重で読みだし、更に信号分配スイッチ(1001−
1)〜(1001−4)によって、上記多重されたブロ
ックデータを選択的に分配して、四系統の第二の信号出
力線111a,111b,111c,111dの各々
に、それぞれブロック番号の順番で出力するように構成
する。以下、この動作を詳述する。
【0078】切り替え制御回路1002は、図1、ある
いは図3の109と同一の論理回路で構成される。切り
替え制御回路1002への二つの入力信号のうち、アド
レス一巡信号112は、前記109の場合と同様に入力
される。もう一方の入力信号として、図1の場合には、
個々の第二の出力線へのデータ出力を指示する送出指示
信号113を入力したが、図10の切り替え制御回路1
002では、複数系統の第二の出力線の内の一つでもデ
ータ出力する場合に、これを指示するような装置出力イ
ネーブル信号1003を、上記信号113に代えて入力
する。
【0079】図11の動作タイミングチャートで、切り
替え制御回路1002の動作を説明する。図11は、図
11は、図10の回路における各部信号のタイミングを
示すチャートである。図10及び図11を参照する。
【0080】装置出力イネーブル信号1003が“1”
の時、切り替え制御回路1002のカウンタ317が動
作してアドレス一巡信号112をカウントし、スイッチ
開閉制御信号(110−1)〜(110−4)が発生す
る。(110−1)〜(110−4)はスイッチ(10
01−1)〜(1001−4)に入力されて、これを開
閉させと共に、また、メモリブロック(MB)選択回路
1004a,1004b,1004c,1004dにも
入力される。
【0081】図10では、四系統の第二の出力線111
a,111b,111c,111dの各々へのデータ出
力を指示する送出指示信号、それぞれ113a,113
b,113c,113dを、MB選択回路1004a,
1004b,1004c,1004dに入力する。
【0082】図12は、図10におけるMB選択回路1
004の構成例を示すブロック図である。MB選択回路
1004は、図3におけるのと同一構成の回路ブロック
109と、ANDゲート(1201−1)〜(1201
−4)で構成される。図12の109には、図3におけ
るのと同様、送出指示信号113が入力される。また、
図3の信号112に代えて、上記した切り替え制御回路
1002からの信号110が入力される。図3の109
からの出力信号(110−1)〜(110−4)を、図
12では区別のため ’を付して(110’−1)〜
(110’−4)で示し、この信号と入力信号110と
を、ANDゲート(1201−1)〜(1201−4)
に入力して、選択信号(1202−1)〜(1202−
4)を生成する。
【0083】図10では、4個のMB選択回路1004
a,1004b,1004c,1004dの各々から1
本ずつ出力される計4本の選択信号(1202−1)
を、ORゲート(1005−1)に入力し、メモリブロ
ックイネーブル信号MBE1を得る。同様にして、(1
202−2)からMBE2を、(1202−3)からM
BE3を、(1202−4)からMBE4を生成する。
【0084】図10の装置動作を、図11のタイミング
図で説明する。図11は、図10の回路における各部信
号のタイミングを示すチャートである。図10及び図1
1を参照する。
【0085】送出指示信号113aが、時刻t1で
“1”に変わって、出力線111aへのデータ出力を指
示すると、MB選択回路1004aのカウンタ317が
信号(110−1)をカウントして、図12の信号(1
10’−1)〜(110’−4)として、図11に同一
番号を付して示す信号が発生する。信号(110−1)
と、信号(110’−1)〜(110’−4)とから、
MB選択回路1004aの選択信号出力として、図11
の(1202−1)〜(1202−4)に示すタイミン
グでハイフン番号の順に“1”に変わる信号が得られ
る。
【0086】信号(1202−1)、(1202−
2)、(1202−3)、(1202−4)は、ORゲ
ート(1005−1)〜(1005−4)を介して、そ
れぞれMBE1、MBE2、MBE3、MBE4とし
て、メモリブロックMB1、MB2、MB3、MB4に
供給される。
【0087】信号(1202−1)、(1202−
2)、(1202−3)、(1202−4)の各々の
“1”のタイミングで、メモリブロックを能動化し、そ
れぞれMB1からのブロックデータ、MB2からのブロ
ックデータ、MB3からのブロックデータ、MB4から
のブロックデータを第一の出力線105に読みだす。こ
れと同じタイミングで、信号(110−1)の“1”に
よって閉路されたスイッチ(1001−1)を介して、
第二の出力線111aにブロックデータが出力される。
【0088】図11の111aには、同一番号の出力線
に伝送されるブロックデータの出力タイミングを模式的
に示す。ここでは、MB1、MB2、MB3、MB4か
らのブロックデータをそれぞれ1、2、3、4の番号を
付して示す。図示のように、ブロックデータがブロック
番号順に読みだされる。
【0089】MB選択回路1004b,1004c,1
004dも上記した1004aと同様に動作する。図1
1の111b,111c,111dに、時刻t2,t
3,t4に、それぞれ送出指示信号113b,113
c,113dにより、上記MB選択回路に対して送出が
指示された場合のブロックデータの出力タイミングを示
す。
【0090】図示のように、4系統の第二の出力線に、
それぞれ所定のブロックの順番でデータが出力される。
なお、一連のブロックデータ1、2、3、4の送出開始
タイミングは、図11の111a,111b,111
c,111dに示すタイミングに限定されるものではな
く、例えば送出指示信号113bによる送出指示が、図
11の時刻t2ではなく、時刻t5に為された場合に
は、図10の出力線111bには、図11の111bに
示すものに代わって、111b’に示すタイミングでブ
ロックデータが出力される。
【0091】なお、装置出力イネーブル信号1003
は、図10の装置動作電源の供給開始にともなって
“1”になり、装置動作電源の供給停止にともなって
“0”になるようにしても良い。また、先述したよう
に、複数系統の第二の出力線のいずれか一つにデータを
出力するタイミングで“1”とし、すべての第二の出力
線でデータ出力が終了したときに“0”となるようにし
ても良い。
【0092】後者のためには、図12で、信号(120
2−4)と、図3で説明した信号306とを、ペアでカ
ウンタ動作信号1203として、図示を省略したが装置
出力イネーブル信号1003あるいは送出指示信号11
3を発生するために使用されるマイクロコンピュータ等
に伝送すれば、信号1203からMB選択回路1004
a,1004b,1004c,1004dのすべてで、
選択動作が終了したことを検知でき、装置出力イネーブ
ル信号1003を“0”として、これ以降の切り替え制
御回路1002のカウント動作を停止させることが出来
る。
【0093】図11には、111dのブロックデータ4
の出力が送出指示された最終のデータ出力タイミングで
あったときの装置出力イネーブル信号1003が“0”
に変わる様子を破線で示す。図示を省略したが、111
dのブロックデータ4のタイミングで“1”となるMB
選択回路1004dの出力信号(1204−4)を受け
て、信号1003が“0”に変わると、これにより切り
替え制御回路1002は動作を停止するので、図11の
信号(110−1)、(110−2)は破線で示すよう
に“0”を保ち、装置は図11の左端のタイミングに示
す状態になる。
【0094】
【発明の効果】以上説明したように、本発明によれば、
一連の情報データを記憶した一組の半導体メモリから、
複数のデータ出力線に、これと同数のそれぞれ異なる送
出開始タイミングで、かつ、所定のデータ順序に上記メ
モリに記憶された情報データを並行的に送出することが
出来るので、多数の外部機器に向けて、上記一連のデー
タを送出するような場合に、短時間でこれを実行でき、
装置の運用効率向上に効果大である。
【図面の簡単な説明】
【図1】本発明の一実施例としてのデータ送出装置の構
成を示す回路図である。
【図2】図1の回路における各部信号の動作タイミング
を示すタイミングチャートである。
【図3】図1の切り替え制御回路109の一具体例を示
す構成図である。
【図4】図3の回路における各部信号の動作タイミング
を示すタイミングチャートである。
【図5】データ送出装置の送出データ量を増加する場合
の本発明の一実施例の構成を示すブロック図である。
【図6】図5の回路における各部信号の動作タイミング
を示すタイミングチャートである。
【図7】データ送出装置の送出データ量及び出力線数を
増加する場合の本発明の一実施例の構成を示す回路図で
ある。
【図8】図7の分配制御回路703の一具体例を示す構
成図である。
【図9】図7及び図8の回路における各部信号の動作タ
イミングを示すタイミングチャートである。
【図10】本発明の他の実施例としてのデータ送出装置
の構成を示す回路図である。
【図11】図10の回路における各部信号の動作タイミ
ングを示すタイミングチャートである。
【図12】図10のMB選択回路1004の一具体例を
示す構成図である。
【符号の説明】
101;半導体メモリ、102;アドレス発生回路、1
05;第一のデータ出力線、106;データ選択出力回
路、111;第二のデータ出力線、109,1002;
切り替え制御回路、108、1001;スイッチ

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 開始位置から終了位置までその時系列的
    な順序に意味のある一連の情報データを、時系列的順序
    に従って、複数のブロックに分け、その各々のブロック
    情報データを、それぞれ対応的に記憶する同じ複数個の
    メモリブロックから成る半導体メモリと、 前記複数個のメモリブロックの各々から、それぞれのメ
    モリブロック単位での時系列的順序に従って、同時並行
    的に記憶内容を読み出して、それぞれのメモリブロック
    の出力線上に出力させる同時並行読み出し手段と、 前記複数個のメモリブロックのそれぞれの出力線上に、
    前記同時並行読み出し手段により、読み出されて出力さ
    れている時系列的情報データを、その取込みに際し切替
    手段により前記出力線を順次切り替えることにより、そ
    の時系列的な順序に意味のある前記一連の情報データと
    して、直列に取り込んで送出する取込み送出手段と、 から成ることを特徴とするデータ送出装置。
  2. 【請求項2】 開始位置から終了位置までその時系列的
    な順序に意味のある一連の情報データを、時系列的順序
    に従って、複数のブロックに分け、その各々のブロック
    情報データを、それぞれ対応的に記憶する同じ複数個の
    メモリブロックから成る半導体メモリと、 前記複数個のメモリブロックの各々から、それぞれのメ
    モリブロック単位での時系列的順序に従って、同時並行
    的に記憶内容を読み出して、それぞれのメモリブロック
    の出力線上に出力させる同時並行読み出し手段と、 前記複数個のメモリブロックのそれぞれの出力線上に、
    前記同時並行読み出し手段により、読み出されて出力さ
    れている時系列的情報データを、その取込みに際し切替
    手段により前記出力線を順次切り替えることにより、そ
    の時系列的な順序に意味のある前記一連の情報データと
    して、直列に取り込んで送出する取込み送出手段と、か
    ら成り、 かつ、一つの前記同時並行読み出し手段に対して、複数
    個の前記取込み送出手段を並列に接続しておき、各取込
    み送出手段毎の前記切替手段の切り替え開始タイミング
    を各々互いに相異なるタイミングに設定可能として、複
    数個ある前記取込み送出手段のどれからも、設定された
    相異なるタイミングで、前記一連の情報データを、常に
    その開始位置から取込み送出可能にしたことを特徴とす
    るデータ送出装置。
  3. 【請求項3】 請求項1又は2に記載のデータ送出装置
    において、前記同時並行読み出し手段は、前記複数個の
    メモリブロックの各々から、それぞれのメモリブロック
    単位での時系列的順序に従って、記憶内容を読み出す
    際、時分割的に各メモリブロックから読み出して、前記
    複数個のメモリブロックの全部に共通の出力線上に多重
    して出力させる時分割多重手段から成り、 前記取込み送出手段は、前記共通の出力線上に時分割多
    重されている、それぞれのメモリブロック毎の時系列的
    情報データの取込みに際し、その取込みタイミングを、
    切替手段により、メモリブロック別に切り替え指定する
    ことにより、その時系列的な順序に意味のある前記一連
    の情報データとして、直列に取り込んで送出する手段か
    ら成ることを特徴とするデータ送出装置。
  4. 【請求項4】 請求項1,2又は3に記載のデータ送出
    装置において、前記同時並行読み出し手段は、前記メモ
    リブロックの複数個に対して共通化された読み出しアド
    レス発生手段を含むことを特徴とするデータ送出装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008210380A (ja) * 2007-02-02 2008-09-11 Semiconductor Energy Lab Co Ltd 無線システム、並びに半導体装置及び通信装置

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JP2008210380A (ja) * 2007-02-02 2008-09-11 Semiconductor Energy Lab Co Ltd 無線システム、並びに半導体装置及び通信装置

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