JPH06332794A - データ送出装置 - Google Patents

Abstract

(57)【要約】 【目的】 情報記憶装置の複数の出力線から、それぞれ
異なるタイミングで、同時並行的に同じ記憶データ（音
声、映像、ソフトウエア等）の同一順序での送出が可能
な装置で、装置稼働率の高い装置を提供する。 【構成】 一連の情報データをメモリブロックＭＢ１〜
４に分割して記憶した半導体メモリ１０１から、アドレ
ス発生回路１０２により、複数のブロックの記憶データ
を多重して第一の出力線１０５に読みだし、情報を求め
るユーザからの送出指示信号１１３により動作開始する
切替制御回路１０９により、スイッチ１０８を開閉制御
して、多重して読みだされた各ＭＢからの情報データを
同一順序に選択して第二の出力線１１１に送出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時系列的順序に意味の
ある一連の情報データ、例えば一連の音声情報や画像情
報（テレビの放送番組とかビデオソフト等）、コンピュ
ータプログラムやデータ、或いはハードディスクやフロ
ッピーディスクやＲＯＭ等に記憶して使用されるコント
ロール情報、数値情報、文字情報など、様々な種類の、
時系列的順序に意味のある一連の情報データを、記憶装
置に蓄えておき、これらの情報データを記憶装置から受
信して聴視、或いは利用したいという需要家（ユーザ）
があれば、その要求に応じて記憶装置から該当する情報
を取り出し、例えば電話回線の如き回線を介して、その
ユーザの聴視機器、或いは利用機器に向け送出するとい
う、データ送出装置に関するものである。

【０００２】

【従来の技術】従来、記憶装置として半導体メモリでは
なく、いわゆる磁気ディスクあるいは光ディスク等の高
速に回転する円盤状のデータ記憶媒体を用い、情報の需
要先であるホスト機器に向けて、該記憶媒体から読み出
した情報データを送出する装置が知られているが、この
種ディスク装置においては、ディスク回転機構、データ
読み取りのためのピックアップヘッド機構等の精密な機
構部が必要であり、特に装置の震動に対する信頼性が低
い、あるいは、保守点検の必要頻度が高く厄介である等
の問題があった。

【０００３】このため、近年、データ記憶媒体に半導体
メモリを用い、ディスク装置にまつわる上記問題を回避
するようにした装置が提供され始めており、例えば半導
体メモリに情報データを記憶し、ホスト機器からの要求
に応じて該情報データを送出できる装置として、日本電
子工業振興協会(Japan Electronic Industry Developm
ennt Association：略称JEIDA)から１９９１年９月に発
行された“IC MEMORYCARD GUIDELINES Ver.4.1"に記載
された仕様に基づく、パーソナルコンピュータ用メモリ
カードなど、が知られている。

【０００４】

【発明が解決しようとする課題】ところで、上記の如き
データ送出装置として、一セットの情報記憶装置を中央
に用意し、複数のユーザからの要求に応えて、それぞれ
のユーザ機器に向けて同じ情報データを送出することが
必要な場合が考えられる。例えば、或る一人のユーザか
らの要求で、そのユーザの機器に向けて情報データの送
出中に、別のユーザから同じ情報データの送出を求める
要求が発生したとする。

【０００５】このとき、最初の一人のユーザに対するそ
の情報データの送出を終了してからでないと、次のユー
ザに対する情報データの送出を、当該データの最初から
は送出できないというのでは（最初の一人のユーザに対
して送出中の情報データを並列に次のユーザに対しても
送出したのでは、情報データの途中からの送出というこ
とになり、不都合である）、次のユーザに対する情報デ
ータの送出までに要する待ち時間が、極めて長くなって
しまい、極めて不都合である。例えば、情報データがビ
デオソフトの如き、データ量の多いものである場合な
ど、その典型的例である。

【０００６】そこで、中央の情報記憶装置からのユーザ
への情報データ送出をマルチチャンネル化し、あるチャ
ンネルを使って或るユーザへデータを送出中であって
も、他の別のチャンネルを使って、それとは独立に、別
のユーザに対して、情報データをその最初から送出可能
にすることが考えられる。そしてこのとき、ユーザ側の
機器では、送出されてきた情報データを、カセットテー
プ等に記録する場合も想定されるが、このとき、ユーザ
機器では、記憶媒体に対する高速なランダムアクセス記
録の実行は一般に困難であり、ユーザに向けて送出され
る情報データは、どのチャンネルからのものでも同一の
時系列順序で送出されるのが望ましい。

【０００７】このような情報記憶装置出力のマルチチャ
ンネル化を、ディスク装置で実現する場合、ディスクに
対するピックアップヘッドを複数個設けることが必要と
なり、ディスク装置の信頼性、保守性などの面で、機構
上から問題が起きることになる。また、半導体メモリを
情報記憶に用いる前記メモリカードでは、前記文献の５
１〜５２頁に記載のように、一系統のデータ出力を有す
るのみで、上記の如きマルチチャンネル出力機能は持っ
ていないので、これ（つまり従来のメモリカード）によ
っては問題の解決ができない。

【０００８】本発明の目的は、上述の如き従来の技術的
問題点を解決して、中央の情報記憶装置から複数のユー
ザへ、各ユーザの要求するそれぞれ任意のタイミング
で、同じ一連の情報データを同一の時系列順序で送出す
ることができ、しかもその際、機構上からくる信頼性、
保守性などの面での問題点を有しない、マルチチャンネ
ル化されたデータ送出装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的達成のため、本
発明では、開始位置から終了位置までその時系列的な順
序に意味のある一連の情報データを、時系列的順序に従
って、複数のブロックに分け、その各々のブロック情報
データを、それぞれ対応的に記憶する同じ複数個のメモ
リブロックから成る半導体メモリと、

【００１０】前記複数個のメモリブロックの各々から、
それぞれのメモリブロック単位での時系列的順序に従っ
て、同時並行的に記憶内容を読み出して、それぞれのメ
モリブロックの出力線上に出力させる同時並行読み出し
手段と、

【００１１】前記複数個のメモリブロックのそれぞれの
出力線上に、前記同時並行読み出し手段により、読み出
されて出力されている時系列的情報データを、その取込
みに際し切替手段により前記出力線を順次切り替えるこ
とにより、その時系列的な順序に意味のある前記一連の
情報データとして、直列に取り込んで送出する取込み送
出手段と、によりデータ送出装置を構成した。

【００１２】

【作用】同時並行読み出し手段は、複数個のメモリブロ
ックを同時、並行的に走査して読み出し、各メモリブロ
ックごとに一系統ずつ配置されたそれぞれのデータ出力
線上に出力させる。次に取込み送出手段は、それぞれの
データ出力線上に出力されている情報データを、切替手
段により一定の順序で、各出力線を切り替えることによ
り、一連の直列な情報データとして取込み、ユーザ側に
向けて送出する。

【００１３】あるいは同時並行読み出し手段は、複数個
のメモリブロックを同時、並行的に走査して読み出し、
メモリブロックの複数個に共通に設けられている一系統
の出力線上に、各メモリブロック毎の読み出し出力を時
分割多重して出力してもよい。このときは、取込み送出
手段は、その一系統の出力線上に出力されている時分割
多重出力を、切替手段によりメモリブロック別に切り替
え指定して一連の直列な情報データとして取込み、ユー
ザ側に向けて送出する。

【００１４】また、一つの同時並行読み出し手段に対し
て、複数個の取込み送出手段を並列に接続しておけば、
各取込み送出手段毎に切替手段の切り替え開始タイミン
グを、各々互いに相異なるタイミングに設定可能として
おくことにより、複数個ある該取込み送出手段のどれか
らも、設定された相異なるタイミングで、一連の情報デ
ータを、常にその開始位置から取込み、それぞれのユー
ザに向けて、送出することができる。

【００１５】

【実施例】図１は、本発明の一実施例としてのデータ送
出装置を示す回路図である。同図において、１０１は半
導体メモリであって、この例では四つのメモリブロック
ＭＢ１〜ＭＢ４から成るものとして示してある。各々の
メモリブロックは、例えば公知の半導体メモリＩＣを一
個あるいは複数個用いて構成できる。

【００１６】１０２は読み出しアドレス発生回路（デー
タ読みだし回路を構成する読み出しアドレス発生回路）
であり、ディジタル回路技術分野で公知のカウンタ回路
で実現され、図示を省略した基準クロック発生回路から
の基準クロック１０３を分周して、クロックパルスの入
力ごとに更新されるアドレス信号１０４を発生する。ア
ドレス信号１０４は、四つのメモリブロックＭＢ１〜Ｍ
Ｂ４に共通に入力される。

【００１７】図示を省略したが、半導体メモリ応用技術
分野で公知の制御手法、例えば半導体メモリＩＣへのア
ウトプットイネーブル信号の入力等、によってデータ読
みだしモードに設定された半導体メモリ１０１では、ア
ドレス信号１０４で指示された各メモリブロックのメモ
リ番地のメモリセルから、そこに記憶されていたデータ
を読みだし、メモリブロックＭＢ１〜ＭＢ４の各々ごと
に設けた第一の出力線（１０５−１）、（１０５−
２）、（１０５−３）、（１０５−４）にそれぞれ出力
する。

【００１８】なお、上記第一の出力線（１０５−１）
は、例えば１ワード８ビット構成の半導体メモリＩＣを
メモリブロックＭＢ１に用いた場合、一系統あたり８本
の信号線で構成され、一つのアドレス番地で指定される
８個のメモリセルから８ビットのディジタルデータを出
力するものである。他の出力線についても全く同様であ
る。

【００１９】以上の構成により、メモリブロックＭＢ１
〜ＭＢ４は、共通のアドレス信号１０４によって同期並
行駆動され、上記四つのメモリブロックＭＢ１〜ＭＢ４
に記憶されていた四つのブロックデータが、出力線（１
０５−１）〜（１０５−４）に並列に読みだされる。

【００２０】１０６はデータ選択出力回路であり、同一
構成の回路ブロック１０７を、図１の例では、１０７
ａ，１０７ｂ，１０７ｃ，１０７ｄの四組備える。回路
ブロック１０７は、スイッチ１０８を、（１０８−１）
〜（１０８−４）の四個備え、切り替え制御回路１０９
からのスイッチ開閉制御信号１１０によって、順次選択
的に閉路されるスイッチ（１０８−１）〜（１０８−
４）を介して、第一の出力線（１０５−１）〜（１０５
−４）に出力されたブロックデータを、一ブロックずつ
選択して、第二の出力線１１１ａ，１１１ｂ，１１１
ｃ，１１１ｄにそれぞれ直列に出力する。

【００２１】即ち、メモリブロックＭＢ１〜ＭＢ４に、
４個のブロックデータとして分けて記憶されている一連
のデータを、第二の出力線１１１ａ（この先に、ユーザ
機器が接続されている）に直列に読み出すときは、アド
レス信号１０４によってメモリブロックＭＢ１からデー
タが読み出されているときスイッチ（１０８−１）を閉
じて、読み出しデータを第二の出力線１１１ａに導き、
メモリブロックＭＢ１からデータを読み出し終えたら、
次にスイッチ（１０８−１）は開き、スイッチ（１０８
−２）を閉じて、アドレス信号１０４によってメモリブ
ロックＭＢ２から読み出されているデータを第二の出力
線１１１ａに導く。

【００２２】以下、同様にしてメモリブロックＭＢ４ま
で読み出すことにより、第二の出力線１１１ａに、メモ
リブロックＭＢ１〜ＭＢ４に４個のブロックデータとし
て分けて記憶されている一連のデータを、直列に読み出
すことができる。つまり以上のように切り替え制御回路
１０９によってスイッチ（１０８−１）〜（１０８−
４）の切り替え制御を行うわけである。

【００２３】回路ブロック１０７ａ〜１０７ｄは、それ
ぞれ独立であるから、ユーザからデータ送出指示が１１
３ａ〜１１３ｄの如く入力されれば、それに応じて切り
替え制御回路１０９における切り替え制御を、アドレス
発生回路１０２からのアドレス発生タイミングに同期し
て、実行することにより、各自のユーザに対して、何時
からのタイミングでも、メモリブロックＭＢ１〜ＭＢ４
に分けて記憶されている一連のデータを、最初から直列
に送出することができるわけである。

【００２４】図２は、図１の実施例において、回路ブロ
ック１０７によるデータ選択出力動作（つまりメモリブ
ロックＭＢ１〜ＭＢ４に分けて記憶されている一連のデ
ータを、その最初から読み出して出力線１１１に直列に
出力する動作）時の各部信号の動作タイミングを示すタ
イミングチャートである。

【００２５】以下、図１，図２を参照して、回路ブロッ
ク１０７によるデータ選択出力動作を説明する。図２に
おいて、（１０５−１）〜（１０５−４）には、図１に
おける同番号の第一の出力線へのブロックデータの出力
タイミングを示す。ここで、メモリブロックＭＢ１，
２，３，４の各々から読みだされるデータを、それぞれ
ブロックデータＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４で示
す。

【００２６】ブロックデータＢＤ１，ＢＤ２，ＢＤ３，
ＢＤ４は、それぞれ単位時間Ｔの周期で、繰返し出力さ
れる。図２の１０４には、上記一周期期間に出力される
アドレス信号のタイミングを拡大して示す。ｎ分周カウ
ンタで構成した図１のアドレス発生回路１０２から、一
周期Ｔに、０から（ｎ−１）までの番号付けされたメモ
リ番地を指示するアドレス信号が発生する。このアドレ
ス信号の発生タイミングに同期して、指示されたメモリ
番地から情報データ（つまりブロックデータ）が読みだ
される。

【００２７】アドレス発生回路１０２には、ディジタル
回路技術分野で公知のデコーダ回路を併置し、アドレス
信号１０４をデコードして、上記周期すなわちアドレス
番号の一巡ごとに発生するアドレス一巡信号１１２を出
力させる。図２の１１２には、アドレス信号１０４が
（ｎ−１）の時に、アドレス一巡信号１１２を発生させ
る例を示す。

【００２８】図１の切り替え制御回路１０９は、図示せ
ざるユーザ側などから発せられる送出指示信号１１３ａ
の入力によって能動化され、アドレス一巡信号１１２を
カウントして開閉制御信号１１０を発生し、スイッチ
（１０８−１）、（１０８−２）、（１０８−３）、
（１０８−４）を順次閉路する。図２の１１１ａには、
このようにして、図１の出力線１１１ａ上に、ブロック
データがスイッチ１０８で選択されて出力されるタイミ
ングを示す。ｔ１は送出指示信号１１３ａの切り替え制
御回路１０９への入力時刻を示す。

【００２９】図２の１１１ｂ，１１１ｃ，１１１ｄに
は、上記出力線１１１ａへの出力と同様にして、それぞ
れ時刻ｔ２，ｔ３，ｔ４に入力された送出指示信号１１
３ｂ，１１３ｃ，１１３ｄに応動して、出力線１１１
ｂ，１１１ｃ，１１１ｄにそれぞれ出力されるブロック
データの出力タイミングを示す。ＢＤ１，ＢＤ２，ＢＤ
３，ＢＤ４からなる一連の情報データが、単位時間Ｔ間
隔の四相で出力でき、送出指示信号の入力時点から送出
開始までの待ち時間がＴ以下という短いものであって、
しかも同一のデータ配列順序（時系列的順序）で送出さ
れることが分かるであろう。

【００３０】図３は、図１における切り替え制御回路１
０９の一具体例を示す回路図である。また、図４は、図
３の回路における各部の動作タイミングを示すタイミン
グチャートである。図３及び図４を参照して、切り替え
制御回路１０９の回路動作を説明する。

【００３１】図示せざるユーザなどから発せられる送出
指示信号１１３は、ＡＮＤゲート３０１を介して、Ｄタ
イプフリップフロップ（ＤＦＦ）３０２のＤ端子に入力
される。アドレス一巡信号１１２は、ＤＦＦ３０２のク
ロック端子ＣＬＫに入力される。なお、ＤＦＦ３０２
は、この種ディジタル回路で公知の手法である初期リセ
ット動作により、例えば装置電源の投入時短期間だけ発
生するリセット信号３０３（図４では図示を省略）をク
リア端子ＣＬＲに入力することによって、Ｑ出力３０４
は論理レベルの“０”（以下、論理レベルを“０”、
“１”で示す）に初期リセットされる。

【００３２】時刻ｔａで、信号１１３が送出を指示する
（“１”になる）と、Ｑ出力３０４は、信号１１２の立
上り（“０”から“１”にレベルが変わる）タイミング
で“１”に変わる。Ｑ出力３０４は、ＤＦＦ３０５のＤ
端子に入力される。

【００３３】ＤＦＦ３０５は、クリア端子ＣＬＲに入力
した前記と同一のリセット信号３０３により、その−Ｑ
出力（Ｑの反転を意味する出力を、ここでは−Ｑと表現
する）３０６が“１”に初期リセットされている。ま
た、クロック端子ＣＬＫには、インバータ３０７を介し
て、アドレス一巡信号１１２が入力される。この構成に
より、Ｑ出力３０４が“１”に変わった直後のアドレス
一巡信号１１２の立下がり（“１”から“０”にレベル
が変わる）タイミングで、−Ｑ出力３０６は“０”に変
わる。−Ｑ出力３０６は、Ｔタイプフリップフロップ
（ＴＦＦ）３０８のプリセット端子ＰＲＥに入力され
る。

【００３４】ＴＦＦ３０８は、クリア端子ＣＬＲに入力
したリセット信号３０３により、そのＱ出力３０９が
“０”に初期リセットされており、上記−Ｑ出力３０６
が図４の上記説明したタイミングで“０”に変わるより
も前の期間においては、Ｑ出力３０９が“０”の状態を
保つ。よってこの期間、Ｑ出力３０９が共通に入力され
たＡＮＤゲート３１０、３１１、３１２、３１３の各々
の出力（１１０−４）、（１１０−３）、（１１０−
２）、（１１０−１）は“０”となる。これらの出力
は、図１の開閉制御信号１１０として、（１１０−
１）、（１１０−２）、（１１０−３）、（１１０−
４）が、各々スイッチ（１０８−１）、（１０８−
２）、（１０８−３）、（１０８−４）を、その“０”
で開路、“１”で閉路するように制御する。

【００３５】ＡＮＤゲート３１０の出力（１１０−４）
はまた、インバータ３１４を介してＡＮＤゲート３１５
に入力される。ＡＮＤゲート３１５には更に、ＤＦＦ３
０２のＱ出力３０４とＤＦＦ３０５の−Ｑ出力３０６と
が入力される。

【００３６】この構成により、ＡＮＤゲート３１５の出
力３１６として、図４の３１６に示すタイミングで
“１”となるパルス状の信号が発生する。信号３１６を
ディジタル回路技術分野で公知の四分周カウンタ３１７
のクリア端子ＣＬＲに入力し、信号３１６の“１”でカ
ウンタ３１７をリセットして、２ビットのカウンタ出力
３１８、３１９を共に“０”とする。なお、この時点よ
り前の図４の３１８、３１９の破線で示す部分は、３１
８、３１９が“０”であるか“１”であるか不定である
ことを示す。

【００３７】ここでＤＦＦ３０５の−Ｑ出力３０６が
“０”になると、ＴＦＦ３０８がプリセットされて、Ｑ
出力３０９は“１”に変わる。また、ＡＮＤゲート３１
５の出力３１６が“０”に戻ってカウンタ３１７のリセ
ットが解除され、これ以降カウンタ３１７の分周動作が
実行される。即ち、カウンタ３１７のクロック端子ＣＬ
Ｋに入力されたアドレス一巡信号１１２の“１”から
“０”に変わる立下がり毎に、カウンタ３１７はカウン
トアップする。

【００３８】カウンタ出力３１８、３１９及び、各々を
インバータ３２０、３２１で極性反転した出力を、図３
の如くＡＮＤゲート３１０、３１１、３１２、３１３で
構成したデコーダに入力する。この構成により、ＴＦＦ
３０８のＱ出力３０９が“１”の時、カウンタ３１７の
出力をデコードして“１”がアドレス一巡信号の立下が
り毎にシフトしていくような出力（１１０−１）〜（１
１０−４）が得られる。

【００３９】以上説明したように、図３に示す如き構成
を採る切り替え制御回路１０９により、図４に示すよう
に送出指示信号１１３の時刻ｔａでの入力に同期して、
順次選択的に“１”となるスイッチ開閉制御信号（１１
０−１）〜（１１０−４）が得られるので、本構成によ
って、図２の１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ
に示すブロックデータの選択出力動作が実現できる。

【００４０】図３の切り替え制御回路１０９では更に、
信号（１１０−１）、（１１０−２）、（１１０−３）
をＮＯＲゲート３２２に入力し、この出力をＡＮＤゲー
ト３０１に入力する。これにより、信号（１１０−
１）、（１１０−２）、（１１０−３）のいずれか一つ
でも“１”であれば、たとえ信号１１３が“１”であっ
てもＤＦＦ３０２のＤ端子入力は“０”になるので、信
号（１１０−１）、（１１０−２）、（１１０−３）の
いずれかが“１”の期間、信号３１６が“１”になるこ
とは無く、カウンタ３１７はリセットされることがな
い。よって、カウンタ３１７は、送出指示信号１１３の
入力によって、一旦能動状態即ちカウント動作の開始状
態になると、カウント値が最終値（最大カウント値）に
なるまでは信号１１３による制御を受け付けない。

【００４１】また、信号（１１０−４）が“１”の時、
インバータ３１４を介してＡＮＤゲート３１５に入力さ
れる（１１０−４）の極性反転信号によって、信号３１
６が“１”になることを禁止される。よって、カウント
最終値の出力状態、即ち信号（１１０−４）が“１”の
状態において、送出指示信号１１３が“１”であれば、
ＤＦＦ３０２のＱ出力３０４、及びＤＦＦ３０５の−Ｑ
出力３０６は、図４に破線で示す出力状態になるが、こ
こでは信号３１６は“０”を保つ。

【００４２】ＴＦＦ３０８は、信号３０６によって再度
プリセットされ、図４の３０９に破線で示す“１”のＱ
出力を発生する。つまり、信号（１１０−４）が“１”
の時、図４の１１３に破線で示すように送出指示信号が
“１”であれば、これを連続的な送出指示とみなしてカ
ウント動作を中断すること無く続行させ、これにより
（１１０−１）〜（１１０−４）に繰返し“１”を出力
させることが出来る。

【００４３】なお、（１１０−４）が“１”の時、送出
指示信号１１３が図４に実線で示すように“０”を保て
ば、（１１０−４）の立下がりでＴＦＦ３０８のＱ出力
は“０”に変わり、選択出力の一巡動作が完了して、切
り替え制御回路１０９は、図４の時刻ｔａよりも前の送
出指示待ちの状態に戻る。

【００４４】ここで、送出指示信号１１３は、図示を省
略したマイクロコンピュータ等の電子回路で生成される
が、一回の送出指示を、所定の“１”レベルパルス幅を
持つパルス状の信号とすることにより、誤って連続送出
されることを回避できる。

【００４５】あるいは、図４の信号３０４、あるいは３
０６等を上記マイクロコンピュータに送り返して、切り
替え制御回路１０９の動作開始を伝送し、これによって
マイクロコンピュータは送出指示が単発であれば信号１
１３を“０”に戻すような、いわゆる対話型の構成にし
てもよい。なおこの場合、連続して送出したい時には、
切り替え制御回路１０９が能動状態にあっても、その選
択出力の一連の動作になんら影響を与える恐れなく、自
由なタイミングで送出指示を発して、連続送出を実行さ
せることが出来る。

【００４６】以上、図１の実施例の構成で、図２に示す
情報データの選択出力が実現できることを説明したが、
メモリブロックの個数、第二の出力線の系統数は説明例
の数に限定されるものではない。例えば、図１で回路ブ
ロック１０７を二個として、二系統の第二の出力線を設
けた装置としてもよいし、また、メモリブロックの分割
数を増加あるいは減少しても、これに合わせてスイッチ
１０８の設置数、及び切り替え制御回路１０９のカウン
タ３１７の分周数を適宜増減すれば、本発明の効果が容
易に得られる。

【００４７】そこで、一連の情報データが、その記憶に
大容量のメモリを必要とする場合に、図１で一つのメモ
リブロックのメモリビット数を大きくすれば良いことは
当然であるが、あるいは、メモリブロックを増設する等
によっても対応できることは上記した説明から明らかで
ある。更に他の方法として、図１の構成を複数組設置し
て大容量データに対応することができる。図５は、この
ような場合の一実施例構成を示す回路図である。

【００４８】図５は、図１に示したのと同一構成の回路
ブロックを５０１とするとき、その回路ブロック５０１
として、５０１Ａ，５０１Ｂの二組設けてメモリブロッ
クを増設した場合の構成を示す実施例である。５０１
Ａ，Ｂでは、図１に示す諸構成要素のうち、アドレス発
生回路１０２、及び切り替え制御回路１０９を含む単位
回路ブロック１０７、のみを特に取り出して図示し、他
の構成要素は図示を省略している。

【００４９】図５のアドレス発生回路１０２において、
これを構成するカウンタを電気信号でカウント初期値に
リセット可能に構成し、装置電源供給開始時等に発生す
るリセット信号５０２により、５０１Ａ，Ｂ双方のアド
レス発生回路１０２をリセットする。リセット信号５０
２は、図３における信号３０３と同一のものであっても
良い。また、図１におけるのと同様の基準クロック１０
３を、５０１Ａ，Ｂ双方のアドレス発生回路１０２に共
通に入力する。この構成により、５０１Ａのメモリブロ
ックと、５０１Ｂのメモリブロックは、同期して同時に
アクセスされることができる。

【００５０】さらに図５の単位回路ブロック１０７にお
いては、これの構成要素である切り替え制御回路１０９
から、図３の５０３に示す信号を出力する構成とする。
信号５０３は、図４の（１１０−４）に示すように、単
位回路ブロック１０７による信号選択動作の一巡ごとに
発生するので、選択一巡信号と呼ぶことにする。

【００５１】図５では、５０１Ａの単位回路ブロック１
０７ａ，１０７ｂ，１０７ｃ，１０７ｄから出力される
上記選択一巡信号５０３ａ，５０３ｂ，５０３ｃ，５０
３ｄを５０１Ｂに導き、それぞれ５０１Ｂの単位回路ブ
ロック１０７ａ，１０７ｂ，１０７ｃ，１０７ｄの送出
指示信号１１３ａ，１１３ｂ，１１３ｃ，１１３ｄとし
て入力する。また、５０１Ａの第二の出力線１１１ａ，
１１１ｂ，１１１ｃ，１１１ｄを、それぞれ５０１Ｂの
第二の出力線１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ
と共通に接続して、四系統の出力線５０４ａ，５０４
ｂ，５０４ｃ，５０４ｄとする。

【００５２】図５の構成による装置動作を、図６の動作
タイミングチャートにより説明する。図６は、図５にお
ける各部信号のタイミングを示すチャートである。図
５，図６を参照する。

【００５３】図示せざるユーザ側などから送られてくる
送出指示信号１１３ａを、５０１Ａの単位回路ブロック
１０７ａに入力する。この１０７ａは、図４での説明と
同様に動作し、出力（１１０−１）〜（１１０−４）を
発生する。またこれによって５０１Ａからブロックデー
タＢＤ１Ａ，ＢＤ２Ａ，ＢＤ３Ａ，ＢＤ４Ａが、第二の
出力線５０４ａに、図６の５０４ａで示すタイミング
で、選択出力される。

【００５４】５０１Ａの（１１０−４）は、選択一巡信
号５０３ａとして５０１Ｂの単位回路ブロック１０７ａ
に導かれ、この１０７ａは、５０３ａを送出指示信号と
して動作する。よって５０１Ａの動作に続いて、５０１
Ｂの出力（１１０−１）〜（１１０−４）が発生し、こ
れによって５０１ＢからのブロックデータＢＤ１Ｂ，Ｂ
Ｄ２Ｂ，ＢＤ３Ｂ，ＢＤ４Ｂが、第二の出力線５０４ａ
に選択出力される。以上出力線５０４ａの系列で説明し
たが、他の系列でも同様に、８ブロックから成る一連の
情報データの出力が可能である。

【００５５】以上、図５では５０１の回路構成を二組使
用してメモリ容量を増加する例を示したが、５０１を更
に増設して、更にデータ量の多い情報に対応すること
も、上記したような選択一巡信号５０３の、次段単位回
路ブロック１０７への連鎖状の接続によって可能である

【００５６】ところで図５の構成においては、図６の５
０１Ｂが動作している期間、５０１Ａからのデータ出力
は出来ない。よってこの期間、５０１Ａからのデータ出
力動作は休止状態となる。そこで、出力線を更に増設し
て、この期間にもデータ出力を可能とし、装置の稼働率
を向上する実施例を図７に示す。

【００５７】図７は、５０１の回路構成を、５０１Ａ，
５０１Ｂ，５０１Ｃ，５０１Ｄの四組使用する実施例で
あり、単位回路ブロック１０７を、信号５０３が連鎖状
に接続する。図７では、１０７ａの系統のみを図示する
が、省略した１０７ｂ，１０７ｃ，１０７ｄの系統も同
様に接続される。また、基準クロック１０３、リセット
信号５０２は、５０１Ａ，５０１Ｂ，５０１Ｃ，５０１
Ｄのアドレス発生回路１０２に共通に入力される。

【００５８】５０１Ａ，５０１Ｂ，５０１Ｃ，５０１Ｄ
の各々の第二の出力線１１１ａは、それぞれ信号分配回
路７０１Ａ，７０１Ｂ，７０１Ｃ，７０１Ｄに入力され
る。７０１Ａは、スイッチ（７０２−１）、（７０２−
２）、（７０２−３）、（７０２−４）と、分配制御回
路７０３で構成される。７０１Ｂ，７０１Ｃ，７０１Ｄ
の内部構成の図示は省略するが、７０１Ａと同一の構成
を持つ。

【００５９】７０１Ａ，７０１Ｂ，７０１Ｃ，７０１Ｄ
で、各々４分配されてデータが出力される出力線（１１
１ａ−１），（１１１ａ−２），（１１１ａ−３），
（１１１ａ−４）を、図７に図示のように共通に接続し
て、４系統の出力線（５０４ａ−１），（５０４ａ−
２），（５０４ａ−３），（５０４ａ−４）とする。

【００６０】図８は、図７の分配制御回路７０３の具体
的構成例を示す回路図である。図８において、ＤＦＦ８
０１，８０２，８０３，８０４を直列に接続した、いわ
ゆるシフトレジスタで、分配制御回路７０３を構成す
る。

【００６１】ＤＦＦ８０１〜８０４の各々のＱ出力を、
それぞれ図７のスイッチ（７０２−１）、（７０２−
２）、（７０２−３）、（７０２−４）の開閉制御信号
（８０５−１）、（８０５−２）、（８０５−３）、
（８０５−４）とする。ＤＦＦ８０１〜８０４のクロッ
ク端子には、単位回路ブロック１０７の構成要素である
切り替え制御回路１０９から、図３に示す信号３０６を
導出し、図７に示すごとくして入力する。

【００６２】また、ＤＦＦ８０１，８０２，８０３のク
リア端子ＣＬＫ、及びＤＦＦ８０４のプリセット端子Ｐ
ＲＥには、リセット信号５０２を入力し、装置電源の投
入時等に、信号（８０５−１）、（８０５−２）、（８
０５−３）を“０”、（８０５−４）を“１”に設定可
能とする。

【００６３】図９の動作タイミングチャートで、図７の
装置動作、及び図８の分配制御回路７０３の動作を説明
する。図９は、図７及び図８における各部信号のタイミ
ングを示すチャートである。

【００６４】図９の１１３ａに示すタイミングで、図７
の５０１Ａの単位回路ブロック１０７ａに、送出指示信
号１１３ａが入力されると、５０１Ａの１０７ａから、
図９の３０６Ａに示すタイミングで“０”となる信号３
０６が得られる。ここで、１１３ａは、図９の実線で示
すように、“１”が繰返し入力されるか、あるいは、破
線で示すように“１”を保持することによって、図４で
説明した連続送出を指示している。

【００６５】よって、５０１Ａの１０７ａは、連続して
情報データ信号の選択出力動作を繰返し、３０６Ａは、
図４の３０６に詳細に示すように、５０１Ａの１０７ａ
による信号選択動作の一巡ごとに、その一巡の選択動作
の開始タイミングで“０”を発生する。

【００６６】このとき、上記３０６Ａが入力された信号
分配回路７０１Ａの分配制御回路７０３から、図９の
（８０５−１Ａ），（８０５−２Ａ），（８０５−３
Ａ），（８０５−４Ａ）に示すタイミングで“１”が発
生し、この“１”によってスイッチ（７０２−１）、
（７０２−２）、（７０２−３）、（７０２−４）が順
次選択的に閉路されて、信号分配回路７０１Ａの出力線
（１１１ａ−１），（１１１ａ−２），（１１１ａ−
３），（１１１ａ−４）に順次５０１Ａから読みだされ
た情報データを出力する。

【００６７】よって、上記出力線（１１１ａ−１）、
（１１１ａ−２）、（１１１ａ−３）、（１１１ａ−
４）が各々接続された出力線（５０４ａ−１），（５０
４ａ−２），（５０４ａ−３），（５０４ａ−４）か
ら、図９に同一番号を付して示したタイミングで、Ａを
付して示す５０１Ａの四つのブロックデータが出力線を
切り替えて連続的に出力される。なお、図９では、ブロ
ックデータのブロック番号付けは省略したが、図６の５
０４ａに示すように、規定の順序で配列していることは
言うまでもない。

【００６８】５０１Ｂ，５０１Ｃ，５０１Ｄの１０７ａ
は、それぞれ５０１Ａの１０７ａの選択動作の一巡後、
二巡後、三巡後に動作を開始する。図９には、一巡後に
動作開始する５０１Ｂの１０７ａから出力される信号３
０６の発生タイミングを３０６Ｂで示す。また、３０６
Ｂが入力される信号分配回路７０１Ｂの図示を省略した
分配制御回路７０３から出力されるスイッチ開閉制御信
号（８０５−１）、（８０５−２）の発生タイミング
を、（８０５−１Ｂ），（８０５−２Ｂ）で示す。

【００６９】以下、（８０５−１Ａ），（８０５−２
Ａ），（８０５−３Ａ），（８０５−４Ａ）が、上記し
た動作開始タイミングの遅れ分だけ、図９の右方向にず
れた形で７０１Ｂ，７０１Ｃ，７０１Ｄがスイッチ開閉
制御信号を発生し、４系統の出力線（５０４ａ−１）、
（５０４ａ−２）、（５０４ａ−３）、（５０４ａ−
４）に、図９のように配列したブロックデータが出力さ
れる。

【００７０】これから分かるように、図７の実施例で
は、５０１を４段接続してデータ量の増加をはかると共
に、４相に分配して出力可能な信号分配回路を備えたの
で、５０１の各段から休止すること無く、連続的に情報
データを出力することが出来る。

【００７１】図７では、単位回路１０７ａの系列のみに
信号分配回路７０１を設置した例を示したが、１０７
ｂ，１０７ｃ，１０７ｄの系列にも同様に、信号分配回
路７０１を配置すれば、図７の５０１の４段構成の場
合、最大１６系統の出力線から、各々１ブロックデータ
ずつ、出力タイミングのずれた一連の情報データが出力
可能であり、各メモリブロックから、休止すること無く
連続的に情報データを出力することができるので、装置
の稼働率が向上する。

【００７２】図１０は、本発明の更に別の実施例として
のデータ送出装置の構成を示す回路図である。同図にお
いて、アドレス発生回路１０２と、複数個のメモリブロ
ック（図１０の例ではＭＢ１〜４の４ブロック）からな
る半導体メモリ１０１は、図１の実施例におけるのと同
様に、アドレス信号１０４で接続される。図１０の実施
例では、各メモリブロックの第一の出力線を共通に接続
し、一系統の第一の出力線１０５とする。

【００７３】図１０において、出力線１０５を、信号分
配スイッチ（１００１−１）〜（１００１−４）に接続
する。ここで、各々のメモリブロックは、市販の半導体
メモリＬＳＩあるいは前記したメモリカードで構成でき
るが、これらの公知の半導体メモリデバイスは、電気信
号を与えることによって、そのデバイスの動作の能動／
非能動を切り替えることが出来るように構成されてい
る。

【００７４】一般にこの電気信号、それが入力されるデ
バイスの入力端子、及びそれによって実行される機能
を、メモリＬＳＩでは、それぞれチップイネーブル信
号、同名称端子、及び同名称機能と呼び、メモリカード
では、カードイネーブル信号、同名称端子、及び同名称
機能と呼ぶ。

【００７５】上記信号の持つ二値の論理レベルの内のあ
る一方で、動作の能動が指示され、他の論理レベルで非
能動が指示されるが、非能動が指示された時、半導体デ
バイス内のアドレスデータ入力部に配置されたアドレス
デコーダ回路の動作が停止制御され、また同時に、デバ
イス内のデータ出力部に配置された増幅回路も非能動化
されて、デバイスに供給される動作電流が能動時に比べ
て小さくて済むように構成されている。

【００７６】また、更にこの時、デバイスのデータ出力
線は開放（ハイ出力インピーダンス）状態に制御され
る。よって図１０のように、メモリブロックのデータ出
力線を共通に接続しても、各々のブロックを時分割で選
択的に一ブロックずつ能動化するかぎりは、複数の出力
線が同時に活線化するいわゆる出力ショートの事態は発
生しない。

【００７７】そこで、図１０では、メモリブロックイネ
ーブル信号ＭＢＥ１〜ＭＢＥ４を、メモリブロックＭＢ
１〜ＭＢ４を構成する半導体メモリデバイスの、イネー
ブル端子に供給することによって、各々のメモリブロッ
クを時分割動作させ、一系統の第一の出力線１０５に、
それぞれのメモリブロックからのブロックデータを時分
割多重で読みだし、更に信号分配スイッチ（１００１−
１）〜（１００１−４）によって、上記多重されたブロ
ックデータを選択的に分配して、四系統の第二の信号出
力線１１１ａ，１１１ｂ，１１１ｃ，１１１ｄの各々
に、それぞれブロック番号の順番で出力するように構成
する。以下、この動作を詳述する。

【００７８】切り替え制御回路１００２は、図１、ある
いは図３の１０９と同一の論理回路で構成される。切り
替え制御回路１００２への二つの入力信号のうち、アド
レス一巡信号１１２は、前記１０９の場合と同様に入力
される。もう一方の入力信号として、図１の場合には、
個々の第二の出力線へのデータ出力を指示する送出指示
信号１１３を入力したが、図１０の切り替え制御回路１
００２では、複数系統の第二の出力線の内の一つでもデ
ータ出力する場合に、これを指示するような装置出力イ
ネーブル信号１００３を、上記信号１１３に代えて入力
する。

【００７９】図１１の動作タイミングチャートで、切り
替え制御回路１００２の動作を説明する。図１１は、図
１１は、図１０の回路における各部信号のタイミングを
示すチャートである。図１０及び図１１を参照する。

【００８０】装置出力イネーブル信号１００３が“１”
の時、切り替え制御回路１００２のカウンタ３１７が動
作してアドレス一巡信号１１２をカウントし、スイッチ
開閉制御信号（１１０−１）〜（１１０−４）が発生す
る。（１１０−１）〜（１１０−４）はスイッチ（１０
０１−１）〜（１００１−４）に入力されて、これを開
閉させと共に、また、メモリブロック（ＭＢ）選択回路
１００４ａ，１００４ｂ，１００４ｃ，１００４ｄにも
入力される。

【００８１】図１０では、四系統の第二の出力線１１１
ａ，１１１ｂ，１１１ｃ，１１１ｄの各々へのデータ出
力を指示する送出指示信号、それぞれ１１３ａ，１１３
ｂ，１１３ｃ，１１３ｄを、ＭＢ選択回路１００４ａ，
１００４ｂ，１００４ｃ，１００４ｄに入力する。

【００８２】図１２は、図１０におけるＭＢ選択回路１
００４の構成例を示すブロック図である。ＭＢ選択回路
１００４は、図３におけるのと同一構成の回路ブロック
１０９と、ＡＮＤゲート（１２０１−１）〜（１２０１
−４）で構成される。図１２の１０９には、図３におけ
るのと同様、送出指示信号１１３が入力される。また、
図３の信号１１２に代えて、上記した切り替え制御回路
１００２からの信号１１０が入力される。図３の１０９
からの出力信号（１１０−１）〜（１１０−４）を、図
１２では区別のため ’を付して（１１０’−１）〜
（１１０’−４）で示し、この信号と入力信号１１０と
を、ＡＮＤゲート（１２０１−１）〜（１２０１−４）
に入力して、選択信号（１２０２−１）〜（１２０２−
４）を生成する。

【００８３】図１０では、４個のＭＢ選択回路１００４
ａ，１００４ｂ，１００４ｃ，１００４ｄの各々から１
本ずつ出力される計４本の選択信号（１２０２−１）
を、ＯＲゲート（１００５−１）に入力し、メモリブロ
ックイネーブル信号ＭＢＥ１を得る。同様にして、（１
２０２−２）からＭＢＥ２を、（１２０２−３）からＭ
ＢＥ３を、（１２０２−４）からＭＢＥ４を生成する。

【００８４】図１０の装置動作を、図１１のタイミング
図で説明する。図１１は、図１０の回路における各部信
号のタイミングを示すチャートである。図１０及び図１
１を参照する。

【００８５】送出指示信号１１３ａが、時刻ｔ１で
“１”に変わって、出力線１１１ａへのデータ出力を指
示すると、ＭＢ選択回路１００４ａのカウンタ３１７が
信号（１１０−１）をカウントして、図１２の信号（１
１０’−１）〜（１１０’−４）として、図１１に同一
番号を付して示す信号が発生する。信号（１１０−１）
と、信号（１１０’−１）〜（１１０’−４）とから、
ＭＢ選択回路１００４ａの選択信号出力として、図１１
の（１２０２−１）〜（１２０２−４）に示すタイミン
グでハイフン番号の順に“１”に変わる信号が得られ
る。

【００８６】信号（１２０２−１）、（１２０２−
２）、（１２０２−３）、（１２０２−４）は、ＯＲゲ
ート（１００５−１）〜（１００５−４）を介して、そ
れぞれＭＢＥ１、ＭＢＥ２、ＭＢＥ３、ＭＢＥ４とし
て、メモリブロックＭＢ１、ＭＢ２、ＭＢ３、ＭＢ４に
供給される。

【００８７】信号（１２０２−１）、（１２０２−
２）、（１２０２−３）、（１２０２−４）の各々の
“１”のタイミングで、メモリブロックを能動化し、そ
れぞれＭＢ１からのブロックデータ、ＭＢ２からのブロ
ックデータ、ＭＢ３からのブロックデータ、ＭＢ４から
のブロックデータを第一の出力線１０５に読みだす。こ
れと同じタイミングで、信号（１１０−１）の“１”に
よって閉路されたスイッチ（１００１−１）を介して、
第二の出力線１１１ａにブロックデータが出力される。

【００８８】図１１の１１１ａには、同一番号の出力線
に伝送されるブロックデータの出力タイミングを模式的
に示す。ここでは、ＭＢ１、ＭＢ２、ＭＢ３、ＭＢ４か
らのブロックデータをそれぞれ１、２、３、４の番号を
付して示す。図示のように、ブロックデータがブロック
番号順に読みだされる。

【００８９】ＭＢ選択回路１００４ｂ，１００４ｃ，１
００４ｄも上記した１００４ａと同様に動作する。図１
１の１１１ｂ，１１１ｃ，１１１ｄに、時刻ｔ２，ｔ
３，ｔ４に、それぞれ送出指示信号１１３ｂ，１１３
ｃ，１１３ｄにより、上記ＭＢ選択回路に対して送出が
指示された場合のブロックデータの出力タイミングを示
す。

【００９０】図示のように、４系統の第二の出力線に、
それぞれ所定のブロックの順番でデータが出力される。
なお、一連のブロックデータ１、２、３、４の送出開始
タイミングは、図１１の１１１ａ，１１１ｂ，１１１
ｃ，１１１ｄに示すタイミングに限定されるものではな
く、例えば送出指示信号１１３ｂによる送出指示が、図
１１の時刻ｔ２ではなく、時刻ｔ５に為された場合に
は、図１０の出力線１１１ｂには、図１１の１１１ｂに
示すものに代わって、１１１ｂ’に示すタイミングでブ
ロックデータが出力される。

【００９１】なお、装置出力イネーブル信号１００３
は、図１０の装置動作電源の供給開始にともなって
“１”になり、装置動作電源の供給停止にともなって
“０”になるようにしても良い。また、先述したよう
に、複数系統の第二の出力線のいずれか一つにデータを
出力するタイミングで“１”とし、すべての第二の出力
線でデータ出力が終了したときに“０”となるようにし
ても良い。

【００９２】後者のためには、図１２で、信号（１２０
２−４）と、図３で説明した信号３０６とを、ペアでカ
ウンタ動作信号１２０３として、図示を省略したが装置
出力イネーブル信号１００３あるいは送出指示信号１１
３を発生するために使用されるマイクロコンピュータ等
に伝送すれば、信号１２０３からＭＢ選択回路１００４
ａ，１００４ｂ，１００４ｃ，１００４ｄのすべてで、
選択動作が終了したことを検知でき、装置出力イネーブ
ル信号１００３を“０”として、これ以降の切り替え制
御回路１００２のカウント動作を停止させることが出来
る。

【００９３】図１１には、１１１ｄのブロックデータ４
の出力が送出指示された最終のデータ出力タイミングで
あったときの装置出力イネーブル信号１００３が“０”
に変わる様子を破線で示す。図示を省略したが、１１１
ｄのブロックデータ４のタイミングで“１”となるＭＢ
選択回路１００４ｄの出力信号（１２０４−４）を受け
て、信号１００３が“０”に変わると、これにより切り
替え制御回路１００２は動作を停止するので、図１１の
信号（１１０−１）、（１１０−２）は破線で示すよう
に“０”を保ち、装置は図１１の左端のタイミングに示
す状態になる。

【００９４】

【発明の効果】以上説明したように、本発明によれば、
一連の情報データを記憶した一組の半導体メモリから、
複数のデータ出力線に、これと同数のそれぞれ異なる送
出開始タイミングで、かつ、所定のデータ順序に上記メ
モリに記憶された情報データを並行的に送出することが
出来るので、多数の外部機器に向けて、上記一連のデー
タを送出するような場合に、短時間でこれを実行でき、
装置の運用効率向上に効果大である。

【図面の簡単な説明】

【図１】本発明の一実施例としてのデータ送出装置の構
成を示す回路図である。

【図２】図１の回路における各部信号の動作タイミング
を示すタイミングチャートである。

【図３】図１の切り替え制御回路１０９の一具体例を示
す構成図である。

【図４】図３の回路における各部信号の動作タイミング
を示すタイミングチャートである。

【図５】データ送出装置の送出データ量を増加する場合
の本発明の一実施例の構成を示すブロック図である。

【図６】図５の回路における各部信号の動作タイミング
を示すタイミングチャートである。

【図７】データ送出装置の送出データ量及び出力線数を
増加する場合の本発明の一実施例の構成を示す回路図で
ある。

【図８】図７の分配制御回路７０３の一具体例を示す構
成図である。

【図９】図７及び図８の回路における各部信号の動作タ
イミングを示すタイミングチャートである。

【図１０】本発明の他の実施例としてのデータ送出装置
の構成を示す回路図である。

【図１１】図１０の回路における各部信号の動作タイミ
ングを示すタイミングチャートである。

【図１２】図１０のＭＢ選択回路１００４の一具体例を
示す構成図である。

【符号の説明】

１０１；半導体メモリ、１０２；アドレス発生回路、１
０５；第一のデータ出力線、１０６；データ選択出力回
路、１１１；第二のデータ出力線、１０９，１００２；
切り替え制御回路、１０８、１００１；スイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 開始位置から終了位置までその時系列的
   な順序に意味のある一連の情報データを、時系列的順序
   に従って、複数のブロックに分け、その各々のブロック
   情報データを、それぞれ対応的に記憶する同じ複数個の
   メモリブロックから成る半導体メモリと、 前記複数個のメモリブロックの各々から、それぞれのメ
   モリブロック単位での時系列的順序に従って、同時並行
   的に記憶内容を読み出して、それぞれのメモリブロック
   の出力線上に出力させる同時並行読み出し手段と、 前記複数個のメモリブロックのそれぞれの出力線上に、
   前記同時並行読み出し手段により、読み出されて出力さ
   れている時系列的情報データを、その取込みに際し切替
   手段により前記出力線を順次切り替えることにより、そ
   の時系列的な順序に意味のある前記一連の情報データと
   して、直列に取り込んで送出する取込み送出手段と、 から成ることを特徴とするデータ送出装置。
2. 【請求項２】 開始位置から終了位置までその時系列的
   な順序に意味のある一連の情報データを、時系列的順序
   に従って、複数のブロックに分け、その各々のブロック
   情報データを、それぞれ対応的に記憶する同じ複数個の
   メモリブロックから成る半導体メモリと、 前記複数個のメモリブロックの各々から、それぞれのメ
   モリブロック単位での時系列的順序に従って、同時並行
   的に記憶内容を読み出して、それぞれのメモリブロック
   の出力線上に出力させる同時並行読み出し手段と、 前記複数個のメモリブロックのそれぞれの出力線上に、
   前記同時並行読み出し手段により、読み出されて出力さ
   れている時系列的情報データを、その取込みに際し切替
   手段により前記出力線を順次切り替えることにより、そ
   の時系列的な順序に意味のある前記一連の情報データと
   して、直列に取り込んで送出する取込み送出手段と、か
   ら成り、 かつ、一つの前記同時並行読み出し手段に対して、複数
   個の前記取込み送出手段を並列に接続しておき、各取込
   み送出手段毎の前記切替手段の切り替え開始タイミング
   を各々互いに相異なるタイミングに設定可能として、複
   数個ある前記取込み送出手段のどれからも、設定された
   相異なるタイミングで、前記一連の情報データを、常に
   その開始位置から取込み送出可能にしたことを特徴とす
   るデータ送出装置。
3. 【請求項３】 請求項１又は２に記載のデータ送出装置
   において、前記同時並行読み出し手段は、前記複数個の
   メモリブロックの各々から、それぞれのメモリブロック
   単位での時系列的順序に従って、記憶内容を読み出す
   際、時分割的に各メモリブロックから読み出して、前記
   複数個のメモリブロックの全部に共通の出力線上に多重
   して出力させる時分割多重手段から成り、 前記取込み送出手段は、前記共通の出力線上に時分割多
   重されている、それぞれのメモリブロック毎の時系列的
   情報データの取込みに際し、その取込みタイミングを、
   切替手段により、メモリブロック別に切り替え指定する
   ことにより、その時系列的な順序に意味のある前記一連
   の情報データとして、直列に取り込んで送出する手段か
   ら成ることを特徴とするデータ送出装置。
4. 【請求項４】 請求項１，２又は３に記載のデータ送出
   装置において、前記同時並行読み出し手段は、前記メモ
   リブロックの複数個に対して共通化された読み出しアド
   レス発生手段を含むことを特徴とするデータ送出装置。