JPH06331700A - Ｉｃテスターのｇｎｄバッファ回路 - Google Patents
Ｉｃテスターのｇｎｄバッファ回路Info
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- JPH06331700A JPH06331700A JP5140102A JP14010293A JPH06331700A JP H06331700 A JPH06331700 A JP H06331700A JP 5140102 A JP5140102 A JP 5140102A JP 14010293 A JP14010293 A JP 14010293A JP H06331700 A JPH06331700 A JP H06331700A
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- Japan
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- gnd
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- terminals
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- Testing Of Individual Semiconductor Devices (AREA)
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Abstract
(57)【要約】
【目的】 ＩＣテスターにおいて、複数の各ＩＣデバイ
ス３a 〜３d のＧＮＤ端子ＧD と各ＤＣ電源11a 〜11d
の共通接地ＧS とを同一電位に補正してテスト回路２に
与える、ＧＮＤバッファ回路４を提供する。 【構成】 各ＧＮＤ端子ＧD と、パッケージ部の共通接
続端子ＴGD間にそれぞれオペアンプ41a 〜41d を設け、
各ＧＮＤ端子ＧD を、各オペアンプの出力端子と入力側
の帰還端子に、また各オペアンプの入力端子を上記の共
通接続端子ＴGDにそれぞれ接続して、各ＧＮＤ端子ＧD
に対するケルビン回路を構成し、接地用のパターン配線
ＧP の抵抗により各ＧＮＤ端子ＧD に生じた電位差を同
一電位に補正するとともに、パッケージ部の共通接続端
子ＴGDと接続端子ＴSPとを一点接続して、同一電位とす
る。 【効果】 各ＩＣデバイスの動作が安定化され、また、
テスト回路におけるデータ処理が安定に行われる。
ス３a 〜３d のＧＮＤ端子ＧD と各ＤＣ電源11a 〜11d
の共通接地ＧS とを同一電位に補正してテスト回路２に
与える、ＧＮＤバッファ回路４を提供する。 【構成】 各ＧＮＤ端子ＧD と、パッケージ部の共通接
続端子ＴGD間にそれぞれオペアンプ41a 〜41d を設け、
各ＧＮＤ端子ＧD を、各オペアンプの出力端子と入力側
の帰還端子に、また各オペアンプの入力端子を上記の共
通接続端子ＴGDにそれぞれ接続して、各ＧＮＤ端子ＧD
に対するケルビン回路を構成し、接地用のパターン配線
ＧP の抵抗により各ＧＮＤ端子ＧD に生じた電位差を同
一電位に補正するとともに、パッケージ部の共通接続端
子ＴGDと接続端子ＴSPとを一点接続して、同一電位とす
る。 【効果】 各ＩＣデバイスの動作が安定化され、また、
テスト回路におけるデータ処理が安定に行われる。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣテスターのＧＮ
Ｄバッファ回路に関するものである。
Ｄバッファ回路に関するものである。
【０００２】
【従来の技術】ＩＣデバイスは製作後、ＩＣテスターに
よりその性能が検査される。図２はＩＣテスターのこの
発明に関係する部分の構成の一例を示す。ＩＣテスター
は電源部１およびテスト回路２を有するテスト部と、Ｉ
Ｃデバイス３が搭載され、接地用のパターン配線ＧP を
有するパッケージ部よりなる。テスト部とパッケージ部
には、両者の各配線を接続するために、接続端子群が設
けてある。なお、パッケージ部のパターン配線は接地用
以外に、電圧供給やデータ、または制御用のものがあ
る。
よりその性能が検査される。図２はＩＣテスターのこの
発明に関係する部分の構成の一例を示す。ＩＣテスター
は電源部１およびテスト回路２を有するテスト部と、Ｉ
Ｃデバイス３が搭載され、接地用のパターン配線ＧP を
有するパッケージ部よりなる。テスト部とパッケージ部
には、両者の各配線を接続するために、接続端子群が設
けてある。なお、パッケージ部のパターン配線は接地用
以外に、電圧供給やデータ、または制御用のものがあ
る。
【０００３】テスト部においては、電源部１のＤＣ電源
11より電圧Ｅがオペアンプ12に対して出力され、その抵
抗ｒの調整により所定のレベルとされてオペアンプ13に
入力する。オペアンプ13の出力電圧Ｆは、テスト部の接
続端子131 と、パッケージ部の接続端子311 を経てＩＣ
デバイス３の電圧供給端子（ＶCC）31に加えられる。こ
の場合、電圧供給端子31の電圧ＦはＩＣデバイス３の動
作により変動するので、これを防止するために、配線Ｋ
により電圧供給端子31をオペアンプ13の帰還端子に接続
し、その帰還作用により電圧Ｆが安定化されている。な
おこのような帰還回路は、ケルビンブリッジの原理に倣
ったもので、ケルビン接続またはケルビン回路と呼ばれ
ている。次にＤＣ電源11の接地ＧS は、テスト部P とパ
ッケージ部の双方の接続端子ＴSP，ＴSPを経て接地用の
パターン配線ＧP に接続される。またＩＣデバイス３の
ＧＮＤ端子（ＧD)32は、パターン配線ＧP に接続される
とともに、双方の接続端子ＴGD，ＴGDを経て、オペアン
プ２a の入力端子に接続され、その出力側がテスト回路
２の接地端子ＴGTに接続される。この場合、オペアンプ
２a は前記のケルビン回路が構成されているので、テス
ト回路２における電流の変化にかかわらずＧＮＤ端子
（ＧD)32の電位は変動せず、接地端子ＴGTに対して安定
して与えられる。次にテスト回路２は、接続端子21と33
1 を経てパッケージ部の対応するパターン配線に接続さ
れ、これがＩＣデバイス３の制御とデータ用の端子群33
に接続される。ＩＣデバイス３の検査においては、電圧
Ｆを電圧供給端子31に供給し、テスト回路２によりテス
トデータの書込み／読出しを行って検査がなされる。
11より電圧Ｅがオペアンプ12に対して出力され、その抵
抗ｒの調整により所定のレベルとされてオペアンプ13に
入力する。オペアンプ13の出力電圧Ｆは、テスト部の接
続端子131 と、パッケージ部の接続端子311 を経てＩＣ
デバイス３の電圧供給端子（ＶCC）31に加えられる。こ
の場合、電圧供給端子31の電圧ＦはＩＣデバイス３の動
作により変動するので、これを防止するために、配線Ｋ
により電圧供給端子31をオペアンプ13の帰還端子に接続
し、その帰還作用により電圧Ｆが安定化されている。な
おこのような帰還回路は、ケルビンブリッジの原理に倣
ったもので、ケルビン接続またはケルビン回路と呼ばれ
ている。次にＤＣ電源11の接地ＧS は、テスト部P とパ
ッケージ部の双方の接続端子ＴSP，ＴSPを経て接地用の
パターン配線ＧP に接続される。またＩＣデバイス３の
ＧＮＤ端子（ＧD)32は、パターン配線ＧP に接続される
とともに、双方の接続端子ＴGD，ＴGDを経て、オペアン
プ２a の入力端子に接続され、その出力側がテスト回路
２の接地端子ＴGTに接続される。この場合、オペアンプ
２a は前記のケルビン回路が構成されているので、テス
ト回路２における電流の変化にかかわらずＧＮＤ端子
（ＧD)32の電位は変動せず、接地端子ＴGTに対して安定
して与えられる。次にテスト回路２は、接続端子21と33
1 を経てパッケージ部の対応するパターン配線に接続さ
れ、これがＩＣデバイス３の制御とデータ用の端子群33
に接続される。ＩＣデバイス３の検査においては、電圧
Ｆを電圧供給端子31に供給し、テスト回路２によりテス
トデータの書込み／読出しを行って検査がなされる。
【０００４】図３は、複数個（例えば４個とする）のＩ
Ｃデバイス３a,３b,３c,３d を並列に検査する場合のＩ
Ｃテスターの構成を示し、テスト部には４個のＤＣ電源
11a,11b,11c,11d を設けられ、それぞれの出力電圧Ｅ
は、図２の場合と同様に、オペアンプ12と、ケルビン構
成されたオペアンプ13を経て各ＩＣデバイスの電圧供給
端子（ＶCC）31a,31b,31c,31d に加えられる。また各Ｄ
Ｃ電源11a 〜11d の共通の接地ＧS も同様に、パッケー
ジ部の接地用のＧＮＤパターン配線ＧP に接続される。
（なお図示を省略するが、テスト回路２と各ＩＣデバイ
ス３a 〜３d の端子群33の接続も同様である）。ただ
し、各ＩＣデバイスのＧＮＤ端子（ＧD)32a〜 32dは、
それぞれの位置でパターン配線ＧP に接続され、これに
対してパターン配線ＧP の適当な位置の点Ｐをとり、パ
ターン配線ＧP を通して点Ｐと接続端子ＴSPが接続され
ている。
Ｃデバイス３a,３b,３c,３d を並列に検査する場合のＩ
Ｃテスターの構成を示し、テスト部には４個のＤＣ電源
11a,11b,11c,11d を設けられ、それぞれの出力電圧Ｅ
は、図２の場合と同様に、オペアンプ12と、ケルビン構
成されたオペアンプ13を経て各ＩＣデバイスの電圧供給
端子（ＶCC）31a,31b,31c,31d に加えられる。また各Ｄ
Ｃ電源11a 〜11d の共通の接地ＧS も同様に、パッケー
ジ部の接地用のＧＮＤパターン配線ＧP に接続される。
（なお図示を省略するが、テスト回路２と各ＩＣデバイ
ス３a 〜３d の端子群33の接続も同様である）。ただ
し、各ＩＣデバイスのＧＮＤ端子（ＧD)32a〜 32dは、
それぞれの位置でパターン配線ＧP に接続され、これに
対してパターン配線ＧP の適当な位置の点Ｐをとり、パ
ターン配線ＧP を通して点Ｐと接続端子ＴSPが接続され
ている。
【０００５】
【発明が解決しようとする課題】さて、パターン配線Ｇ
P にはある程度の抵抗があるため、これにテスト用の電
流が流れると、その抵抗に応じて降下電圧が変化する。
従って各ＧＮＤ端子（ＧD)32a 〜 32dの電位は各ＩＣデ
バイスの動作により変動して、その動作が安定しない。
また、各ＧＮＤ端子ＧD と点Ｐおよび接続端子ＴGD間に
も電位差が生ずる。テスト回路２は、接地端子ＴGTの電
位をＧＮＤ端子ＧD の電位と見做して、データの書込み
／読出し処理を行うが、実際の接地電位は各ＩＣデバイ
スの動作ごとに変動して正しい処理がなされない。これ
に対して、各ＧＮＤ端子ＧD の電位差を補正して同一電
位とし、さらにこれをＤＣ電源11a 〜11d の共通の接地
ＧSと同一電位としてテスト回路21に与えることが必要
である。この発明は以上に鑑みてなされたもので、複数
の各ＩＣデバイスのＧＮＤ端子ＧD の電位差を同一電位
に補正するとともに、各ＤＣ電源の共通接地ＧS をこれ
らと同一電位としてテスト回路２に与える、ＧＮＤバッ
ファ回路を提供することを目的とする。
P にはある程度の抵抗があるため、これにテスト用の電
流が流れると、その抵抗に応じて降下電圧が変化する。
従って各ＧＮＤ端子（ＧD)32a 〜 32dの電位は各ＩＣデ
バイスの動作により変動して、その動作が安定しない。
また、各ＧＮＤ端子ＧD と点Ｐおよび接続端子ＴGD間に
も電位差が生ずる。テスト回路２は、接地端子ＴGTの電
位をＧＮＤ端子ＧD の電位と見做して、データの書込み
／読出し処理を行うが、実際の接地電位は各ＩＣデバイ
スの動作ごとに変動して正しい処理がなされない。これ
に対して、各ＧＮＤ端子ＧD の電位差を補正して同一電
位とし、さらにこれをＤＣ電源11a 〜11d の共通の接地
ＧSと同一電位としてテスト回路21に与えることが必要
である。この発明は以上に鑑みてなされたもので、複数
の各ＩＣデバイスのＧＮＤ端子ＧD の電位差を同一電位
に補正するとともに、各ＤＣ電源の共通接地ＧS をこれ
らと同一電位としてテスト回路２に与える、ＧＮＤバッ
ファ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、前記の複数
のＩＣデバイスを検査するＩＣテスターのＧＮＤバッフ
ァ回路であって、各ＩＣデバイスのＧＮＤ端子ＧD と、
パッケージ部の共通接続端子ＴGD間にそれぞれオペアン
プを設け、各ＧＮＤ端子ＧD を、各オペアンプの出力端
子と入力側の帰還端子に、また各オペアンプの入力端子
を上記の共通接続端子ＴGDにそれぞれ接続し、各ＧＮＤ
端子ＧD に対してケルビン回路を構成し、パターン配線
ＧP の抵抗により各ＧＮＤ端子ＧD に生じた電位差を同
一電位に補正する。さらに、パッケージ部の共通接続端
子ＴGDと接続端子ＴSPとを一点接続して同一電位とする
ものである。
のＩＣデバイスを検査するＩＣテスターのＧＮＤバッフ
ァ回路であって、各ＩＣデバイスのＧＮＤ端子ＧD と、
パッケージ部の共通接続端子ＴGD間にそれぞれオペアン
プを設け、各ＧＮＤ端子ＧD を、各オペアンプの出力端
子と入力側の帰還端子に、また各オペアンプの入力端子
を上記の共通接続端子ＴGDにそれぞれ接続し、各ＧＮＤ
端子ＧD に対してケルビン回路を構成し、パターン配線
ＧP の抵抗により各ＧＮＤ端子ＧD に生じた電位差を同
一電位に補正する。さらに、パッケージ部の共通接続端
子ＴGDと接続端子ＴSPとを一点接続して同一電位とする
ものである。
【０００７】
【作用】上記のＧＮＤバッファ回路においては、各ＩＣ
デバイスのＧＮＤ端子ＧD と、共通接続端子ＴGDの間に
それぞれ設けたオペアンプと、これらに対する上記の各
配線接続により各ＧＮＤ端子ＧD に対するケルビン回路
が構成され、各ケルビン回路により、各ＧＮＤ端子ＧD
の電位は各オペアンプの入力側の帰還端子に帰還され、
また各オペアンプの入力端子はパッケージの共通接続端
子ＴGDに接続されて集約されているので、接地用のパタ
ーン配線ＧP の抵抗による電位差が補正されて各ＧＮＤ
端子ＧD の電位が同一とされ、各ＩＣデバイスの動作が
安定化される。さらに、パッケージ部の共通接続端子Ｔ
GDと接続端子ＴSPとが一点接続されているので、両者と
各ＧＮＤ端子ＧD の３者の電位が同一とされ、テスト回
路には、複数のＤＣ電源の共通接地ＧS と同一の接地電
位が与えられ、データ処理が正しく行われる。
デバイスのＧＮＤ端子ＧD と、共通接続端子ＴGDの間に
それぞれ設けたオペアンプと、これらに対する上記の各
配線接続により各ＧＮＤ端子ＧD に対するケルビン回路
が構成され、各ケルビン回路により、各ＧＮＤ端子ＧD
の電位は各オペアンプの入力側の帰還端子に帰還され、
また各オペアンプの入力端子はパッケージの共通接続端
子ＴGDに接続されて集約されているので、接地用のパタ
ーン配線ＧP の抵抗による電位差が補正されて各ＧＮＤ
端子ＧD の電位が同一とされ、各ＩＣデバイスの動作が
安定化される。さらに、パッケージ部の共通接続端子Ｔ
GDと接続端子ＴSPとが一点接続されているので、両者と
各ＧＮＤ端子ＧD の３者の電位が同一とされ、テスト回
路には、複数のＤＣ電源の共通接地ＧS と同一の接地電
位が与えられ、データ処理が正しく行われる。
【０００８】
【実施例】図１はこの発明のバッファ回路を付加した、
４個のＩＣデバイス３a,３b,３c,３d に対するＩＣテス
ター１０の一実施例の構成図を示す。ＩＣテスター１０
の構成は、前記の図３のＩＣテスターに対して太線で示
すバッファ回路４を付加し、その他は同一で同一番号で
示す。バッファ回路４は、各ＩＣデバイス３a 〜３d の
ＧＮＤ端子ＧD32a〜32d と、これに対する共通接続端子
ＴGDの間に４個のオペアンプ41a,41b,41c,41d を設け
る。各ＧＮＤ端子ＧD32a〜32d は適当な太さのワイヤＧ
a,Ｇb,Ｇc,Ｇd により各オペアンプの出力端子に、ま
た、ワイヤＫa,Ｋb,Ｋc,Ｋd により入力側の帰還端子に
それぞれ接続されてケルビン回路が構成される。各オペ
アンプの入力端子は一点ＰK に接続して集約され、一点
ＰK はケルビン点である。また、ケルビン点ＰK は共通
接続端子ＴGDに接続され、さらに、共通接続端子ＴGDは
ワイヤＧにより接続端子ＴSPに一点接続されて構成され
る。
４個のＩＣデバイス３a,３b,３c,３d に対するＩＣテス
ター１０の一実施例の構成図を示す。ＩＣテスター１０
の構成は、前記の図３のＩＣテスターに対して太線で示
すバッファ回路４を付加し、その他は同一で同一番号で
示す。バッファ回路４は、各ＩＣデバイス３a 〜３d の
ＧＮＤ端子ＧD32a〜32d と、これに対する共通接続端子
ＴGDの間に４個のオペアンプ41a,41b,41c,41d を設け
る。各ＧＮＤ端子ＧD32a〜32d は適当な太さのワイヤＧ
a,Ｇb,Ｇc,Ｇd により各オペアンプの出力端子に、ま
た、ワイヤＫa,Ｋb,Ｋc,Ｋd により入力側の帰還端子に
それぞれ接続されてケルビン回路が構成される。各オペ
アンプの入力端子は一点ＰK に接続して集約され、一点
ＰK はケルビン点である。また、ケルビン点ＰK は共通
接続端子ＴGDに接続され、さらに、共通接続端子ＴGDは
ワイヤＧにより接続端子ＴSPに一点接続されて構成され
る。
【０００９】以下、上記のＩＣテスター１０における接
地電位を説明する。いま、パターン配線ＧP の抵抗のた
めに、各ＩＣデバイス３a 〜３d の動作により、それぞ
れのＧＮＤ端子ＧD32a〜32d の電位が変動すると、この
電位が各オペアンプ41a 〜41d の帰還端子に帰還され
る。一方、各オペアンプ41a 〜41d の入力端子はケルビ
ン点ＰK に集約されているので、各ＧＮＤ端子ＧD は同
一電位に補正される。ケルビン点ＰK に接続された共通
接続端子ＴGDは、さらに接続端子ＴSPに一点接続されて
いるので、これらの間には電位差が生ぜず、各ＤＣ電源
11a 〜11d の共通接地ＧS の電位は、接続端子ＴSP，Ｔ
SPと、共通接続端子ＴGD，ＴGDを経てオペアンプ２a に
入力し、その動作によりテスト回路２の接地端子ＴGTに
安定した接地電位が与えられ、データ処理が安定に行わ
れる。
地電位を説明する。いま、パターン配線ＧP の抵抗のた
めに、各ＩＣデバイス３a 〜３d の動作により、それぞ
れのＧＮＤ端子ＧD32a〜32d の電位が変動すると、この
電位が各オペアンプ41a 〜41d の帰還端子に帰還され
る。一方、各オペアンプ41a 〜41d の入力端子はケルビ
ン点ＰK に集約されているので、各ＧＮＤ端子ＧD は同
一電位に補正される。ケルビン点ＰK に接続された共通
接続端子ＴGDは、さらに接続端子ＴSPに一点接続されて
いるので、これらの間には電位差が生ぜず、各ＤＣ電源
11a 〜11d の共通接地ＧS の電位は、接続端子ＴSP，Ｔ
SPと、共通接続端子ＴGD，ＴGDを経てオペアンプ２a に
入力し、その動作によりテスト回路２の接地端子ＴGTに
安定した接地電位が与えられ、データ処理が安定に行わ
れる。
【００１０】
【発明の効果】以上の説明のとおり、この発明によるＩ
ＣテスターのＧＮＤバッファ回路においては、各ＩＣデ
バイスと、共通接続端子ＴGDの間にそれぞれオペアンプ
を設けて所定の配線接続により各ＩＣデバイスに対する
ケルビン回路を構成し、接地用のパターン配線ＧP の抵
抗による各ＧＮＤ端子ＧD の電位差が同一電位に補正さ
れて各ＩＣデバイスの動作が安定化され、さらに、パッ
ケージ部の共通接続端子ＴGDと接続端子ＴSPとが一点接
続されているので、両者の電位が同一とされ、テスト回
路にＤＣ電源の共通接地ＧS と同一の接地電位が与えら
れ、データ処理が安定に行われるもので、複数個のＩＣ
デバイスを並列に検査するＩＣテスターの動作の安定化
に寄与する効果には大きいものがある。
ＣテスターのＧＮＤバッファ回路においては、各ＩＣデ
バイスと、共通接続端子ＴGDの間にそれぞれオペアンプ
を設けて所定の配線接続により各ＩＣデバイスに対する
ケルビン回路を構成し、接地用のパターン配線ＧP の抵
抗による各ＧＮＤ端子ＧD の電位差が同一電位に補正さ
れて各ＩＣデバイスの動作が安定化され、さらに、パッ
ケージ部の共通接続端子ＴGDと接続端子ＴSPとが一点接
続されているので、両者の電位が同一とされ、テスト回
路にＤＣ電源の共通接地ＧS と同一の接地電位が与えら
れ、データ処理が安定に行われるもので、複数個のＩＣ
デバイスを並列に検査するＩＣテスターの動作の安定化
に寄与する効果には大きいものがある。
【図１】 この発明のバッファ回路４を付加した、複数
個（４個）ＩＣデバイスに対するＩＣテスター１０の一
実施例の構成図を示す。
個（４個）ＩＣデバイスに対するＩＣテスター１０の一
実施例の構成図を示す。
【図２】 従来のＩＣテスターの要部の概略の構成図を
示す。
示す。
【図３】 複数個（４個）のＩＣデバイスに対する、従
来のＩＣテスターの要部の概略の構成図を示す。
来のＩＣテスターの要部の概略の構成図を示す。
１…電源部、11,11a,11b,11c,11d …ＤＣ電源、12,13
…オペアンプ、２…テスト回路、２a …オペアンプ、
３，３a.３b,３c,３d …ＩＣデバイス、31,31a〜31d …
電圧供給端子（ＶCC）32,32a〜32d …ＧＮＤ端子
（ＧD)、33…制御またはデータ端子、４…バッファ回
路、41a 〜41d …オペアンプ、１０…バッファ回路４を
付加したＩＣテスター、ＧS …ＤＣ電源の接地、ＧP …
接地用のパターン配線、ＴSD，ＴGD…テスト部とパッケ
ージ部の接続端子、ＴGT…テスト回路の接地端子、ＰK
…ケルビン端子、Ｇ，Ｇa 〜Ｇd ，Ｋa 〜Ｋd …ワイ
ヤ。
…オペアンプ、２…テスト回路、２a …オペアンプ、
３，３a.３b,３c,３d …ＩＣデバイス、31,31a〜31d …
電圧供給端子（ＶCC）32,32a〜32d …ＧＮＤ端子
（ＧD)、33…制御またはデータ端子、４…バッファ回
路、41a 〜41d …オペアンプ、１０…バッファ回路４を
付加したＩＣテスター、ＧS …ＤＣ電源の接地、ＧP …
接地用のパターン配線、ＴSD，ＴGD…テスト部とパッケ
ージ部の接続端子、ＴGT…テスト回路の接地端子、ＰK
…ケルビン端子、Ｇ，Ｇa 〜Ｇd ，Ｋa 〜Ｋd …ワイ
ヤ。
Claims (1)
- 【請求項１】 複数のＤＣ電源および共通のテスト回路
よりなるテスト部と、複数のＩＣデバイスを搭載するパ
ッケージ部とを具備し、該各ＤＣ電源の共通の接地ＧS
と、該パッケージ部に形成された接地用のパターン配線
ＧP 間、および該各ＩＣデバイスのＧＮＤ端子ＧD と該
テスト回路の接地端子ＴGT間が、前記テスト部とパッケ
ージ部にそれぞれ設けた接続端子ＴSP，ＴSP、および共
通接続端子ＴGD，ＴGDによりそれぞれ配線接続されたＩ
Ｃテスターにおいて、前記各ＩＣデバイスのＧＮＤ端子
ＧD と、パッケージ部の共通接続端子ＴGD間にそれぞれ
オペアンプを設け、該各ＧＮＤ端子ＧD を、該各オペア
ンプの出力端子と入力側の帰還端子に、また、該各オペ
アンプの入力端子を前記共通接続端子ＴGDにそれぞれ接
続して、該各ＧＮＤ端子ＧD に対するケルビン回路を構
成し、前記パターン配線ＧP の抵抗により該各ＧＮＤ端
子ＧD に生じた電位差を同一電位に補正し、かつ、前記
パッケージ部の共通接続端子ＴGDと接続端子ＴSPとを一
点接続して同一電位としたことを特徴とする、ＩＣテス
ターのＧＮＤバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140102A JPH06331700A (ja) | 1993-05-19 | 1993-05-19 | Ｉｃテスターのｇｎｄバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140102A JPH06331700A (ja) | 1993-05-19 | 1993-05-19 | Ｉｃテスターのｇｎｄバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06331700A true JPH06331700A (ja) | 1994-12-02 |
Family
ID=15260994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140102A Pending JPH06331700A (ja) | 1993-05-19 | 1993-05-19 | Ｉｃテスターのｇｎｄバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06331700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006085566A1 (ja) * | 2005-02-10 | 2006-08-17 | Advantest Corporation | 電力増幅回路、及び試験装置 |
| JP2010085232A (ja) * | 2008-09-30 | 2010-04-15 | Renesas Technology Corp | テスト装置およびテスト方法 |
-
1993
- 1993-05-19 JP JP5140102A patent/JPH06331700A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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