JPH06326021A - 薄膜半導体材料、薄膜半導体装置及びその製法 - Google Patents
薄膜半導体材料、薄膜半導体装置及びその製法Info
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- JPH06326021A JPH06326021A JP30475893A JP30475893A JPH06326021A JP H06326021 A JPH06326021 A JP H06326021A JP 30475893 A JP30475893 A JP 30475893A JP 30475893 A JP30475893 A JP 30475893A JP H06326021 A JPH06326021 A JP H06326021A
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Abstract
(57)【要約】
【目的】 本発明の目的は、従来技術の問題点を解消
し、表面が平坦であり、かつ結晶粒界が入らないように
改良された再結晶シリコン膜の提供にある。 【構成】 絶縁基板と、その上に形成された結晶化領域
を含む薄膜半導体層を有する薄膜半導体材料において、
前記薄膜半導体層が、アモルファス半導体層あるいは表
面部分の少なくとも一部をアモルファス化した多結晶半
導体層に酸素イオン注入及び加熱処理して形成された埋
め込み酸化層を有する薄膜半導体層に、ビ−ムエネルギ
照射により結晶領域を形成したものであることを特徴と
する薄膜半導体材料。
し、表面が平坦であり、かつ結晶粒界が入らないように
改良された再結晶シリコン膜の提供にある。 【構成】 絶縁基板と、その上に形成された結晶化領域
を含む薄膜半導体層を有する薄膜半導体材料において、
前記薄膜半導体層が、アモルファス半導体層あるいは表
面部分の少なくとも一部をアモルファス化した多結晶半
導体層に酸素イオン注入及び加熱処理して形成された埋
め込み酸化層を有する薄膜半導体層に、ビ−ムエネルギ
照射により結晶領域を形成したものであることを特徴と
する薄膜半導体材料。
Description
【０００１】
【技術分野】本発明は、薄膜半導体材料法およびそれを
用いた薄膜半導体装置、さらにはそれらの製法に関す
る。
用いた薄膜半導体装置、さらにはそれらの製法に関す
る。
【０００２】
【従来技術】再結晶化技術にレ−ザもしくは電子ビ−ム
を多結晶シリコンに照射する再結晶化技術がある。例え
ば、ＳＯＩ（Ｓｉｌｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板の製造方法としては、多結晶シリコン膜の
下地の絶縁膜の膜厚を部分的に段差をもうける方法があ
る。この場合絶縁膜の薄い領域に再結晶が成長する。
多結晶シリコン膜上に部分的に反射防止膜をもうける方
法がある。再結晶化のための種を作らず、レ−ザを走
査的に照射することによる再結晶化を行う方法がある。
しかしながら、前記、の場合、再結晶領域表面に凹
凸が出来やすく、デバイス制作上障害となる。の場合
結晶粒界が発生しやすい。その他、半導体薄膜に厚さの
薄い第１領域と厚さの薄い領域第２領域とを設け、第１
領域と第２領域とに同時に前記ビ−ムを照射し、照射時
の熱の放熱に差をもたせ再結晶させる方法がある（特開
昭６３−５５９２５）。
を多結晶シリコンに照射する再結晶化技術がある。例え
ば、ＳＯＩ（Ｓｉｌｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板の製造方法としては、多結晶シリコン膜の
下地の絶縁膜の膜厚を部分的に段差をもうける方法があ
る。この場合絶縁膜の薄い領域に再結晶が成長する。
多結晶シリコン膜上に部分的に反射防止膜をもうける方
法がある。再結晶化のための種を作らず、レ−ザを走
査的に照射することによる再結晶化を行う方法がある。
しかしながら、前記、の場合、再結晶領域表面に凹
凸が出来やすく、デバイス制作上障害となる。の場合
結晶粒界が発生しやすい。その他、半導体薄膜に厚さの
薄い第１領域と厚さの薄い領域第２領域とを設け、第１
領域と第２領域とに同時に前記ビ−ムを照射し、照射時
の熱の放熱に差をもたせ再結晶させる方法がある（特開
昭６３−５５９２５）。
【０００３】
【目的】本発明の目的は、前記従来技術の問題点を解消
し、表面が平坦であり、かつ結晶粒界が入らないように
改良された再結晶シリコン膜を提供することにある。
し、表面が平坦であり、かつ結晶粒界が入らないように
改良された再結晶シリコン膜を提供することにある。
【０００４】
【構成】本発明の第１は、絶縁基板と、その上に形成さ
れた結晶化領域を含む薄膜半導体層を有する薄膜半導体
材料において、前記薄膜半導体層が、アモルファス半導
体層あるいは表面部分の少なくとも一部をアモルファス
化した多結晶半導体層のアモルファス部分に酸素イオン
注入及び加熱処理して形成された埋め込み酸化層を有す
る薄膜半導体層にビ−ムエネルギ照射により結晶領域を
形成したものであることを特徴とする薄膜半導体材料に
関する。本発明の第２は、前記薄膜半導体材料上に、慣
用の方法によりゲート絶縁膜およびゲート電極を形成
し、かつ、前記薄膜半導体材料の結晶化されていない半
導体層領域にイオン注入を行いソース、ドレイン領域を
形成し、ソース、ドレイン電極を形成したものであるこ
とを特徴とする薄膜半導体装置に関する。本発明の第３
は、前記薄膜半導体材料及び薄膜半導体装置の製法に関
する。本発明の薄膜半導体材料は、例えば次のような方
法で製作される。 （１）絶縁基板１上にアモルファス半導体層あるいは多
結晶半導体層を形成させる。該半導体層は、ＰＣＶＤ、
スパッタ、光ＣＶＤ等で形成され、その厚さは例えば、
５００〜３０００Åの範囲である。多結晶半導体層の場
合には、該半導体層の表面部分の少なくとも一部、例え
ばゲート形成領域のみをマスクを使用し慣用のアモルフ
ァス化手段でアモルファス化する。基板１としては、石
英、ガラス、セラミック等の絶縁体、Ｓｉあるいは金属
に絶縁膜コートしたものがある。半導体層としては、シ
リコン膜がある。 （２）前記アモルファス層に、同様にマスクを使用して
酸素イオン注入及び加熱処理を行い埋め込み酸化層を形
成する。 （３）前記埋め込み酸化層を形成した薄膜半導体層にビ
−ムエネルギ照射し結晶領域を形成する。ビ−ムエネル
ギ照射には、レーザ、赤外線ビーム、電子ビーム、ラン
プ光等によるビームアニールが採用できる。 このようにして形成した薄膜半導体上にゲ−ト絶縁膜お
よびゲート電極を形成し、かつ前記薄膜半導体材料の結
晶化されていない半導体領域にイオン注入を行ない、ソ
ース・ドレイン領域を形成することにより薄膜半導体装
置とする。イオン注入する不純物としては、ｎ+、ｐ+等
が使用できる。 次に本発明の実施例を図面に基づいて説明する。
れた結晶化領域を含む薄膜半導体層を有する薄膜半導体
材料において、前記薄膜半導体層が、アモルファス半導
体層あるいは表面部分の少なくとも一部をアモルファス
化した多結晶半導体層のアモルファス部分に酸素イオン
注入及び加熱処理して形成された埋め込み酸化層を有す
る薄膜半導体層にビ−ムエネルギ照射により結晶領域を
形成したものであることを特徴とする薄膜半導体材料に
関する。本発明の第２は、前記薄膜半導体材料上に、慣
用の方法によりゲート絶縁膜およびゲート電極を形成
し、かつ、前記薄膜半導体材料の結晶化されていない半
導体層領域にイオン注入を行いソース、ドレイン領域を
形成し、ソース、ドレイン電極を形成したものであるこ
とを特徴とする薄膜半導体装置に関する。本発明の第３
は、前記薄膜半導体材料及び薄膜半導体装置の製法に関
する。本発明の薄膜半導体材料は、例えば次のような方
法で製作される。 （１）絶縁基板１上にアモルファス半導体層あるいは多
結晶半導体層を形成させる。該半導体層は、ＰＣＶＤ、
スパッタ、光ＣＶＤ等で形成され、その厚さは例えば、
５００〜３０００Åの範囲である。多結晶半導体層の場
合には、該半導体層の表面部分の少なくとも一部、例え
ばゲート形成領域のみをマスクを使用し慣用のアモルフ
ァス化手段でアモルファス化する。基板１としては、石
英、ガラス、セラミック等の絶縁体、Ｓｉあるいは金属
に絶縁膜コートしたものがある。半導体層としては、シ
リコン膜がある。 （２）前記アモルファス層に、同様にマスクを使用して
酸素イオン注入及び加熱処理を行い埋め込み酸化層を形
成する。 （３）前記埋め込み酸化層を形成した薄膜半導体層にビ
−ムエネルギ照射し結晶領域を形成する。ビ−ムエネル
ギ照射には、レーザ、赤外線ビーム、電子ビーム、ラン
プ光等によるビームアニールが採用できる。 このようにして形成した薄膜半導体上にゲ−ト絶縁膜お
よびゲート電極を形成し、かつ前記薄膜半導体材料の結
晶化されていない半導体領域にイオン注入を行ない、ソ
ース・ドレイン領域を形成することにより薄膜半導体装
置とする。イオン注入する不純物としては、ｎ+、ｐ+等
が使用できる。 次に本発明の実施例を図面に基づいて説明する。
【０００５】
【実施例】実施例 （１）絶縁基板１の表面に保護膜である絶縁膜２を形成
し、この絶縁膜２上にＣＶＤ法等により多結晶シリコン
膜３を７００Å程度の厚さに形成する。 （２）該多結晶シリコン膜３上にレジスト膜を形成し、
ＭＯＳ ＦＥＴ形成領域６のみに透光領域を有するマス
ク４を形成する。該マスク４を用いて、まずゲ−ト形成
領域の多結晶シリコン膜３の表面近傍にＳｉイオン２０
を注入し、表面近傍のみのアモルファス化膜７を形成す
る。 （３）その後、前記マスク４を再び利用して酸素イオン
３０を８０〜１５０ｋｅｖ程度の注入エネルギで注入
し、前記アモルファス化膜７の部分に表面から任意の深
さに二酸化シリコン層を形成し、埋め込み酸化膜８を形
成する。あるいは、注入エネルギーを変え二段階注入手
段を採用することにより段差を設けて埋め込み酸化膜８
０を形成することができる。 （４）次に、前記マスク４を除去し、Ｓｉ+、Ｏ+により
アモルファス化された膜を再結晶化し単結晶Ｓｉ膜にす
る。前記再結晶化はビ−ムエネルギ好ましくは４００ｎ
ｍ程度のレーザ、例えばエキシマレーザを用いて、かつ
エネルギの範囲は３００ｍＪ／ｃｍ2〜１０００ＭＪ／
ｃｍ2程度の範囲で行う。この工程における、溶融分布
状態を図４に示す。このエネルギ照射により、前記酸化
膜８、８０の上側部分は再結晶化され、該酸化膜８、８
０は多結晶化シリコン膜３中に埋め込まれる。この場
合、前記イオン注入および熱処理によって形成された埋
め込み酸化膜８、８０の上部領域のみが、他の領域より
薄く形成されているため熱容量が小さく、前記ビームエ
ネルギを照射すると、前記埋め込み酸化膜８、８０の上
部領域に形成されている薄い多結晶シリコン膜の熱容量
が小さく早く固定するため、結晶粒界のない再結晶化シ
リコン膜が得られる。したがって、チャネル層となるシ
リコン膜の厚さが薄く、ＭＯＳ ＦＥＴの電気特性がよ
い。特に、図１の（ｆ）の（２）に示すように、埋め込
み酸化膜８０の深さに段差を設けることにより、再結晶
化シリコン膜の粒径の大きな膜が得られ、チャネル長の
長いデバイスが得られる。 （５）前記多結晶シリコン膜３を図２の（Ａ）または
（Ｂ）に示すような形状にエッチングし、再結晶化シリ
コン膜と埋め込み酸化膜８または８０とよりなるＳＯＩ
基板５０または５００を形成した。 （６）前記ＳＯＩ基板５０または５００上に、周知の方
法によりゲート絶縁膜９とゲート電極１０とを形成す
る。このゲート電極１０をマスクとしてＮ，Ｐ型それぞ
れの不純物をイオン注入し、ソースおよびドレイン１２
を形成しＭＯＳ ＦＥＴを作成した。このＭＯＳ ＦＥ
Ｔは、図２に示すように基板１上に形成された、ソース
１１及びドレイン１２を有する多結晶化シリコン膜上に
ゲート絶縁膜９とゲート電極１０が形成された構造を有
する。
し、この絶縁膜２上にＣＶＤ法等により多結晶シリコン
膜３を７００Å程度の厚さに形成する。 （２）該多結晶シリコン膜３上にレジスト膜を形成し、
ＭＯＳ ＦＥＴ形成領域６のみに透光領域を有するマス
ク４を形成する。該マスク４を用いて、まずゲ−ト形成
領域の多結晶シリコン膜３の表面近傍にＳｉイオン２０
を注入し、表面近傍のみのアモルファス化膜７を形成す
る。 （３）その後、前記マスク４を再び利用して酸素イオン
３０を８０〜１５０ｋｅｖ程度の注入エネルギで注入
し、前記アモルファス化膜７の部分に表面から任意の深
さに二酸化シリコン層を形成し、埋め込み酸化膜８を形
成する。あるいは、注入エネルギーを変え二段階注入手
段を採用することにより段差を設けて埋め込み酸化膜８
０を形成することができる。 （４）次に、前記マスク４を除去し、Ｓｉ+、Ｏ+により
アモルファス化された膜を再結晶化し単結晶Ｓｉ膜にす
る。前記再結晶化はビ−ムエネルギ好ましくは４００ｎ
ｍ程度のレーザ、例えばエキシマレーザを用いて、かつ
エネルギの範囲は３００ｍＪ／ｃｍ2〜１０００ＭＪ／
ｃｍ2程度の範囲で行う。この工程における、溶融分布
状態を図４に示す。このエネルギ照射により、前記酸化
膜８、８０の上側部分は再結晶化され、該酸化膜８、８
０は多結晶化シリコン膜３中に埋め込まれる。この場
合、前記イオン注入および熱処理によって形成された埋
め込み酸化膜８、８０の上部領域のみが、他の領域より
薄く形成されているため熱容量が小さく、前記ビームエ
ネルギを照射すると、前記埋め込み酸化膜８、８０の上
部領域に形成されている薄い多結晶シリコン膜の熱容量
が小さく早く固定するため、結晶粒界のない再結晶化シ
リコン膜が得られる。したがって、チャネル層となるシ
リコン膜の厚さが薄く、ＭＯＳ ＦＥＴの電気特性がよ
い。特に、図１の（ｆ）の（２）に示すように、埋め込
み酸化膜８０の深さに段差を設けることにより、再結晶
化シリコン膜の粒径の大きな膜が得られ、チャネル長の
長いデバイスが得られる。 （５）前記多結晶シリコン膜３を図２の（Ａ）または
（Ｂ）に示すような形状にエッチングし、再結晶化シリ
コン膜と埋め込み酸化膜８または８０とよりなるＳＯＩ
基板５０または５００を形成した。 （６）前記ＳＯＩ基板５０または５００上に、周知の方
法によりゲート絶縁膜９とゲート電極１０とを形成す
る。このゲート電極１０をマスクとしてＮ，Ｐ型それぞ
れの不純物をイオン注入し、ソースおよびドレイン１２
を形成しＭＯＳ ＦＥＴを作成した。このＭＯＳ ＦＥ
Ｔは、図２に示すように基板１上に形成された、ソース
１１及びドレイン１２を有する多結晶化シリコン膜上に
ゲート絶縁膜９とゲート電極１０が形成された構造を有
する。
【０００６】
【効果】本発明により、表面が平坦であり、かつ結晶粒
界が入らないように改良された再結晶半導体膜、特に厚
さが薄く、電気特性のよいチャネル層となるシリコン膜
が形成された薄膜半導体材料が得られた。
界が入らないように改良された再結晶半導体膜、特に厚
さが薄く、電気特性のよいチャネル層となるシリコン膜
が形成された薄膜半導体材料が得られた。
【図１】本発明の再結晶化を用いた薄膜半導体材料の製
造工程および各工程の材料の断面図を模式的に示す図で
あり、（ａ）は絶縁膜を有する絶縁基板の断面図であ
り、（ｂ）は多結晶シリコン膜を堆積した状態を示す断
面図であり、（ｃ）はマスクを使用しＳｉイオンをＭＯ
Ｓ ＦＥＴのゲート形成領域に注入している状態を示す
図であり、（ｄ）は前記ゲート形成領域がアモルファス
化した状態を示す図であり、（ｅ）の（１）及び（２）
はマスクを使用し酸素イオンを前記アモルファス形成領
域に注入している状態を示す図であり、（ｆ）の（１）
及び（２）は前記（ｅ）の処理によって形成した埋め込
み酸化膜の上部をエネルギビームによって再結晶化して
いる状態を示す図である。
造工程および各工程の材料の断面図を模式的に示す図で
あり、（ａ）は絶縁膜を有する絶縁基板の断面図であ
り、（ｂ）は多結晶シリコン膜を堆積した状態を示す断
面図であり、（ｃ）はマスクを使用しＳｉイオンをＭＯ
Ｓ ＦＥＴのゲート形成領域に注入している状態を示す
図であり、（ｄ）は前記ゲート形成領域がアモルファス
化した状態を示す図であり、（ｅ）の（１）及び（２）
はマスクを使用し酸素イオンを前記アモルファス形成領
域に注入している状態を示す図であり、（ｆ）の（１）
及び（２）は前記（ｅ）の処理によって形成した埋め込
み酸化膜の上部をエネルギビームによって再結晶化して
いる状態を示す図である。
【図２】本発明の薄膜半導体材料の断面構造を模式的に
示す図である。 （１）図１の（ｆ）の（１）工程で形成された薄膜半導
体材料である。 （２）図１の（ｆ）の（２）工程で形成された薄膜半導
体材料である。
示す図である。 （１）図１の（ｆ）の（１）工程で形成された薄膜半導
体材料である。 （２）図１の（ｆ）の（２）工程で形成された薄膜半導
体材料である。
【図３】本発明のＭＯＳ ＦＥＴの断面構造を模式的に
示す図である。 （１）図２の（１）に示す薄膜半導体材料上にゲート絶
縁膜９とゲート電極１０とを設けかつ該薄膜半導体材料
中にソースおよびドレイン１２を形成して作製したＭＯ
Ｓ ＦＥＴの断面構造を示す図である。 （２）図２の（２）に示す薄膜半導体材料上に前記図２
の（１）の場合と同様にして作製したＭＯＳ ＦＥＴの
断面構造を示す図である。
示す図である。 （１）図２の（１）に示す薄膜半導体材料上にゲート絶
縁膜９とゲート電極１０とを設けかつ該薄膜半導体材料
中にソースおよびドレイン１２を形成して作製したＭＯ
Ｓ ＦＥＴの断面構造を示す図である。 （２）図２の（２）に示す薄膜半導体材料上に前記図２
の（１）の場合と同様にして作製したＭＯＳ ＦＥＴの
断面構造を示す図である。
【図４】図１の（ｆ）工程における薄膜半導体材料の溶
融分布状態を示す図である。 （１）（ｆ）の（１）に示す材料の場合である。 （２）（ｆ）の（２）に示す材料の場合である。
融分布状態を示す図である。 （１）（ｆ）の（１）に示す材料の場合である。 （２）（ｆ）の（２）に示す材料の場合である。
１ 絶縁基板 ２ 絶縁膜（保護膜） ３ 多結晶シリコン膜 ４ 注入用マスク ５ 再結晶シリコン膜 ６ ＭＯＳ ＦＥＴゲート形成領域 ７ アモルファス化膜 ８ 埋め込み酸化膜 80 埋め込み酸化膜 ９ ゲート絶縁膜 10 ゲート電極 11 ソース 12 ドレイン 20 Ｓｉイオン 30 酸素イオン 40 レーザビーム 50 ＳＯＩ基板
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ
Claims (7)
- 【請求項１】 絶縁基板と、その上に形成された結晶化
領域を含む薄膜半導体層を有する薄膜半導体材料におい
て、前記薄膜半導体層が、アモルファス半導体層あるい
は表面部分の少なくとも一部をアモルファス化した多結
晶半導体層に酸素イオン注入及び加熱処理して形成され
た埋め込み酸化層を有する薄膜半導体層に、ビ−ムエネ
ルギ照射により結晶領域を形成したものであることを特
徴とする薄膜半導体材料。 - 【請求項２】 埋め込み酸化層が、段差を設けて形成さ
れたものである請求項１記載の半導体材料。 - 【請求項３】 前記ビ−ムエネルギ照射がエキシマレー
ザを使用するものであり、該レーザエネルギは３００ｍ
Ｊ／ｃｍ2〜１０００ＭＪ／ｃｍ2である請求項１または
２記載の薄膜半導体材料。 - 【請求項４】 請求項１、２または３記載の薄膜半導体
材料の結晶化領域上にゲート絶縁膜およびゲート電極を
有し、かつ、結晶化されていない半導体層領域に、ソー
ス及びドレイン領域を有することを特徴とする薄膜半導
体装置。 - 【請求項５】 アモルファス半導体層あるいは表面部分
の少なくとも一部をアモルファス化した多結晶半導体層
のアモルファス層にゲ−ト形成領域のみに透光領域を有
するマスクを使用して酸素イオン注入及び加熱処理を行
い埋め込み酸化層を形成し、次に該半導体層にビ−ムエ
ネルギ照射し結晶領域を形成することを特徴とする請求
項１、２または３記載の薄膜半導体材料の製法。 - 【請求項６】ダブル（二段階）注入を施すことにより、
段差を設けた埋め込み酸化層を形成する請求項５記載の
薄膜半導体材料の製法。 - 【請求項７】 請求項１、２または３記載の薄膜半導体
材料上に、慣用の方法によりゲート絶縁膜およびゲート
電極を形成し、かつ、前記薄膜半導体材料の結晶化され
ていない半導体層領域にイオン注入を行いソース、ドレ
イン領域を形成することを特徴とする薄膜半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30475893A JPH06326021A (ja) | 1993-03-17 | 1993-11-10 | 薄膜半導体材料、薄膜半導体装置及びその製法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-82666 | 1993-03-17 | ||
| JP8266693 | 1993-03-17 | ||
| JP30475893A JPH06326021A (ja) | 1993-03-17 | 1993-11-10 | 薄膜半導体材料、薄膜半導体装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326021A true JPH06326021A (ja) | 1994-11-25 |
Family
ID=26423684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30475893A Pending JPH06326021A (ja) | 1993-03-17 | 1993-11-10 | 薄膜半導体材料、薄膜半導体装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326021A (ja) |
-
1993
- 1993-11-10 JP JP30475893A patent/JPH06326021A/ja active Pending
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