JPH06318679A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH06318679A
JPH06318679A JP5107803A JP10780393A JPH06318679A JP H06318679 A JPH06318679 A JP H06318679A JP 5107803 A JP5107803 A JP 5107803A JP 10780393 A JP10780393 A JP 10780393A JP H06318679 A JPH06318679 A JP H06318679A
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insulating film
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trench
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夏樹 佐藤
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    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor

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Abstract

(57)【要約】 【目的】トレンチ型キャパシタを有するＤＲＡＭのセル
サイズと同程度のセルサイズを有するトレンチ・スタッ
クド型キャパシタを有するＤＲＡＭを提供する。 【構成】Ｎ+ 型ソース領域１０７ｂａを貫通するＵ字型
のトレンチ１１６ｂａの表面はシリコン酸化膜１１７ａ
（第３の絶縁膜）により覆われる。Ｎ+ 型多結晶シリコ
ン膜からなる第１のストレージ・ノード電極１１２ａは
Ｎ+ 型ソース領域１０７ｂａの上面に直接に接続され、
シリコン酸化膜１１７ａ表面を覆う第２のストレージ・
ノード電極１１９ｂａは第１のストレージ・ノード電極
１１２ａの上面においてこれと直接に接続されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法に関し、特に１つのＭＯＳトランジスタと１
つの情報蓄積用のトレンチ・スタックド型キャパシタと
からなるメモリセルを有するＤＲＡＭおよびその製造方
法に関する。
【０００２】
【従来の技術】コンピュータなどの記憶装置として重要
な半導体記憶装置であるＤＲＡＭは、そのメモリセルが
１つのＭＯＳトランジスタと１つのキャパシタとにより
構成されている。従来のＤＲＡＭのメモリセルは、ＭＯ
Ｓトランジスタとプレーナ型と呼ばれるキャパシタとが
同一平面上に配置されている構造であったが、そのセル
サイズの縮小（ＤＲＡＭの集積度の向上）には限度があ
り、より小型化，高記憶容量化が困難であった。そこ
で、このような欠点を改良したメモリセルとして、トレ
ンチ型キャパシタと呼ばれるキャパシタ構造を有するメ
モリセルが提案された。
【０００３】このメモリセルの特徴は、キャパシタが半
導体基板（Ｐ型シリコン基板）に対して平面的ではな
く，Ｐ型シリコン基板の表面に対して垂直に掘り込まれ
たトレンチに形成されていることである。このような構
造にすることにより、例えばトレンチの開口部が１μｍ
×１μｍ程度のように小さくても、このトレンチの深さ
を２〜５μｍ程度にすることにより、メモリセルの平面
占有面積（セルサイズ）に対して実質的なキャパシタ面
積をはるかに大きくすることが可能になる。すなわち、
小型なセルサイズでも大型のメモリセルと同等以上の蓄
積容量が得られることになる。これにより、ビット線寄
生容量に対する蓄積容量の比を充分に大きくすることが
でき、ソフトエラーが生じにくいメモリが実現できた。
【０００４】しかし、この構造の場合、電荷蓄積領域が
（上記ＭＯＳトランジスタのＮ+ 型ソース領域に接続し
て）トレンチにより露出されたＰ型シリコン基板の表面
に設けられたＮ+ 型拡散領域からなるため、隣接する２
つのトレンチの間隔が狭いと、トレンチ・キャパシタ部
分から拡がる空乏層どうしが接触し、キャパシタに保持
させた情報（電荷）が失われてしまうパンチスルー現象
が起ってしまう。また、電荷蓄積領域がトレンチにより
露出されたＰ型シリコン基板の表面に設けられているた
め、接合リークによる電荷保持時間が低下するという欠
点も有している。さらに、このようなセル構造では、電
荷蓄積領域から延びる空乏層が基板内に拡がっているた
め、α線によるソフトエラーが発生しやすいという問題
点も有している。
【０００５】上述のトレンチ・キャパシタの欠点を除去
したＤＲＡＭのメモリセルとして、例えば特開平３−６
５９０４号公報に開示されたようなトレンチ・スタック
ド型キャパシタと呼ばれるキャパシタ構造が出現した。
【０００６】トレンチ・スタックド型キャパシタを有す
るＤＲＡＭの平面図である図６（ａ）と図６（ａ）のＣ
Ｃ線での部分拡大断面図である図６（ｂ）とを参照する
と、上記公報記載のＤＲＡＭは、オープン・ビット線方
式のＤＲＡＭであり、以下のようになっている。
【０００７】Ｐ型シリコン基板２０１の表面は素子分離
用のフィールド酸化膜２０３とゲート酸化膜２０４とに
より覆われ、フィールド酸化膜２０３，およびゲート酸
化膜２０４上にはワード線を兼ねるゲート電極２０５
ａ，２０５ｂ，２０５ｃ等が設けられている。Ｐ型シリ
コン基板２０１の表面には、上記ゲート電極２０５ａ，
２０５ｂ，２０５ｃ等と上記フィールド酸化膜２０３と
に自己整合的に、Ｎ+ 型ソース領域２０７ｂａ，２０７
ｂｂ，２０７ｃａ，２０７ｃｂ等とＮ+ 型ドレイン領域
２０８ａｂａ，２０８ａｂｂ等とが設けられている。フ
ィールド酸化膜２０３，ゲート電極２０５ａ，２０５
ｂ，２０５ｃ等，Ｎ+ 型ソース領域２０７ｂａ，２０７
ｂｂ，２０７ｃａ，２０７ｃｂ等，およびＮ+ 型ドレイ
ン領域２０８ａｂａ，２０８ａｂｂ等の表面は、シリコ
ン酸化膜からなる第１の層間絶縁膜２２３ａにより覆わ
れている。
【０００８】この層間絶縁膜２２３ａには、Ｎ+ 型ソー
ス領域２０７ｂａ，２０７ｂｂ，２０７ｃａ，２０７ｃ
ｂ等にそれぞれに達するノード・コンタクト孔２１８ｂ
ａ，２１８ｂｂ，２１８ｃａ，２１８ｃｂ等が設けられ
ている。フィールド酸化膜２０３並びに層間絶縁膜２２
３ａ並びにＮ+ 型ソース領域２０７ｂａ，フィールド酸
化膜２０３並びに層間絶縁膜２２３ａ並びにＮ+ 型ソー
ス領域２０７ｂｂ，フィールド酸化膜２０３並びに層間
絶縁膜２２３ａ並びにＮ+ 型ソース領域２０７ｃａ，お
よびフィールド酸化膜２０３並びに層間絶縁膜２２３ａ
並びにＮ+ 型ソース領域２０７ｃｂ等を貫通して、それ
ぞれＵ字型のトレンチ２１６ｂａ，トレンチ２１６ｂ
ｂ，トレンチ２１６ｃａ，およびトレンチ２１６ｃｂ等
が設けられている。これらトレンチ２１６ｂａ，２１６
ｂｂ，２１６ｃａ，２１６ｃｂ等により露出されたＮ+
型ソース領域２０７およびフィールド酸化膜２０３およ
びＰ型シリコン基板２０１の表面は、絶縁膜２１７によ
り覆われている。
【０００９】トレンチ２１６ｂａを覆う絶縁膜２１７は
ノード・コンタクト孔２１８ｂａを介してＮ+ 型ソース
領域２０７ｂａに接続されるストレージ・ノード電極２
１９ｂａにより覆われ、トレンチ２１６ｂｂを覆う絶縁
膜２１７はノード・コンタクト孔２１８ｂｂを介してＮ
+ 型ソース領域２０７ｂｂに接続されるストレージ・ノ
ード電極２１９ｂｂにより覆われ、トレンチ２１６ｃａ
を覆う絶縁膜２１７はノード・コンタクト孔２１８ｃａ
を介してＮ+ 型ソース領域２０７ｃａに接続されるスト
レージ・ノード電極２１９ｃａにより覆われ、トレンチ
２１６ｃｂを覆う絶縁膜２１７はノード・コンタクト孔
２１８ｃｂを介してＮ+ 型ソース領域２０７ｃｂに接続
されるストレージ・ノード電極２１９ｃｂにより覆われ
ている。
【００１０】上記ストレージ・ノード電極２１９ｂａ，
２１９ｂｂ，２１９ｃａ，２１９ｃｂ等はそれぞれ誘電
体膜２２１により覆われ、誘電体膜２２１はセル・プレ
ート電極２２２により覆われている。このＤＲＡＭの
（複数の）トレンチ・スタックド型キャパシタは、スト
レージ・ノード電極２１９ｂａ並びに誘電体膜２２１並
びにセル・プレート電極２２２，ストレージ・ノード電
極２１９ｂｂ並びに誘電体膜２２１並びにセル・プレー
ト電極２２２，ストレージ・ノード電極２１９ｃａ並び
に誘電体膜２２１並びにセル・プレート電極２２２，ス
トレージ・ノード電極２１９ｃｂ並びに誘電体膜２２１
並びにセル・プレート電極２２２等により、それぞれト
レンチ２１６ｂａ，２１６ｂｂ，２１６ｃａ，２１６ｃ
ｂ等に形成されている。
【００１１】上記Ｎ+ 型ドレイン領域２０８ａｂａ，２
０８ａｂｂ等の上部のそれぞれの少なくとも一部のセル
・プレート電極２２２と誘電体膜２２１とは除去されて
おり、第１の層間絶縁膜２２３ａとセル・プレート電極
２２２とは第２の層間絶縁膜２２３ｂにより覆われてい
る。層間絶縁膜２２３ｂ，２２３ａには、Ｎ+ 型ドレイ
ン領域２０８ａｂａ，２０８ａｂｂ等にそれぞれに達す
るビット・コンタクト孔２２４ａｂａ，２２４ａｂｂ等
が設けられている。層間絶縁膜２２３ｂ上には、ビット
・コンタクト孔２２４ａｂａ，２２４ａｂｂ等を介して
それぞれＮ+ 型ドレイン領域２０８ａｂａ，２０８ａｂ
ｂ等に接続されるビット線２２５ａ，２２５ｂ等が設け
られている。
【００１２】トレンチ・スタックド型キャパシタを有す
るＤＲＡＭは上述のような構造であることから、トレン
チ・スタックド型キャパシタは、トレンチ２１６ｂａ，
２１６ｂｂ，２１６ｃａ，２１６ｃｂ等を覆う絶縁膜２
１７により、Ｐ型シリコン基板２０１から電気的に絶縁
されている。このため、トレンチ・スタックド型キャパ
シタを有するＤＲＡＭでは、上述のトレンチ型キャパシ
タにみられたトレンチ間のパンチスルーは起らず，かつ
接合リークも起らないため電荷保持時間も長くなるとい
う特徴を有している。また、トレンチ・スタックド型キ
ャパシタがＰ型シリコン基板２０１と電気的に絶縁され
ていることから、α線によるソフトエラーの発生も起り
にくくなる。
【００１３】
【発明が解決しようとする課題】しかしながら上記のト
レンチ・スタックド型キャパシタを有するＤＲＡＭのメ
モリセルは、ノード・コンタクト孔が必要なため、トレ
ンチ型キャパシタ（ノード・コンタクト孔が不用）を有
するＤＲＡＭのメモリセルに比べて平面占有面積（セル
サイズ）が大きくなる。
【００１４】例えば、０．５μｍデザイン・ルール（マ
スク・アライメント精度は±０．０５μｍ）を採用する
と、ゲート電極２０５ｂ等の幅（ゲート長）は０．５μ
ｍ、ノード・コンタクト孔２１８ｂａ等，トレンチ２１
６ｂａ等，およびビット・コンタクト孔２２４ａｂａ等
はそれぞれ０．５μｍ×０．５μｍ、ストレージ・ノー
ド電極２１９ｂａとストレージ・ノード電極２１９ｃａ
との間隔，およびストレージ・ノード電極２１９ｂａと
ストレージ・ノード電極２１９ｂｂとの間隔はそれぞれ
０．５μｍとなる。さらに、ビット・コンタクト孔２２
４ａｂａとゲート電極２０５ｂとの間隔，ゲート電極２
０５ｂとノード・コンタクト孔２１８ｂａとの間隔，ノ
ード・コンタクト孔２１８ｂａとトレンチ２１６ｂａと
の間隔，ノード・コンタクト孔２１８ｂａとストレージ
・ノード電極２１９ｂａとの間隔（マージン），および
トレンチ２１６ｂａとストレージ・ノード電極２１９ｂ
ａとの間隔（マージン）が、それぞれ０．２μｍである
とすると、図６に示したＤＲＡＭのメモリセルのビット
線方向の長さは２．８μｍ，ワード線方向の長さは１．
４μｍとなる。
【００１５】これに対して、同じデザイン・ルールを適
用したトレンチ型キャパシタを有するＤＲＡＭのメモリ
セルでは、メモリセルのワード線方向の長さはトレンチ
・スタックド型の場合と同様に１．４μｍであるが、ビ
ット線方向の長さは例えば２．２μｍ（トレンチとゲー
ト電極との間隔を０．３μｍとした）となり、トレンチ
・スタックド型の場合に比べて０．６μｍ短かくなる。
これは、上述のようにノード・コンタクト孔が不用なた
めである。
【００１６】本発明の目的は、トレンチ型キャパシタを
有するＤＲＡＭの利点を有し、かつ、トレンチ型キャパ
シタを有するＤＲＡＭのセルサイズ程度の小型のメモリ
セルからなるトレンチ型キャパシタを有するＤＲＡＭ
を、提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体記憶装置
は、Ｐ型シリコン基板の表面に選択的に設けられた素子
分離用のフィールド酸化膜を有し、上記Ｐ型シリコン基
板の表面に設けられた１つのＭＯＳトランジスタ，およ
び上記ＭＯＳトランジスタのＮ型ソース領域を貫通して
上記Ｐ型シリコン基板の表面に設けられたＵ字型のトレ
ンチに埋設された姿態を有して形成された１つのトレン
チ・スタックド型キャパシタから各々が形成された複数
のメモリセルを有し、上記ＭＯＳトランジスタがＮ型ド
レイン領域，上記Ｎ型ソース領域，ワード線を兼るゲー
ト電極，およびゲート絶縁膜からなり、上記ゲート電極
の上面を覆う第１の絶縁膜を有し、上記ＭＯＳトランジ
スタを覆う第２の絶縁膜を有し、上記ソース領域側の上
記ゲート電極上面の一部，並びに上記ソース領域を開口
する上記第２の絶縁膜に設けられた開口部と上記ソース
領域側の上記ゲート電極の側面に設けられた上記第２の
絶縁膜からなるスペーサとを有し、上記トレンチ・スタ
ックド型キャパシタが上記開口部を覆いかつ上記ソース
領域の上面において該ソース領域に直接に接続されるＮ
型の多結晶シリコン膜からなる第１のストレージ・ノー
ド電極，少なくとも上記第１のストレージ・ノード電極
の上面において該第１のストレージ・ノード電極に直接
に接続して上記トレンチの上端部における上記第１のス
トレージ・ノード電極の側面並びに上記トレンチの表面
に設けられた第３の絶縁膜を介して上記トレンチの表面
を覆う第２のストレージ・ノード電極，上記第２のスト
レージ・ノード電極を覆う誘電体膜，および上記誘電体
膜を覆うセル・プレート電極とからなり、上記ＭＯＳト
ランジスタ，および上記トレンチ・スタックド型キャパ
シタを覆う層間絶縁膜を有し、上記層間絶縁膜，上記第
２の絶縁膜，および上記ゲート絶縁膜を貫通してそれぞ
れの上記ドレイン領域に達する複数のビット・コンタク
ト孔を有し、それぞれの上記ビット・コンタクト孔を介
してそれぞれの上記ドレイン領域に接続される複数のビ
ット線を有する。
【００１８】好ましくは、素子分離用のフィールド酸化
膜の直下のＰ型シリコン基板の表面に設けられた第１の
Ｐ型チャネル・ストッパー領域，および上記トレンチに
より露出した上記Ｐ型シリコン基板の表面に設けられた
第２のＰ型チャネル・ストッパー領域を有し、上記第１
のストレージ・ノード電極の側面が上記第２のストレー
ジ・ノード電極により覆われている。
【００１９】さらに好ましくは、このＤＲＡＭが折り返
しビット線方式の半導体記憶装置であり、１つのゲート
電極と隣接し，上記フィールド酸化膜上に設けられた他
のゲート電極のトレンチ側の側面には、上記第２の絶縁
膜からなるスペーサを有する。
【００２０】本発明の半導体記憶装置の製造方法は、Ｐ
型シリコン基板の表面に選択的に第１のＰ型チャネル・
ストッパー領域とフィールド酸化膜とからなる素子分離
領域を形成し、上記素子分離領域に囲まれた上記Ｐ型シ
リコン基板の表面にゲート絶縁膜を形成する工程と、全
面に第１の導電体膜と第１の絶縁膜とを形成し、上記第
１の絶縁膜と上記第１の導電体膜とを順次エッチング
し、上面に上記第１の絶縁膜を有し，ワード線を兼ねる
上記第１の導電体膜からなる複数のゲート電極を形成す
る工程と、上記ゲート電極，および上記フィールド酸化
膜に自己整合的に、上記Ｐ型シリコン基板の表面に複数
のＮ型ソース領域と複数のＮ型ドレイン領域とを形成す
る工程と、全面に第２の絶縁膜を形成し、上記第２の絶
縁膜を異方性エッチングにより除去して上記ソース領域
側の上記ゲート電極上面の一部，並びに上記ソース領域
を開口する複数の開口部を形成し、同時に、それぞれの
上記ソース領域側の上記ゲート電極の側面に上記第２の
絶縁膜からなるスペーサをそれぞれ形成する工程と、全
面にＮ型多結晶シリコン膜，所定膜厚の第１のシリコン
酸化膜，所定膜厚のシリコン窒化膜，および第２のシリ
コン酸化膜を形成し、フォトレジスト膜をマスクにして
上記第２のシリコン酸化膜，上記シリコン窒化膜，上記
第１のシリコン酸化膜，上記Ｎ型多結晶シリコン膜，上
記Ｎ型ソース領域，および上記Ｐ型シリコン基板を順次
エッチングして、それぞれの上記ソース領域を貫通する
所定の深さの複数のＵ字型のトレンチを上記Ｐ型シリコ
ン基板の表面に形成する工程と、上記フォトレジスト膜
と上記第２のシリコン酸化膜とを順次除去し、熱酸化に
より上記Ｎ型多結晶シリコン膜の側面および上記トレン
チのそれぞれの表面にシリコン酸化膜からなる所定膜厚
の第３の絶縁膜を形成する工程と、上記シリコン窒化
膜，および上記第１のシリコン酸化膜を順次除去し、全
面に第２の導電体膜を形成し、上記第２の導電体膜，お
よび上記Ｎ型多結晶シリコン膜を順次エッチングして、
それぞれの上記開口部を覆いそれぞれの上記Ｎ型ソース
領域の上面に直接に接続する上記Ｎ型多結晶シリコン膜
からなる複数の第１のストレージ・ノード電極と、それ
ぞれの上記第１のストレージ・ノード電極を覆い，上記
第３の絶縁膜を介してそれぞれの上記トレンチ表面を覆
う上記第２の導電体膜からなる複数の第２のストレージ
・ノード電極とを形成する工程と、全面に所定膜厚の誘
電体膜と第３の導電体膜とを形成し、それぞれの上記Ｎ
型ドレイン領域上の少なくともビット・コンタクト孔が
形成される領域の上記第３の導電体膜，および上記誘電
体膜を除去し、上記第３の導電体膜からなるセル・プレ
ート電極を形成する工程と、全面に層間絶縁膜を形成
し、上記層間絶縁膜，上記第２の絶縁膜，および上記ゲ
ート絶縁膜を順次除去してそれぞれの上記Ｎ型ドレイン
領域に達する複数のビット・コンタクト孔を形成し、そ
れぞれの上記ビット・コンタクト孔を介してそれぞれの
上記Ｎ型ドレイン領域に接続される複数のビット線を形
成する工程と、を有する。
【００２１】好ましくは、複数の前記トレンチを形成し
た後、前記フォトレジスト膜をマスクにした斜め回転イ
オン注入法により、前記トレンチにより露出されたそれ
ぞれの前記Ｐ型シリコン基板の表面に第２のＰ型チャネ
ル・ストッパー領域を形成する工程を有し、前記第１の
絶縁膜がシリコン酸化膜からなり、前記第２の絶縁膜が
気相成長法によるシリコン酸化膜からなる。さらに好ま
しくは、上記第１のストレージ・ノード電極を、上記第
２の導電体膜の形成に先だって形成する工程を有する。
【００２２】
【実施例】次に、本発明について図面を参照して説明す
る。
【００２３】トレンチ・スタックド型キャパシタを有す
るＤＲＡＭの平面図である図１（ａ）と図１（ａ）のＡ
Ａ線での部分拡大断面図である図１（ｂ）とを参照する
と、本発明の第１の実施例によるＤＲＡＭは、オープン
・ビット線方式のＤＲＡＭであり、０．５μｍデザイン
・ルール（マスク・アライメント精度は±０．０５μ
ｍ）により形成されており、以下のようになっている。
【００２４】Ｐ型シリコン基板１０１の表面は素子分離
用の膜厚０．４〜０．６μｍ程度のフィールド酸化膜１
０３と膜厚１０〜１５ｎｍ程度のゲート酸化膜１０４と
により覆われ、フィールド酸化膜１０３の直下のＰ型シ
リコン基板１０１の表面には第１のＰ+ 型チャネル・ス
トッパー領域１０２ａが設けられ、フィールド酸化膜１
０３，およびゲート酸化膜１０４上にはワード線を兼ね
る膜厚２００ｎｍ程度の第１の導電体膜（例えば、Ｎ+
型多結晶シリコン膜からなる。これ以外に、シリサイド
膜，ポリサイド膜，あるいは高融点金属膜等を用いるこ
ともできる。）からなるゲート電極１０５ａ，１０５
ｂ，１０５ｃ等が設けられている。ゲート電極１０５ｂ
等の幅（ゲート長）は０．５μｍである。
【００２５】ゲート電極１０５ａ，１０５ｂ，１０５ｃ
等のそれぞれの上面は、第１の絶縁膜である膜厚１００
ｎｍ程度のシリコン酸化膜１０６により覆われている。
Ｐ型シリコン基板１０１の表面には、上記ゲート電極１
０５ａ，１０５ｂ，１０５ｃ等と上記フィールド酸化膜
１０３とに自己整合的に、Ｎ+ 型ソース領域１０７ｂ
ａ，１０７ｂｂ，１０７ｃａ，１０７ｃｂ等とＮ+ 型ド
レイン領域１０８ａｂａ，１０８ａｂｂ等とが設けられ
ている。Ｎ+ 型ソース領域１０７ｂａ並びにＮ+型ドレ
イン領域１０８ａｂａ等の幅（ゲート幅）と接合の深さ
とは、０．８μｍと０．２μｍ程度とである。Ｎ+ 型ソ
ース領域１０７ｂａとＮ+ 型ソース領域１０７ｂｂとの
間隔，Ｎ+ 型ソース領域１０７ｂａとＮ+ 型ソース領域
１０７ｃａとの間隔，およびＮ+ 型ドレイン領域１０８
ａｂａとＮ+ 型ドレイン領域１０８ａｂｂとの間隔は同
一であり、０．６μｍである。
【００２６】フィールド酸化膜１０３，ゲート電極１０
５ａ，１０５ｂ，１０５ｃ等，Ｎ+型ソース領域１０７
ｂａ，１０７ｂｂ，１０７ｃａ，１０７ｃｂ等，および
Ｎ+型ドレイン領域１０８ａｂａ，１０８ａｂｂ等の表
面には第２の絶縁膜である膜厚１００ｎｍ程度のシリコ
ン酸化膜１２１が設けられ、このシリコン酸化膜１２１
にはＮ+ 型ソース領域１０７ｂａからゲート電極１０５
ｂの上面の一部に延在する開口部１１１ｂａ，Ｎ+ 型ソ
ース領域１０７ｂｂからゲート電極１０５ｂの上面の一
部に延在する開口部１１１ｂｂ，Ｎ+ 型ソース領域１０
７ｃａからゲート電極１０５ｃの上面の一部に延在する
開口部１１１ｃａ，およびＮ+ 型ソース領域１０７ｃｂ
からゲート電極１０５ｃの上面の一部に延在する開口部
１１１ｃｂ等が設けられている。さらに、ゲート電極１
０５ｂのＮ+ 型ソース領域１０７ｂａおよびＮ+ 型ソー
ス領域１０７ｂｂ等に隣接する側面，およびゲート電極
１０５ｃのＮ+ 型ソース領域１０７ｃａおよびＮ+ 型ソ
ース領域１０７ｃｂ等に隣接する側面等には、上記第２
の絶縁膜からなるスペーサ１０９ａがそれぞれに設けら
れている。
【００２７】複数の第１のストレージ・ノード電極１１
２ａは、それぞれ膜厚５０ｎｍ程度のＮ+ 型多結晶シリ
コン膜から構成されている。それぞれの第１のストレー
ジ・ノード電極１１２ａは、スペーサ１０９ａの表面を
含めて上記開口部１１１ｂａを覆い，Ｎ+ 型ソース領域
１０７ｂａの上面においてこのＮ+ 型ソース領域１０７
ｂａに自己整合的に直接に接続され、スペーサ１０９ａ
の表面を含めて上記開口部１１１ｂｂを覆い，Ｎ+ 型ソ
ース領域１０７ｂｂの上面においてこのＮ+ 型ソース領
域１０７ｂｂに自己整合的に直接に接続され、スペーサ
１０９ａの表面を含めて上記開口部１１１ｃａを覆い，
Ｎ+ 型ソース領域１０７ｃａの上面においてこのＮ+ 型
ソース領域１０７ｃａに自己整合的に直接に接続され、
スペーサ１０９ａの表面を含めて上記開口部１１１ｃｂ
を覆い，Ｎ+ 型ソース領域１０７ｃｂの上面においてこ
のＮ+ 型ソース領域１０７ｃｂに自己整合的に直接に接
続されている。
【００２８】第１のストレージ・ノード電極１１２ａと
Ｎ+ 型ソース領域１０７ｂａとを貫通したＵ字型のトレ
ンチ１１６ｂａ，第１のストレージ・ノード電極１１２
ａとＮ+ 型ソース領域１０７ｂｂとを貫通したＵ字型の
トレンチ１１６ｂｂ，第１のストレージ・ノード電極１
１２ａとＮ+ 型ソース領域１０７ｃａとを貫通したＵ字
型のトレンチ１１６ｃａ，および第１のストレージ・ノ
ード電極１１２ａとＮ+ 型ソース領域１０７ｃｂとを貫
通したＵ字型のトレンチ１１６ｃｂ等が、Ｐ型シリコン
基板１０１の表面に設けられている。トレンチ１１６ｂ
ａ等の大きさと深さとは、それぞれ０．５μｍ×０．５
μｍと３μｍ程度とである。トレンチ１１６ｂａとゲー
ト電極１０５ｂとの間隔，およびトレンチ１１６ｂａと
Ｎ+ 型ソース領域１０７ｂａとの間隔（マージン）等
は、それぞれ０．３μｍ，および０．１５μｍである。
【００２９】トレンチ１１６ｂａ，１１６ｂｂ，１１６
ｃａ，１１６ｃｂ等の表面はそれぞれ第３の絶縁膜であ
るシリコン酸化膜１１７ａにより覆われている。このシ
リコン酸化膜１１７ａの膜厚は、このトレンチ１１６ｂ
ａにより露出されたＰ型シリコン基板１０１の表面を覆
う部分では５０ｎｍ程度であるが、例えばこのトレンチ
１１６ｂａにより露出された第１のストレージ・ノード
電極１１２ａの側面並びにこのトレンチ１１６ｂａによ
り露出されたＮ+ 型ソース領域１０７ｂａの側面等を覆
う部分では１００ｎｍとなっている。さらに、トレンチ
１１６ｂａ等により露出されたＰ型シリコン基板１０１
の表面には、それぞれ第２のＰ+ 型チャネル・ストッパ
ー領域１０２ｂが設けられている。この第２のＰ+ 型チ
ャネル・ストッパー領域１０２ｂは、上記第１のＰ+ 型
チャネル・ストッパー領域１０２ａに接続されている。
なお、上記第２のＰ+ 型チャネル・ストッパー領域１０
２ｂは、必ずしも必要ではないが、素子の微細化に伴な
いトレンチ１１１ｂａ等の口径が小さくなると、ストレ
ージ・ノード電極，誘電体膜，およびセル・プレート電
極がこれらトレンチに埋設された姿態を有して形成され
るためには上記シリコン酸化膜１１７ａの膜厚も薄くす
ることが必要となる。このような場合、第２のＰ+ 型チ
ャネル・ストッパー領域１０２ｂを設けておくならば、
トレンチ１１６ｂａ等の周辺のＰ型シリコン基板１０１
における空乏層の形成が抑制されるため、トレンチ・ス
タックド型キャパシタ間のパンチスルー現象の発生の低
減も容易になる。
【００３０】シリコン酸化膜１１７ａを介してトレンチ
１１６ｂａを覆い，第１のストレージ・ノード電極１１
２ａを介して開口部１１１ｂａを覆う第２のストレージ
・ノード電極１１９ｂａ、シリコン酸化膜１１７ａを介
してトレンチ１１６ｂｂを覆い，第１のストレージ・ノ
ード電極１１２ａを介して開口部１１１ｂｂを覆う第２
のストレージ・ノード電極１１９ｂｂ、シリコン酸化膜
１１７ａを介してトレンチ１１６ｃａを覆い，第１のス
トレージ・ノード電極１１２ａを介して開口部１１１ｃ
ａを覆う第２のストレージ・ノード電極１１９ｃａ、お
よびシリコン酸化膜１１７ａを介してトレンチ１１６ｃ
ｂを覆い，第１のストレージ・ノード電極１１２ａを介
して開口部１１１ｃｂを覆う第２のストレージ・ノード
電極１１９ｃｂ等が設けられている。例えば第２のスト
レージ・ノード電極１１９ｂａは、第１のストレージ・
ノード電極１１２ａを介して、Ｎ+ 型ソース領域１０７
ｂａに電気的に接続されている。本実施例における第１
のストレージ・ノード電極１１２ａは、従来のトレンチ
・スタックド型キャパシタを有するＤＲＡＭにおけるノ
ード・コンタクト孔と類似した機能を果している。
【００３１】第２のストレージ・ノード電極１１９ｂａ
等は、膜厚１００ｎｍ程度の第２の導電体膜（例えば、
Ｎ+ 型多結晶シリコン膜，あるいは高融点金属膜，シリ
サイド膜等でもよい）からなる。第２のストレージ・ノ
ード電極１１９ｂａ等の（水平面に射影した）長さ，お
よび（水平面に射影した）幅は、それぞれ１．１μｍ，
および０．９μｍである。第２のストレージ・ノード電
極１１９ｂａと第２のストレージ・ノード電極１１９ｂ
ｂとの間隔および第２のストレージ・ノード電極１１９
ｂａと第２のストレージ・ノード電極１１９ｃａとの間
隔等は、同一であり、それぞれ０．５μｍである。それ
ぞれの第１のストレージ・ノード電極１１２ａの側面と
第２のストレージ・ノード電極１１９ｂａ等の側面と
は、それぞれ一致している。
【００３２】上記第２のストレージ・ノード電極１１９
ｂａ，１１９ｂｂ，１１９ｃａ，１１９ｃｂ等の上面お
よび側面と上記第１のストレージ・ノード電極１１２ａ
の側面とはそれぞれ所定材料からなる所定膜厚の誘電体
膜１２１により覆われ、誘電体膜１２１は第３の導電体
膜からなる所定膜厚のセル・プレート電極１２２により
覆われている。少なくともビット・コンタクト孔が形成
される領域のＮ+ 型ドレイン領域１０８ａｂａ，１０８
ａｂｂ等の上のそれぞれのセル・プレート電極１２２と
誘電体膜１２１とは、除去されている。本実施例の（複
数の）トレンチ・スタックド型キャパシタは、第１のス
トレージ・ノード電極１１２ａ並びに第２のストレージ
・ノード電極１１９ｂａ並びに誘電体膜１２１並びにセ
ル・プレート電極１２２，第１のストレージ・ノード電
極１１２ａ並びに第２のストレージ・ノード電極１１９
ｂｂ並びに誘電体膜１２１並びにセル・プレート電極１
２２，第１のストレージ・ノード電極１１２ａ並びに第
２のストレージ・ノード電極１１９ｃａ並びに誘電体膜
１２１並びにセル・プレート電極１２２，第１のストレ
ージ・ノード電極１１２ａ並びに第２のストレージ・ノ
ード電極１１９ｃｂ並びに誘電体膜１２１並びにセル・
プレート電極１２２等により、それぞれトレンチ１１６
ｂａ，１１６ｂｂ，１１６ｃａ，１１６ｃｂ等に形成さ
れている。
【００３３】セル・プレート電極１２２とシリコン酸化
膜１０９とは、所定膜厚の層間絶縁膜１２３により覆わ
れている。層間絶縁膜１２３，第２の絶縁膜であるシリ
コン酸化膜１０９，およびゲート酸化膜１０４を貫通し
てＮ+ 型ドレイン領域１０８ａｂａ，１０８ａｂｂ等に
達する複数のビット・コンタクト孔１２４ａｂａ，１２
４ａｂｂ等が設けられている。例えばビット・コンタク
ト孔１２４ａｂａの大きさは０．５μｍ×０．５μｍで
あり、ビット・コンタクト孔１２４ａｂａとゲート電極
１０５ｂ（およびゲート電極１０５ａ）との間隔，およ
びビット・コンタクト孔１２４ａｂａとＮ+ 型ドレイン
領域１０８ａｂａとの間隔（マージン）は、０．２μ
ｍ，および０．１５μｍである。層間絶縁膜１２３上に
は、アルミニウム膜等からなる所定膜厚のビット線１２
５ａ，１２５ｂ等が設けられている。これらビット線１
２５ａ，１２５ｂ等は、ビット・コンタクト孔１２４ａ
ｂａ，１２４ａｂｂ等を介して、Ｎ+ 型ドレイン領域１
０８ａｂａ，１０８ａｂｂ等に接続されている。
【００３４】上記第１の実施例は、トレンチ・スタック
ド型キャパシタがシリコン酸化膜１１７ａと第２のＰ+
型チャネル・ストッパー領域１０２ｂとによりＰ型シリ
コン基板１０１から電気的に絶縁されるため、前述の従
来のトレンチ・スタックド型キャパシタを有するＤＲＡ
Ｍと同様に、トレンチ・スタックド型キャパシタ間のパ
ンチスルーは起らず，かつ接合リークも起らないため電
荷保持時間も長くなるという特徴を有している。また、
本実施例のトレンチ・スタックド型キャパシタがＰ型シ
リコン基板と電気的に絶縁されていることから、α線に
よるソフトエラーの発生も起りにくくなる。さらに本実
施例のメモリセルの平面占有面積（セルサイズ）は、上
述したそれぞれのディメンジョンから、２．２μｍ×
１．４μｍ（従来のトレンチ型キャパシタを有するＤＲ
ＡＭのメモリセルのセルサイズと同じ値）となり、従来
のトレンチ・スタックド型キャパシタを有するＤＲＡＭ
のメモリセルのセルサイズに比べて充分に小さくなる。
【００３５】図１と、図１（ａ）のＡＡ線での部分拡大
断面図であり，製造工程の断面図である図２と、図１
（ａ）のＡＡ線での部分拡大断面図であり，製造工程の
断面図である図３とを併せて参照すると、上記第１の実
施例のＤＲＡＭの製造方法は、以下のようになる。
【００３６】まず、Ｐ型シリコン基板１０１の表面に選
択的に第１のＰ+ 型チャネル・ストッパー領域１０２ａ
とフィールド酸化膜１０３とからなる素子分離領域が形
成され、ゲート酸化膜１０４が形成される。全面に例え
ばＮ+ 型多結晶シリコン膜からなる第１の導電体膜と第
１の絶縁膜であるシリコン酸化膜１０６とが形成され、
これらシリコン酸化膜１０６と第１の導電体膜とが同一
パターンに順次パターニングされ、第１の導電体膜から
なるワード線を兼ねる複数のゲート電極１０５ａ，１０
５ｂ，１０５ｃ等が形成される。このとき、シリコン酸
化膜１０６は、ゲート電極１０５ａ，１０５ｂ，１０５
ｃ等の上面にのみ残留形成される。ゲート酸電極１０５
ｂ等とフィールド酸化膜１０３とをマスクにした砒素の
イオン注入により、Ｎ+ 型ソース領域１０７ｂａ等とＮ
+ 型ドレイン領域１０８ａｂａ等とが形成される。全面
に第２の絶縁膜であるシリコン酸化膜１０９が気相成長
法により形成され、フォトレジスト膜１１０ａをマスク
にした異方性エッチングにより、シリコン酸化膜１０９
には開口部１１１ｂａ等が形成され、シリコン酸化膜１
０９からなるスペーサ１０９ａがゲート電極１０５ｂ等
のＮ+ 型ソース領域１０７ｂａ等の側の側面に形成され
る。このとき、スペーサ１０９ａの直下を除き、Ｎ+ 型
ソース領域１０７ｂａの表面を覆ったゲート酸化膜１０
４もエッチング除去される。このエッチングに際して、
シリコン酸化膜１０６の膜厚はゲート酸化膜１０４の膜
厚に対して充分に厚いことから、ゲート電極１０５ｂ等
の上面が露出されることが防がれる〔図１（ａ），図２
（ａ）〕。
【００３７】次に、上記フォトレジスト膜１１０ａが除
去された後、全面に膜厚５０ｎｍ程度のＮ+ 型多結晶シ
リコン膜１１２，膜厚２０ｎｍ程度の第１のシリコン酸
化膜１１３，膜厚２０ｎｍ程度のシリコン窒化膜１１
４，および膜厚３００ｎｍ程度の第２のシリコン酸化膜
１１５が、順次形成される。フォトレジスト膜１１０ｂ
をマスクにして、シリコン酸化膜１１５，シリコン窒化
膜１１４，シリコン酸化膜１１３，Ｎ+ 型多結晶シリコ
ン膜１１２，Ｎ+ 型ソース領域１０７ｂａ等，およびＰ
型シリコン基板１０１が順次エッチングされ、Ｕ字型の
トレンチ１１６ｂａ等が形成される。さらにフォトレジ
スト膜１１０ｂをマスクにした斜め回転イオン注入法に
より、１０13ｃｍ-2程度のボロンがトレンチ１１６ｂａ
等により露出されたＰ型シリコン基板１０１の表面に導
入され、第２のＰ+ 型チャネル・ストッパー領域１０２
ｂが形成される〔図１（ａ），（ｂ），図２（ｂ）〕。
【００３８】フォトレジスト膜１１０ｂと第２のシリコ
ン酸化膜１１５とが除去された後、シリコン窒化膜１１
４をマスクにして熱酸化が行なわれ、トレンチ１１６ｂ
ａ等の表面には第３の絶縁膜であるシリコン酸化膜１１
７が形成される。このシリコン酸化膜１１７のＰ型シリ
コン基板１０１表面を覆う部分の膜厚は１００ｎｍであ
るが、Ｎ+ 型多結晶シリコン膜１１２の側面，およびＮ
+ 型ソース領域１０７ｂａ等の側面を覆う部分のシリコ
ン酸化膜１１７の膜厚は、増速酸化のため、１５０ｎｍ
程度となる〔図３（ａ）〕。
【００３９】次に、ウェットエッチングによりシリコン
窒化膜１１４が除去され、さらに等方性エッチングによ
りシリコン酸化膜１１３が除去される。シリコン酸化膜
１１３の除去のエッチングは充分に行なわれ、シリコン
酸化膜１１７の膜厚もそれぞれの部分で５０ｎｍ程度薄
くなり、シリコン酸化膜１１７ａとなる〔図３
（ｂ）〕。
【００４０】次に、全面に第２の導電体膜が形成され
る。フォトレジスト膜（図示せず）をマスクにして第２
の導電体膜と上記Ｎ+ 型多結晶シリコン膜１１２とが順
次エッチングされ、Ｎ+ 型多結晶シリコン膜１１２から
なる複数の第１のストレージ・ノード電極１１２ａと第
２の導電体膜からなる第２のストレージ・ノード電極１
１９ｂａ等とが形成される〔図１（ａ），（ｂ），図３
（ｃ）〕。
【００４１】続いて、全面に誘電体膜１２１と第３の導
電体膜とが形成され、少なくともビット・コンタクト孔
が形成される領域の第３の導電体膜と誘電体膜１２１と
が除去される。これにより、第３の導電体膜からなるセ
ル・プレート電極１２２が形成される。次に、全面に所
定膜厚の層間絶縁膜１２３が形成され、層間絶縁膜１２
３，シリコン酸化膜１０９，およびゲート酸化膜１０４
が順次エッチング除去され、Ｎ+ 型ドレイン領域１０８
ａｂａ等に達するビット・コンタクト孔１２４ａｂａ等
が形成される。さらに、ビット線１２５ａ等が形成さ
れ、本実施例によるＤＲＡＭが得られる〔図１（ａ），
（ｂ）〕。
【００４２】なお、第３の絶縁膜として気相成長法によ
る第２のシリコン窒化膜を用いてもよい。この場合に
は、第２のＰ+ 型チャネル・ストッパー領域１０２ａを
形成し、第２のシリコン酸化膜１１５を除去した後、全
面に膜厚５０ｎｍ程度のシリコン窒化膜を減圧気相成長
法により形成し、全面にフォトレジスト膜を形成する。
このフォトレジスト膜をエッチバックしてトレンチ１１
６ｂａ等のみをこのフォトレジストで埋め込み、シリコ
ン窒化膜１１４，およびシリコン酸化膜１１３をエッチ
ングし、このフォトレジスト膜を除去することにより実
現する。この場合には上記第１の実施例と異なり、トレ
ンチ上端での第３の絶縁膜の膜厚が厚くなるということ
が避けらる。
【００４３】製造工程の断面図である図４を参照する
と、本発明の第２の実施例は、上記第１の実施例に比べ
て第１のストレージ・ノード電極１１２ｂと第２のスト
レージ・ノード電極１１９ｂａ等との位置関係が異なっ
ている。すなわち、それぞれの第１のストレージ・ノー
ド電極１１２ｂの上面と側面とが第２のストレージ・ノ
ード電極１１９ｂａ等により覆われている。
【００４４】本実施例の製造方法の要部は、次の点にあ
る。まず、図３（ｂ）に示した工程までは上記第１の実
施例と同様の方法に形成され、フォトレジスト膜１１０
ｃをマスクにしてＮ+ 型多結晶シリコン膜１１２（図３
（ｂ）参照）がエッチングされ、第１のストレージ・ノ
ード電極１１２ｂが形成される。この第１のストレージ
・ノード電極１１２ｂは、第１の絶縁膜であるシリコン
酸化膜１０９に設けられた開口部１１１ｂａ等（図２
（ａ）参照）は覆うが、第１のスノレージ・ノード電極
１１２ａより小さく作られている〔図４（ａ）〕。
【００４５】次に、フォトレジスト膜１１０ｃが除去さ
れた後、上記第１の実施例と同様の方法により、第２の
ストレージ・ノード電極１１９ｂａ等が形成される〔図
４（ｂ）〕。
【００４６】上記第２の実施例のＤＲＡＭのメモリセル
のセルサイズは、上記第１の実施例のＤＭＡＭのメモリ
セルのセルサイズに等しい。上記第１の実施例に比べて
本実施例によると、第２のストレージ・ノード電極に形
成された段部の数が増加することから、本実施例による
トレンチ・スタックド型キャパシタの蓄積容量は大きく
なる。
【００４７】トレンチ・スタックド型キャパシタを有す
るＤＲＡＭの平面図である図５（ａ）と図５（ａ）のＢ
Ｂ線での部分拡大断面図である図５（ｂ）とを参照する
と、本発明の第３の実施例によるＤＲＡＭは、折り返し
ビット線方式のＤＲＡＭであり、０．５μｍデザイン・
ルール（マスク・アライメント精度は±０．０５μｍ）
により形成されており、以下のようになっている。
【００４８】Ｐ型シリコン基板１０１のフィールド酸化
膜１０３とゲート酸化膜１０４とにより覆われ、フィー
ルド酸化膜１０３の直下のＰ型シリコン基板１０１の表
面には第１のＰ+ 型チャネル・ストッパー領域１０２ａ
が設けられ、フィールド酸化膜１０３，およびゲート酸
化膜１０４上にはワード線を兼ねる第１の導電体膜（例
えば、膜厚２００ｎｍ程度のＮ+ 型多結晶シリコン膜）
からなるゲート電極１３５ａ，１３５ｂ，１３５ｃ，１
３５ｄ，１３５ｅ等が設けられている。ゲート電極１３
５ｂ等のゲート電極として機能する部分での幅（ゲート
長）は０．５μｍである。ゲート電極１３５ｂ等のそれ
ぞれの上面は、第１の絶縁膜であるシリコン酸化膜１０
６により覆われている。Ｐ型シリコン基板１０１の表面
には、上記ゲート電極１３５ａ，１３５ｂ，１３５ｃ，
１３５ｄ，１３５ｅ等と上記フィールド酸化膜１０３と
に自己整合的に、Ｎ+ 型ソース領域１３７ｂａ，１３７
ｃａ，１３７ｄａ，１３７ｅａ等とＮ+ 型ドレイン領域
１３８ａｂａ，１３８ｃｄａ等とが設けられている。Ｎ
+ 型ソース領域１３７ｂａ並びにＮ+ 型ドレイン領域１
３８ａｂａ等の幅（ゲート幅）と接合の深さとは、０．
８μｍと０．２μｍ程度とである。Ｎ+ 型ソース領域１
３７ｂａとＮ+ 型ソース領域１３７ｃａとの間隔，Ｎ+
型ソース領域１３７ｂａとＮ+ 型ソース領域１３７ｅａ
との間隔は、０．６μｍ，１．２μｍである。
【００４９】フィールド酸化膜１０３，ゲート電極１３
５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅ等，Ｎ
+ 型ソース領域１３７ｂａ，１３７ｃａ，１３７ｄａ，
１３７ｅａ等，およびＮ+ 型ドレイン領域１３８ａｂ
ａ，１３８ｃｄａ等の表面には第２の絶縁膜であるシリ
コン酸化膜１２１が設けられ、このシリコン酸化膜１２
１には開口部１４１ｂａ，１４１ｃａ，１４１ｄａ，１
４１ｅａ等が設けられている。例えば、開口部１４１ｂ
ａは、一端がゲート電極１３５ｂの上面にあり、Ｎ+ 型
ソース領域１３７ｂａの上面を露出させ、他端がゲート
電極１３５ｃに延在している。開口部１４１ｂａ等によ
り開口されたゲート電極１３５ｂ，１３５ｃ等のＮ+ 型
ソース領域１３７ｂａ等の側の側面には、上記第２の絶
縁膜からなるスペーサ１０９ａがそれぞれに設けられて
いる。
【００５０】複数の第１のストレージ・ノード電極１１
２ｃは、それぞれ膜厚５０ｎｍ程度のＮ+ 型多結晶シリ
コン膜から構成されている。それぞれの第１のストレー
ジ・ノード電極１１２ａは、例えば、スペーサ１０９ａ
の表面を含めて上記開口部１４１ｂａを覆い，Ｎ+ 型ソ
ース領域１３７ｂａの上面においてこのＮ+ 型ソース領
域１３７ｂａに自己整合的に直接に接続されている。
【００５１】第１のストレージ・ノード電極１１２ｃと
Ｎ+ 型ソース領域１３７ｂａとを貫通したＵ字型のトレ
ンチ１４６ｂａ，第１のストレージ・ノード電極１１２
ｃとＮ+ 型ソース領域１３７ｃａとを貫通したＵ字型の
トレンチ１４６ｃａ，第１のストレージ・ノード電極１
１２ｃとＮ+ 型ソース領域１３７ｄａとを貫通したＵ字
型のトレンチ１４６ｄａ，および第１のストレージ・ノ
ード電極１１２ｃとＮ+ 型ソース領域１３７ｅａとを貫
通したＵ字型のトレンチ１４６ｅａ等が、Ｐ型シリコン
基板１０１の表面に設けられている。トレンチ１４６ｂ
ａ等の大きさと深さとは、それぞれ０．５μｍ×０．５
μｍと３μｍ程度とである。トレンチ１６６ｂａとゲー
ト電極１３５ｂとの間隔，トレンチ１６６ｂａとゲート
電極１３５ｃとの間隔，およびトレンチ１４６ｂａとＮ
+ 型ソース領域１３７ｂａとの間隔（マージン）等は、
それぞれ０．３μｍ，０．２μｍ，および０．１５μｍ
である。
【００５２】トレンチ１４６ｂａ等の表面はそれぞれ第
３の絶縁膜であるシリコン酸化膜１１７ａにより覆われ
ている。さらに、トレンチ１４６ｂａ等により露出され
たＰ型シリコン基板１０１の表面には、それぞれ第２の
Ｐ+ 型チャネル・ストッパー領域１０２ｂが設けられて
いる。
【００５３】シリコン酸化膜１１７ａを介してトレンチ
１４６ｂａを覆い，第１のストレージ・ノード電極１１
２ｃを介して開口部１４１ｂａを覆う第２のストレージ
・ノード電極１４９ｂａと、シリコン酸化膜１１７ａを
介してトレンチ１４６ｃａを覆い，第１のストレージ・
ノード電極１１２ｃを介して開口部１４１ｃａを覆う第
２のストレージ・ノード電極１４９ｃａと、シリコン酸
化膜１１７ａを介してトレンチ１４６ｄａを覆い，第１
のストレージ・ノード電極１１２ｃを介して開口部１４
１ｄａを覆う第２のストレージ・ノード電極１４９ｄａ
と、シリコン酸化膜１１７ａを介してトレンチ１４６ｅ
ａを覆い，第１のストレージ・ノード電極１１２ｃを介
して開口部１４１ｅａを覆う第２のストレージ・ノード
電極１４９ｅａと等が、設けられている。例えば第２の
ストレージ・ノード電極１４９ｂａは、第１のストレー
ジ・ノード電極１１２ｃを介して、Ｎ+ 型ソース領域１
３７ｂａに電気的に接続されている。本実施例における
第１のストレージ・ノード電極１１２ｃも、上記第１，
第２の実施例と同様に、従来のトレンチ・スタックド型
キャパシタを有するＤＲＡＭにおけるノード・コンタク
ト孔と類似した機能を果している。
【００５４】第２のストレージ・ノード電極１４９ｂａ
等は、膜厚１００ｎｍ程度の第２の導電体膜（例えば、
Ｎ+ 型多結晶シリコン膜，あるいは高融点金属膜，シリ
サイド膜等でもよい）からなる。第２のストレージ・ノ
ード電極１４９ｂａ等の（水平面に射影した）長さ，お
よび（水平面に射影した）幅は、それぞれ１．９μｍ，
および０．９μｍである。第２のストレージ・ノード電
極１４９ｂａと第２のストレージ・ノード電極１４９ｃ
ａとの間隔および第２のストレージ・ノード電極１４９
ｂａと第２のストレージ・ノード電極１４９ｅａとの間
隔等は、同一であり、それぞれ０．５μｍである。それ
ぞれの第１のストレージ・ノード電極１１２ｃの側面と
第２のストレージ・ノード電極１４９ｂａ等の側面と
は、それぞれ一致している。
【００５５】上記第２のストレージ・ノード電極１４９
ｂａ，１４９ｃａ，１４９ｄａ，１４９ｅａ等の上面お
よび側面と上記第１のストレージ・ノード電極１１２ｃ
の側面とはそれぞれ所定材料からなる所定膜厚の誘電体
膜１２１により覆われ、誘電体膜１２１は第３の導電体
膜からなる所定膜厚のセル・プレート電極１５２により
覆われている。少なくともビット・コンタクト孔が形成
される領域のＮ+ 型ドレイン領域１３８ａｂａ，１３８
ｃｄａ等の上のそれぞれのセル・プレート電極１５２と
誘電体膜１２１とは、除去されている。本実施例の（複
数の）トレンチ・スタックド型キャパシタは、第１のス
トレージ・ノード電極１１２ｃ並びに第２のストレージ
・ノード電極１４９ｂａ並びに誘電体膜１２１並びにセ
ル・プレート電極１５２，第１のストレージ・ノード電
極１１２ｃ並びに第２のストレージ・ノード電極１４９
ｃａ並びに誘電体膜１２１並びにセル・プレート電極１
５２，第１のストレージ・ノード電極１１２ｃ並びに第
２のストレージ・ノード電極１４９ｄａ並びに誘電体膜
１２１並びにセル・プレート電極１５２，第１のストレ
ージ・ノード電極１１２ｃ並びに第２のストレージ・ノ
ード電極１４９ｅａ並びに誘電体膜１２１並びにセル・
プレート電極１５２等により、それぞれトレンチ１４６
ｂａ，１４６ｃａ，１４６ｄａ，１４６ｅａ等に形成さ
れている。
【００５６】セル・プレート電極１５２とシリコン酸化
膜１０９とは、所定膜厚の層間絶縁膜１２３により覆わ
れている。層間絶縁膜１２３，第２の絶縁膜であるシリ
コン酸化膜１０９，およびゲート酸化膜１０４を貫通し
てＮ+ 型ドレイン領域１３８ａｂａ，１３８ｃｄａ等に
達する複数のビット・コンタクト孔１５４ａｂａ，１５
４ｃｄａ等が設けられている。例えばビット・コンタク
ト孔１５４ａｂａ等の大きさは０．５μｍ×０．５μｍ
であり、ビット・コンタクト孔１５４ａｂａとゲート電
極１３５ｂ（およびゲート電極１３５ａ）との間隔，お
よびビット・コンタクト孔１５４ａｂａとＮ+ 型ドレイ
ン領域１３８ａｂａとの間隔（マージン）は、０．２μ
ｍ，および０．１５μｍである。層間絶縁膜１２３上に
は、アルミニウム膜等からなる所定膜厚のビット線１２
５ａａ，１２５ａｂ等が設けられている。これらビット
線１２５ａａ，１２５ａｂ等は、ビット・コンタクト孔
１５４ａｂａ，１５４ｃｄａ等を介して、Ｎ+ 型ドレイ
ン領域１３８ａｂａ，１３８ｃｄａ等に接続されてい
る。
【００５７】上記第３の実施例は、上記第１，第２の実
施例と同様に、トレンチ・スタックド型キャパシタがシ
リコン酸化膜１１７ａと第２のＰ+ 型チャネル・ストッ
パー領域１０２ｂとによりＰ型シリコン基板１０１から
電気的に絶縁されるため、前述の従来のトレンチ・スタ
ックド型キャパシタを有するＤＲＡＭと同様に、トレン
チ・スタックド型キャパシタ間のパンチスルーは起ら
ず，かつ接合リークも起らないため電荷保持時間も長く
なるという特徴を有している。また、本実施例のトレン
チ・スタックド型キャパシタがＰ型シリコン基板と電気
的に絶縁されていることから、α線によるソフトエラー
の発生も起りにくくなる。さらに本実施例のメモリセル
の平面占有面積（セルサイズ）は、上述したそれぞれの
ディメンジョンから、２．７５μｍ×１．４μｍとな
り、本実施例のＤＲＡＭが折り返しビット線方式である
にもかかわらず、従来のトレンチ・スタックド型キャパ
シタを有するＤＲＡＭのメモリセルのセルサイズに比べ
て小さくなる。
【００５８】なお、上記第３の実施例において、上記第
２の実施例と同様に、第１のストレージ・ノード電極を
第２のストレージ・ノード電極のより覆われるように構
成することも可能である。
【００５９】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、トレンチ・スタックド型キャパシタを有するＤ
ＲＡＭであり、従来のトレンチ・スタックド型キャパシ
タを有するＤＲＡＭと同様に、トレンチ・スタックド型
キャパシタ間のパンチスルーは起らず，かつ接合リーク
も起らないため電荷保持時間も長くなるという特徴を有
し、α線によるソフトエラーの発生も起りにくくなる。
【００６０】さらに本発明によれば、ソース領域を貫通
して設けられたトレンチに形成されるキャパシタのスト
レージ・ノード電極が第１のストレージ・ノード電極と
第２のストレージ・ノード電極とからなり、第１のスト
レージ・ノード電極がソース領域の上面に直接に接続し
て形成され、第２のストレージ・ノード電極が少なくと
も第１のストレージ・ノード電極の上面においてこれと
接続しているため、従来のようなソース領域とストレー
ジ・ノード電極とを接続するためのノード・コンタクト
孔が不用とたる。このため、本発明によるＤＲＡＭのメ
モリセルの平面占有面積（セルサイズ）は、同一のデザ
イン・ルールで形成した従来のトレンチ・スタックド型
キャパシタを有するＤＲＡＭのメモリセルのセルサイズ
に比べて充分に小さくなり、同一のデザイン・ルールで
形成した従来のトレンチ型キャパシタを有するＤＲＡＭ
のメモリセルのセルサイズとほぼ等しくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の平面図，および部分拡
大断面図である。
【図２】上記第１の実施例の製造工程の断面図である。
【図３】上記第１の実施例の製造工程の断面図である。
【図４】本発明の第２の実施例の製造工程の断面図であ
る。
【図５】本発明の第３の実施例の平面図，および部分拡
大断面図である。
【図６】従来のトレンチ・スタックド型キャパシタを有
するＤＲＡＭの平面図，および部分拡大断面図である。
【符号の説明】
１０１，２０１ Ｐ型シリコン基板 １０２ａ，１０２ｂ Ｐ+ 型チャネル・ストッパー領
域 １０３，２０３ フィールド酸化膜 １０４，２０４ ゲート酸化膜 １０５ａ，１０５ｂ，１０５ｃ，１３５ａ，１３５ｂ，
１３５ｃ，１３５ｄ，１３５ｅ，２０５ａ，２０５ｂ，
２０５ｃ ゲート電極 １０６，１０９，１１３，１１５，１１７，１１７ａ
シリコン酸化膜 １０７ｂａ，１０７ｂｂ，１０７ｃａ，１０７ｃｂ，１
３７ｂａ，１３７ｃａ，１３７ｄａ，１３７ｅａ，２０
７ｂａ，２０７ｂｂ，２０７ｃａ，２０７ｃｂＮ+ 型ソ
ース領域 １０８ａｂａ，１０８ａｂｂ，１３８ａｂａ，１３８ｃ
ｄａ，２０８ａｂａ，２０８ａｂｂ Ｎ+ 型ドレイン
領域 １０９ａ スペーサ １１０ａ，１１０ｂ，１１０ｃ フォトレジスト膜 １１１ｂａ，１１１ｂｂ，１１１ｃａ，１１１ｃｂ，１
４１ｂａ，１４１ｃａ，１４１ｄａ，１４１ｅａ 開
口部 １１２ Ｎ+ 型多結晶シリコン膜 １１２ａ，１１２ｂ，１１２ｃ 第１のストレージ・
ノード電極 １１４ シリコン窒化膜 １１６ｂａ，１１６ｂｂ，１１６ｃａ，１４６ｃｂ，１
４６ｂａ，１４６ｃａ，１４６ｄａ，２１６ｅａ，２１
６ｂａ，２１６ｂｂ，２１６ｃａ，２１６ｃｂトレンチ １１９ｂａ，１１９ｂｂ，１１９ｃａ，１１９ｃｂ，１
４９ｂａ，１４９ｃａ，１４９ｄａ，１４９ｅａ 第
２のストレージ・ノード電極 １２１，２２１ 誘電体膜 １２２，１５２，２２２ セル・プレート電極 １２３，２２３ａ，２２３ｂ 層間絶縁膜 １２４ａｂａ，１２４ａｂｂ，１５４ａｂａ，１５４ｃ
ｄａ，２２４ａｂａ，２２４ａｂｂ ビット・コンタ
クト孔 １２５ａ，１２５ｂ，１５５ａａ，１５５ａｂ，２２５
ａ，２２５ｂ ビット線 ２１７ 絶縁膜 ２１８ｂａ，２１８ｂｂ，２１８ｃａ，２１８ｃｂ
ノード・コンタクト孔 ２２０ｂａ，２２０ｂｂ，２２０ｃａ，２２０ｃｂ
ストレージ・ノード電極

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 Ｐ型シリコン基板の表面に選択的に設け
    られた素子分離用のフィールド酸化膜を有し、前記Ｐ型
    シリコン基板の表面に設けられた１つのＭＯＳトランジ
    スタ，および前記ＭＯＳトランジスタのＮ型ソース領域
    を貫通して前記Ｐ型シリコン基板の表面に設けられたＵ
    字型のトレンチに埋設された姿態を有して形成された１
    つのトレンチ・スタックド型キャパシタから各々が形成
    された複数のメモリセルを有することと、 前記ＭＯＳトランジスタがＮ型ドレイン領域，前記Ｎ型
    ソース領域，ワード線を兼るゲート電極，およびゲート
    絶縁膜からなり、前記ゲート電極の上面を覆う第１の絶
    縁膜を有し、前記ＭＯＳトランジスタを覆う第２の絶縁
    膜を有し、前記ソース領域側の前記ゲート電極上面の一
    部，並びに前記ソース領域を開口する前記第２の絶縁膜
    に設けられた開口部と前記ソース領域側の前記ゲート電
    極の側面に設けられた前記第２の絶縁膜からなるスペー
    サとを有することと、 前記トレンチ・スタックド型キャパシタが、前記開口部
    を覆い，かつ前記ソース領域の上面において該ソース領
    域に直接に接続されるＮ型の多結晶シリコン膜からなる
    第１のストレージ・ノード電極と、少なくとも前記第１
    のストレージ・ノード電極の上面において該第１のスト
    レージ・ノード電極に直接に接続し，前記トレンチの上
    端部における前記第１のストレージ・ノード電極の側面
    並びに前記トレンチの表面に設けられた第３の絶縁膜を
    介して前記トレンチの表面を覆う第２のストレージ・ノ
    ード電極と、前記第２のストレージ・ノード電極を覆う
    誘電体膜と、前記誘電体膜を覆うセル・プレート電極と
    からなることと、 前記ＭＯＳトランジスタ，および前記トレンチ・スタッ
    クド型キャパシタを覆う層間絶縁膜を有し、前記層間絶
    縁膜，前記第２の絶縁膜，および前記ゲート絶縁膜を貫
    通してそれぞれの前記ドレイン領域に達する複数のビッ
    ト・コンタクト孔を有し、それぞれの前記ビット・コン
    タクト孔を介してそれぞれの前記ドレイン領域に接続さ
    れる複数のビット線を有することとを併せて特徴とする
    半導体記憶装置。
  2. 【請求項２】 前記フィールド酸化膜の直下の前記Ｐ型
    シリコン基板の表面に設けられた第１のＰ型チャネル・
    ストッパー領域と、前記トレンチにより露出した前記Ｐ
    型シリコン基板の表面に設けられた第２のＰ型チャネル
    ・ストッパー領域とを有することを特徴とする請求項１
    記載の半導体記憶装置。
  3. 【請求項３】 前記第１のストレージ・ノード電極の側
    面が前記第２のストレージ・ノード電極により覆われて
    いることを特徴とする請求項１，あるいは請求項２記載
    の半導体記憶装置。
  4. 【請求項４】 前記半導体記憶装置が折り返しビット線
    方式の半導体記憶装置であることと、 前記開口部の一端が、前記トレンチを介して前記ゲート
    電極と隣接し，前記フィールド酸化膜上に設けられた他
    のゲート電極の上面に設けられたことと、 前記他のゲート電極における前記トレンチ側の側面に
    は、前記第２の絶縁膜からなるスペーサを有することと
    を併せて特徴とする請求項１，請求項２，あるいは請求
    項３記載の半導体記憶装置。
  5. 【請求項５】 Ｐ型シリコン基板の表面に選択的に第１
    のＰ型チャネル・ストッパー領域とフィールド酸化膜と
    からなる素子分離領域を形成し、前記素子分離領域に囲
    まれた前記Ｐ型シリコン基板の表面にゲート絶縁膜を形
    成する工程と、 全面に第１の導電体膜と第１の絶縁膜とを形成し、前記
    第１の絶縁膜と前記第１の導電体膜とを順次エッチング
    し、上面に前記第１の絶縁膜を有し，前記第１の導電体
    膜からなるワード線を兼ねる複数のゲート電極を形成す
    る工程と、 前記ゲート電極，および前記フィールド酸化膜に自己整
    合的に、前記Ｐ型シリコン基板の表面に複数のＮ型ソー
    ス領域と複数のＮ型ドレイン領域とを形成する工程と、 全面に第２の絶縁膜を形成し、前記第２の絶縁膜を異方
    性エッチングにより除去して前記ソース領域側の前記ゲ
    ート電極上面の一部，並びに前記ソース領域を開口する
    複数の開口部を形成し、同時に、それぞれの前記ソース
    領域側の前記ゲート電極の側面に前記第２の絶縁膜から
    なるスペーサをそれぞれ形成する工程と、 全面にＮ型多結晶シリコン膜，所定膜厚の第１のシリコ
    ン酸化膜，所定膜厚のシリコン窒化膜，および第２のシ
    リコン酸化膜を形成し、フォトレジスト膜をマスクにし
    て前記第２のシリコン酸化膜，前記シリコン窒化膜，前
    記第１のシリコン酸化膜，前記Ｎ型多結晶シリコン膜，
    前記Ｎ型ソース領域，および前記Ｐ型シリコン基板を順
    次エッチングして、それぞれの前記ソース領域を貫通す
    る所定の深さの複数のＵ字型のトレンチを前記Ｐ型シリ
    コン基板の表面に形成する工程と、 前記フォトレジスト膜と前記第２のシリコン酸化膜とを
    順次除去し、熱酸化により前記Ｎ型多結晶シリコン膜の
    側面および前記トレンチのそれぞれの表面にシリコン酸
    化膜からなる所定膜厚の第３の絶縁膜を形成する工程
    と、 前記シリコン窒化膜，および前記第１のシリコン酸化膜
    を順次除去し、全面に第２の導電体膜を形成し、前記第
    ２の導電体膜，および前記Ｎ型多結晶シリコン膜を順次
    エッチングして、それぞれの前記開口部を覆いそれぞれ
    の前記Ｎ型ソース領域の上面に直接に接続する前記Ｎ型
    多結晶シリコン膜からなる複数の第１のストレージ・ノ
    ード電極と、それぞれの前記第１のストレージ・ノード
    電極を覆い，前記第３の絶縁膜を介してそれぞれの前記
    トレンチ表面を覆う前記第２の導電体膜からなる複数の
    第２のストレージ・ノード電極とを形成する工程と、 全面に所定膜厚の誘電体膜と第３の導電体膜とを形成
    し、それぞれの前記Ｎ型ドレイン領域上の少なくともビ
    ット・コンタクト孔が形成される領域の前記第３の導電
    体膜，および前記誘電体膜を除去し、前記第３の導電体
    膜からなるセル・プレート電極を形成する工程と、 全面に層間絶縁膜を形成し、前記層間絶縁膜，前記第２
    の絶縁膜，および前記ゲート絶縁膜を順次除去してそれ
    ぞれの前記Ｎ型ドレイン領域に達する複数のビット・コ
    ンタクト孔を形成し、それぞれの前記ビット・コンタク
    ト孔を介してそれぞれの前記Ｎ型ドレイン領域に接続さ
    れる複数のビット線を形成する工程と、を有することを
    特徴とする半導体記憶装置の製造方法。
  6. 【請求項６】 複数の前記トレンチを形成した後、前記
    フォトレジスト膜をマスクにした斜め回転イオン注入法
    により、それぞれの前記トレンチにより露出されたそれ
    ぞれの前記Ｐ型シリコン基板の表面に第２のＰ型チャネ
    ル・ストッパー領域を形成する工程を有することを特徴
    とする請求項５記載の半導体記憶装置の製造方法。
  7. 【請求項７】 前記第１の絶縁膜がシリコン酸化膜から
    なり、前記第２の絶縁膜が気相成長法によるシリコン酸
    化膜からなることを特徴とする請求項５，あるいは請求
    項６記載の半導体記憶装置の製造方法。
  8. 【請求項８】 Ｐ型シリコン基板の表面に選択的に第１
    のＰ型チャネル・ストッパー領域とフィールド酸化膜と
    からなる素子分離領域を形成し、前記素子分離領域に囲
    まれた前記Ｐ型シリコン基板の表面にゲート絶縁膜を形
    成する工程と、 全面に第１の導電体膜と第１の絶縁膜とを形成し、前記
    第１の絶縁膜と前記第１の導電体膜とを順次エッチング
    し、上面に前記第１の絶縁膜を有し，ワード線を兼ねる
    前記第１の導電体膜からなる複数のゲート電極を形成す
    る工程と、 前記ゲート電極，および前記フィールド酸化膜に自己整
    合的に、前記Ｐ型シリコン基板の表面に複数のＮ型ソー
    ス領域と複数のＮ型ドレイン領域とを形成する工程と、 全面に第２の絶縁膜を形成し、前記第２の絶縁膜を異方
    性エッチングにより除去して前記ソース領域側の前記ゲ
    ート電極上面の一部，並びに前記ソース領域を開口する
    複数の開口部を形成し、同時に、それぞれの前記ソース
    領域側の前記ゲート電極の側面に前記第２の絶縁膜から
    なるスペーサをそれぞれ形成する工程と、 全面にＮ型多結晶シリコン膜，所定膜厚の第１のシリコ
    ン酸化膜，所定膜厚のシリコン窒化膜，および第２のシ
    リコン酸化膜を形成し、フォトレジスト膜をマスクにし
    て前記第２のシリコン酸化膜，前記シリコン窒化膜，前
    記第１のシリコン酸化膜，前記Ｎ型多結晶シリコン膜，
    前記Ｎ型ソース領域，および前記Ｐ型シリコン基板を順
    次エッチングして、それぞれの前記ソース領域を貫通す
    る所定の深さの複数のＵ字型のトレンチを前記Ｐ型シリ
    コン基板の表面に形成する工程と、 前記フォトレジスト膜と前記第２のシリコン酸化膜とを
    順次除去し、熱酸化により前記Ｎ型多結晶シリコン膜の
    側面および前記トレンチのそれぞれの表面にシリコン酸
    化膜からなる所定膜厚の第３の絶縁膜を形成する工程
    と、 前記シリコン窒化膜，および前記第１のシリコン酸化膜
    を順次除去し、前記Ｎ型多結晶シリコン膜を選択的に除
    去してそれぞれの前記開口部を覆う領域の前記Ｎ型多結
    晶シリコン膜を残留形成し、前記Ｎ型多結晶シリコン膜
    からなるそれぞれの前記Ｎ型ソース領域の上面に直接に
    接続する複数の第１のストレージ・ノード電極を形成す
    る工程と、 全面に第２の導電体膜を形成し、前記第２の導電体膜を
    選択的にエッチングして、それぞれの前記第１のストレ
    ージ・ノード電極を覆い，前記第３の絶縁膜を介してそ
    れぞれの前記トレンチ表面を覆う前記第２の導電体膜か
    らなる複数の第２のストレージ・ノード電極とを形成す
    る工程と、 全面に所定膜厚の誘電体膜と第３の導電体膜とを形成
    し、それぞれの前記Ｎ型ドレイン領域上の少なくともビ
    ット・コンタクト孔が形成される領域の前記第３の導電
    体膜，および前記誘電体膜を除去し、前記第３の導電体
    膜からなるセル・プレート電極を形成する工程と、 全面に層間絶縁膜を形成し、前記層間絶縁膜，前記第２
    の絶縁膜，および前記ゲート絶縁膜を順次除去してそれ
    ぞれの前記Ｎ型ドレイン領域に達する複数のビット・コ
    ンタクト孔を形成し、それぞれの前記ビット・コンタク
    ト孔を介してそれぞれの前記Ｎ型ドレイン領域に接続さ
    れる複数のビット線を形成する工程と、を有することを
    特徴とする半導体記憶装置の製造方法。
  9. 【請求項９】 複数の前記トレンチを形成した後、前記
    フォトレジスト膜をマスクにした斜め回転イオン注入法
    により、それぞれの前記トレンチにより露出されたそれ
    ぞれの前記Ｐ型シリコン基板の表面に第２のＰ型チャネ
    ル・ストッパー領域を形成する工程を有することを特徴
    とする請求項８記載の半導体記憶装置の製造方法。
  10. 【請求項１０】 前記第１の絶縁膜がシリコン酸化膜か
    らなり、前記第２の絶縁膜が気相成長法によるシリコン
    酸化膜からなることを特徴とする請求項８，あるいは請
    求項９記載の半導体記憶装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977723B2 (en) 2008-01-18 2011-07-12 Fujitsu Semiconductor Limited Semiconductor device
US8350310B2 (en) 2009-02-20 2013-01-08 Fujitsu Semiconductor Limited Semiconductor device including memory cell having capacitor

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792686A (en) 1995-08-04 1998-08-11 Mosel Vitelic, Inc. Method of forming a bit-line and a capacitor structure in an integrated circuit
US5665624A (en) * 1996-02-01 1997-09-09 United Microelectronics Corporation Method for fabricating trench/stacked capacitors on DRAM cells with increased capacitance
US5585303A (en) * 1996-02-28 1996-12-17 United Microelectronics Corporation Method for manufacturing a stacked/trench DRAM capacitor
US5795804A (en) * 1996-03-07 1998-08-18 United Microelectronics Corporation Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM)
US5926717A (en) * 1996-12-10 1999-07-20 Advanced Micro Devices, Inc. Method of making an integrated circuit with oxidizable trench liner
US6150211A (en) * 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
US6476435B1 (en) * 1997-09-30 2002-11-05 Micron Technology, Inc. Self-aligned recessed container cell capacitor
US6069050A (en) * 1997-10-20 2000-05-30 Taiwan Semiconductor Manufacturing Company Cross-coupled capacitors for improved voltage coefficient
US6342415B1 (en) * 1999-09-23 2002-01-29 Advanced Micro Devices, Inc. Method and system for providing reduced-sized contacts in a semiconductor device
US6476432B1 (en) * 2000-03-23 2002-11-05 Micron Technology, Inc. Structures and methods for enhancing capacitors in integrated circuits
US6403482B1 (en) * 2000-06-28 2002-06-11 International Business Machines Corporation Self-aligned junction isolation
US6489196B1 (en) 2002-01-28 2002-12-03 United Electronics Corp. Method of forming a capacitor with high capacitance and low voltage coefficient
TW594919B (en) * 2003-08-12 2004-06-21 Nanya Technology Corp Method of fabricating a buried plate of a deep trench capacitor
US7238566B2 (en) * 2003-10-08 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming one-transistor memory cell and structure formed thereby
DE102005041285B4 (de) * 2005-08-31 2009-06-25 Infineon Technologies Ag Grabenstrukturhalbleitereinrichtung und Verfahren zu deren Herstellung
MX2012006240A (es) 2009-12-02 2012-10-03 Aptalis Pharma Ltd Microcapsulas de fexofenadina y composiciones que contienen las mismas.
US8536645B2 (en) * 2011-02-21 2013-09-17 International Rectifier Corporation Trench MOSFET and method for fabricating same
WO2017052471A1 (en) * 2015-09-23 2017-03-30 Nanyang Technological University Semiconductor devices and methods of forming the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334547A (en) * 1988-12-27 1994-08-02 Nec Corporation Method of manufacturing a semiconductor memory having an increased cell capacitance in a restricted cell area
US5027172A (en) * 1989-05-19 1991-06-25 Samsung Electronics Co., Ltd. Dynamic random access memory cell and method of making thereof
JPH0365904A (ja) * 1989-08-04 1991-03-20 Mitsubishi Rayon Co Ltd プラスチック光伝送体の製造法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977723B2 (en) 2008-01-18 2011-07-12 Fujitsu Semiconductor Limited Semiconductor device
US8350310B2 (en) 2009-02-20 2013-01-08 Fujitsu Semiconductor Limited Semiconductor device including memory cell having capacitor
US8351247B2 (en) 2009-02-20 2013-01-08 Fujitsu Semiconductor Limited Semiconductor device including memory cell having capacitor

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