JPH0631775Y2 - amplifier - Google Patents
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- JPH0631775Y2 JPH0631775Y2 JP3447189U JP3447189U JPH0631775Y2 JP H0631775 Y2 JPH0631775 Y2 JP H0631775Y2 JP 3447189 U JP3447189 U JP 3447189U JP 3447189 U JP3447189 U JP 3447189U JP H0631775 Y2 JPH0631775 Y2 JP H0631775Y2
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Description
【考案の詳細な説明】 ＜産業上の利用分野＞ この考案は、オフセット電圧を精密に調整する事が出来
る増幅器に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial field of application> The present invention relates to an amplifier capable of precisely adjusting an offset voltage.
＜従来技術＞ 第３図に従来の増幅器の入力段の構成を示す。この図に
おいて、第１のＦＥＴ１及び第２のＦＥＴ２のゲートに
は入力電圧Ｖin-及びＶin+が入力される。また、そのド
レインは電流電圧変換部３に接続され、この電流電圧変
換部３には可変抵抗４を介して電源電圧Ｖccが印加され
る。また、電流電圧変換部３の出力は後段増幅部９に入
力される。第１のＦＥＴ１のソースには第１の抵抗５及
び第３の抵抗７の一端が接続され、第３の抵抗７の他端
は共通電位点に接続される。第２のＦＥＴ２のソースに
は第２の抵抗６及び第４の抵抗８が接続される。第４の
抵抗８の他端は後段増幅部９の出力端子に接続され、第
１及び第２の抵抗５、６の他端は共通接続されて後段増
幅部９の同相帰還出力端子に接続される。この様な増幅
器では、その出力端子１０には入力電圧Ｖin+とＶin-の
差電圧（Ｖin+−Ｖin-）に比例する電圧が得られる。<Prior Art> FIG. 3 shows a configuration of an input stage of a conventional amplifier. In this figure, input voltages V in− and V in + are input to the gates of the first FET 1 and the second FET 2, respectively. Further, its drain is connected to the current-voltage conversion unit 3, and the power-supply voltage Vcc is applied to the current-voltage conversion unit 3 via the variable resistor 4. The output of the current-voltage converter 3 is input to the post-stage amplifier 9. One ends of the first resistor 5 and the third resistor 7 are connected to the source of the first FET 1, and the other end of the third resistor 7 is connected to the common potential point. The second resistor 6 and the fourth resistor 8 are connected to the source of the second FET 2. The other end of the fourth resistor 8 is connected to the output terminal of the post-stage amplification unit 9, and the other ends of the first and second resistors 5 and 6 are commonly connected to the common-mode feedback output terminal of the post-stage amplification unit 9. It In such an amplifier, a voltage proportional to the difference voltage (Vin + -Vin- ) between the input voltages Vin + and Vin- is obtained at the output terminal 10.
この様な増幅器のオフセット電圧ＶOSは下記（１）式で
表わされる。The offset voltage V OS of such an amplifier is expressed by the following equation (1).
ＶGS1、ＶGS2：第１、第２のＦＥＴ１、２のゲート−ソ
ース間電圧 ＩD1、ＩD2：第１、第２のＦＥＴ１、２のドレイン電圧 ＶP1、ＶP2：第１、第２のＦＥＴ１、２のピンチオフ電
圧 ＩDSS1、ＩDSS2：第１、第２のＦＥＴ１、２の飽和ドレ
イン電圧 従って、可変抵抗４を調整して第１、第２のＦＥＴ１、
２のドレイン電流ＩD1、ＩD2を変化させることにより、
オフセット電圧ＶOSをゼロにする事が出来る。 V GS1 , V GS2 : Gate-source voltages I D1 and I D2 of the first and second FETs 1 and 2, drain voltages V P1 and V P2 of the first and second FETs 1 and 2, V P1 and V P2 : first and second Pinch-off voltages I DSS1 and I DSS2 of the FETs 1 and 2 of : Saturation drain voltage of the first and second FETs 1 and 2 Accordingly, the variable resistor 4 is adjusted to adjust the first and second FETs 1 and 2.
By changing the drain currents I D1 and I D2 of 2
The offset voltage V OS can be made zero.
＜考案が解決すべき課題＞ この様な増幅器のオフセット電圧の温度係数は下式で表
わされる。<Problems to be Solved by the Invention> The temperature coefficient of the offset voltage of such an amplifier is expressed by the following equation.
ｋ＝ＩD1／ｇm1−ＩD2／ｇm2 ｇm1、ｇm2：第１、第２のＦＥＴ１、２の相互コンダク
タンス すなわち、温度係数ｋをゼロにする為には ＩD1／ｇm1＝ＩD2／ｇm2 にする必要がある。しかし、可変抵抗４を調整してオフ
セット電圧をゼロにするとこの関係式が成立しなくな
り、温度特性が悪化するという課題があった。k = I D1 / g m1 −I D2 / g m2 g m1 , g m2 : mutual conductance of the first and second FETs 1 and 2, that is, to make the temperature coefficient k zero, I D1 / g m1 = I Need to be D2 / g m2 . However, if the offset voltage is adjusted to zero by adjusting the variable resistor 4, this relational expression is not satisfied and there is a problem that the temperature characteristic is deteriorated.
＜考案の目的＞ この考案の目的は、温度係数をゼロにしつつオフセット
電圧をゼロに出来る増幅器を提供することにある。<Object of the Invention> An object of the present invention is to provide an amplifier capable of making the offset voltage zero while making the temperature coefficient zero.
＜課題を解決する為の手段＞ 前記課題を解決するために本考案では、第１及び第２の
ＦＥＴのゲートに入力電圧を供給して、そのドレインを
後段増幅器の入力端子に接続し、ソースに第１、第３の
抵抗及び第２、第４の抵抗を接続する。第１、第２の抵
抗の他端は共通接続し、後段増幅部の同相帰還出力端子
に接続し、第３の抵抗の他端は共通電位点に、第４の抵
抗の他端は後段増幅部の出力端子に接続する。さらに、
前記第１、第２のＦＥＴのソース側に第１、第２の電流
源により電流を供給し、この電流源の出力電流を可変す
ることによりオフセット電圧をゼロにするようにしたも
のである。<Means for Solving the Problems> In order to solve the above problems, in the present invention, an input voltage is supplied to the gates of the first and second FETs, the drains thereof are connected to the input terminals of the post-amplifiers, and the sources are connected. The first and third resistors and the second and fourth resistors are connected to. The other ends of the first and second resistors are commonly connected and connected to the in-phase feedback output terminal of the post-stage amplification section, the other end of the third resistor is at the common potential point, and the other end of the fourth resistor is at the post-stage amplification. Connect to the output terminal of the section. further,
Current is supplied to the source side of the first and second FETs by the first and second current sources, and the offset voltage is made zero by varying the output current of the current sources.
＜実施例＞ 第１図に本考案に係る増幅器の一実施例を示す。なお、
第３図と同じ要素には同一符号を付し、説明を省略す
る。第１図において、２０は第１の電流源であり、その
出力は第１のＦＥＴ１のソースに接続される。２１は第
２の電流源であり、その出力は第２のＦＥＴ２のソース
に接続される。<Embodiment> FIG. 1 shows an embodiment of an amplifier according to the present invention. In addition,
The same elements as those in FIG. 3 are designated by the same reference numerals and the description thereof will be omitted. In FIG. 1, 20 is a first current source, the output of which is connected to the source of the first FET 1. 21 is a second current source, the output of which is connected to the source of the second FET2.
この様な構成において、第１、第２の抵抗５、６の抵抗
値をＲＡ、第３、第４の抵抗７、８の抵抗値をＲＢ、第
１、第２の電流源２０、２１を出力電流をＩOS1、ＩOS2
とすると、後段増幅部９の出力Ｖ０は、 Ｖ０＝（ＲＡ＋ＲＢ）・Ｖin／ＲＡ −（ＲＢ−ＲＡ）・ＶGS／ＲＡ−ＲＢ・ＩOS Ｖin＝Ｖin+−Ｖin- ＶGS＝ＶGS1−ＶGS2 ＩOS＝ＩOS1−ＩOS2 で表わされる。第２項及び第３項はオフセット電圧成分
である。ここで、第１、第２の電流源２０、２１の出力
電流ＩOS1、ＩOS2を調整して、 −（ＲＢ−ＲＡ）・ＶGS／ＲＡ−ＲＢ・ＩOS＝０になる
ようにすると、オフセット電圧をゼロにすることができ
る。ＩOS1、ＩOS2を変化させても第１、第２のＦＥＴ
１、２のドレイン電流ＩD1、ＩD2は変化しないので、別
の手段によってオフセット電圧の温度係数ｋがゼロにな
るように第１、第２のＦＥＴ１、２のドレイン電流
ＩD1、ＩD2を定めると、オフセット電圧自体及びその温
度係数を同時にゼロにする事が出来る。In such a configuration, the resistance values of the first and second resistors 5 and 6 are R A , the resistance values of the third and fourth resistors 7 and 8 are R B , the first and second current sources 20, 21 is the output current I OS1 , I OS2
When the output V 0 which subsequent amplification portion 9, V 0 = (R A + R B) · V in / R A - (R B -R A) · V GS / R A -R B · I OS V in = V in + −V in− V GS = V GS1 −V GS2 I OS = I OS1 −I OS2 The second and third terms are offset voltage components. Here, the output currents I OS1 and I OS2 of the first and second current sources 20 and 21 are adjusted so that − (R B −R A ) · V GS / R A −R B · I OS = 0. Then, the offset voltage can be made zero. First and second FETs even if I OS1 and I OS2 are changed
1,2 of the drain current I D1, since I D2 is not changed, the first such that the temperature coefficient k of the offset voltage by other means is zero, the drain current I D1, I D2 of the second FET1,2 Once defined, the offset voltage itself and its temperature coefficient can be made zero at the same time.
第２図に本考案の他の実施例を示す。この実施例はブー
トストラップ回路を付加したものである。なお、第１図
と同じ要素には同一符号を付し、説明を省略する。第２
図において、２２はトランジスタであり、そのコレクタ
は後段増幅部９の入力端子に、エミッタは第１のＦＥＴ
１のドレインに接続される。２３は抵抗であり、その一
端はトランジスタ２２のベースに、他端は第１のＦＥＴ
１のソースに接続される。トランジスタ２２のベースと
抵抗２３の接続点に第１の電流源２０の出力が接続され
る。また、２４はトランジスタであり、そのコレクタは
後段増幅部９の入力端子に、エミッタは第２のＦＥＴ２
のドレインに接続される。２５は抵抗であり、その一端
はトランジスタ２４のベースに、他端は第２のＦＥＴ２
のエミッタに接続される。トランジスタ２４のベースと
抵抗２５の接続点に第２の電流源２１の出力が接続され
る。すなわち、トランジスタ２２、２４及び抵抗２３、
２５によってブートストラップ回路を構成している。第
１、第２の電流源２０、２１の出力電流は、それぞれ抵
抗２３、２５を介して第１、第２のＦＥＴ１、２のソー
ス側に供給される。動作は第１図実施例と同じなので、
説明を省略する。これにより入力電圧Ｖin+、Ｖin-が変
化しても第１、第２のＦＥＴ１、２のドレインーソース
間電圧が変化しないので、 (1)歪が低減される。FIG. 2 shows another embodiment of the present invention. In this embodiment, a bootstrap circuit is added. The same elements as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. Second
In the figure, 22 is a transistor, the collector of which is the input terminal of the post-stage amplifier 9 and the emitter of which is the first FET.
1 connected to the drain. Reference numeral 23 is a resistor, one end of which is the base of the transistor 22 and the other end of which is the first FET.
1 source. The output of the first current source 20 is connected to the connection point between the base of the transistor 22 and the resistor 23. Reference numeral 24 is a transistor, the collector of which is the input terminal of the post-stage amplifier 9 and the emitter of which is the second FET 2
Connected to the drain of. 25 is a resistor, one end of which is the base of the transistor 24 and the other end of which is the second FET 2
Connected to the emitter of. The output of the second current source 21 is connected to the connection point between the base of the transistor 24 and the resistor 25. That is, the transistors 22, 24 and the resistor 23,
25 forms a bootstrap circuit. The output currents of the first and second current sources 20 and 21 are supplied to the source sides of the first and second FETs 1 and 2 via the resistors 23 and 25, respectively. Since the operation is the same as that of the embodiment shown in FIG.
The description is omitted. As a result, since the drain-source voltages of the first and second FETs 1 and 2 do not change even if the input voltages V in + and V in− change, (1) distortion is reduced.
(2)入力バイアス電流が一定になり、増加しない。(2) The input bias current becomes constant and does not increase.
(3)同相電圧除去比（ＣＭＲＲ）が改善される。(3) The common mode rejection ratio (CMRR) is improved.
などの効果が得られる。And the like.
＜考案の効果＞ 以上、実施例に基づいて具体的に説明したように、この
考案では差動増幅器において、第１、第２の電流源によ
ってＦＥＴのソース側に電流を加えてオフセット電圧を
調整するようにした。その為、オフセット電圧の温度係
数とオフセット電圧自体を同時にゼロにする事が出来
る。<Advantages of the Invention> As described above in detail with reference to the embodiments, in the present invention, in the differential amplifier, the first and second current sources apply a current to the source side of the FET to adjust the offset voltage. I decided to do it. Therefore, the temperature coefficient of the offset voltage and the offset voltage itself can be zero at the same time.
また、第１、第２のＦＥＴのゲートーソース間電圧を変
化させることなくオフセット電圧を調整することが出来
るので、これらのＦＥＴの相互コンダクタンスを等しく
して、かつオフセット電圧をゼロにすることが出来る。
すなわち、第１、第２のＦＥＴの相互コンダクタンスを
ｇｍ１、ｇｍ２とすると、 ｇｍ１＝−２ＩDSS1（１−ＶGS1／ＶP1）／ＶP1 ｇｍ２＝−２ＩDSS2（１−ＶGS2／ＶP2）／ＶP2 となる。ＶGS1、ＶGS2を調整する事により、ｇｍ１＝ｇ
ｍ２とすることが出来る。従って、歪み率低減すること
が出来るという効果もある。Since the offset voltage can be adjusted without changing the gate-source voltage of the first and second FETs, the mutual conductance of these FETs can be made equal and the offset voltage can be zero.
That is, first, when the mutual conductance of the second FET and gm 1, gm 2, gm 1 = -2I DSS1 (1-V GS1 / V P1) / V P1 gm 2 = -2I DSS2 (1-V GS2 / VP2 ) / VP2 . By adjusting V GS1 and V GS2 , gm 1 = g
It can be m 2 . Therefore, there is also an effect that the distortion rate can be reduced.
第１図は本考案に係る増幅器の一実施例を示す構成図、
第２図は本考案の他の実施例を示す構成図、第３図は従
来の増幅器の構成図である。 １……第１のＦＥＴ、２……第２のＦＥＴ、５……第１
の抵抗、６……第２の抵抗、７……第３の抵抗、８……
第４の抵抗、９……後段増幅部、２０……第１の電流
源、２１……第２の電流源、２２，２４……トランジス
タ、２３，２５……抵抗。FIG. 1 is a block diagram showing an embodiment of an amplifier according to the present invention,
FIG. 2 is a block diagram showing another embodiment of the present invention, and FIG. 3 is a block diagram of a conventional amplifier. 1 ... First FET, 2 ... Second FET, 5 ... First
Resistance, 6 ... second resistance, 7 ... third resistance, 8 ...
4th resistance, 9 ... 2nd amplification part, 20 ... 1st current source, 21 ... 2nd current source, 22, 24 ... Transistor, 23, 25 ... Resistor.
Claims (1)
び第２のＦＥＴと、 これら第１及び第２のＦＥＴのドレインがその入力端子
に接続され、同相帰還出力端子を有する後段増幅部と、 前記第１及び第２のＦＥＴのソース側に電流を供給する
第１及び第２の電流源と、 前記第１及び第２のＦＥＴのソースにその一端が接続さ
れ、他端が共通接続されて前記後段増幅部の同相帰還出
力端子に接続される第１及び第２の抵抗と、 前記第１のＦＥＴのソースにその一端が接続され、他端
が共通電位点に接続される第３の抵抗と、 前記第２のＦＥＴのソースにその一端が接続され、他端
が前記後段増幅部の出力端子に接続される第４の抵抗と
を有し、 前記第１及び第２の電流源のうち少なくとも１つの出力
電流値を変化させてオフセット電圧を調整するようにし
た事を特徴とする増幅器。1. A post-stage amplifier having first and second FETs to which an input voltage is input, and drains of the first and second FETs connected to their input terminals and having a common-mode feedback output terminal. And first and second current sources for supplying current to the source side of the first and second FETs, one end of which is connected to the sources of the first and second FETs and the other end of which is commonly connected A third resistor having one end connected to the first and second resistors connected to the common-mode feedback output terminal of the latter-stage amplification section and the source of the first FET and the other end connected to a common potential point. And a fourth resistor whose one end is connected to the source of the second FET and whose other end is connected to the output terminal of the latter-stage amplification section, the first and second current sources The offset voltage by changing the output current value of at least one of Amplifier, characterized in that was to be an integer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3447189U JPH0631775Y2 (en) | 1989-03-27 | 1989-03-27 | amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3447189U JPH0631775Y2 (en) | 1989-03-27 | 1989-03-27 | amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126416U JPH02126416U (en) | 1990-10-18 |
| JPH0631775Y2 true JPH0631775Y2 (en) | 1994-08-22 |
Family
ID=31538966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3447189U Expired - Lifetime JPH0631775Y2 (en) | 1989-03-27 | 1989-03-27 | amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0631775Y2 (en) |
-
1989
- 1989-03-27 JP JP3447189U patent/JPH0631775Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02126416U (en) | 1990-10-18 |
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