JPH07112136B2 - Differential input differential output amplifier - Google Patents
Differential input differential output amplifierInfo
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- JPH07112136B2 JPH07112136B2 JP61204347A JP20434786A JPH07112136B2 JP H07112136 B2 JPH07112136 B2 JP H07112136B2 JP 61204347 A JP61204347 A JP 61204347A JP 20434786 A JP20434786 A JP 20434786A JP H07112136 B2 JPH07112136 B2 JP H07112136B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は差動入力差動出力型増幅器において、 入力インピーダンスを高く設定すると系の安定性が悪く
なる従来例の問題点を解決するため、 差動入力を直接２個の入力段FETのゲートに供給し、こ
の入力段FETから２個のカレントミラー回路を介してそ
の間から差動出力を取出す構成とすることにより、 従来のものと同じ利得を持ち、かつ、入力インピーダン
スが高く、系の安定性が良好な回路を得るようにしたも
のである。DETAILED DESCRIPTION OF THE INVENTION [Outline] In the present invention, in a differential input differential output type amplifier, in order to solve the problem of the conventional example in which the system stability deteriorates when the input impedance is set high, the differential input By directly supplying to the gates of the two input stage FETs and extracting the differential output from the input stage FETs via the two current mirror circuits, the gain is the same as the conventional one, and , A circuit with high input impedance and good system stability is obtained.
本発明は差動入力差動出力型増幅器に関する。特に、微
小信号の差動入力差動出力型増幅器においては、入力イ
ンピーダンスが高いこと重要であり、このような増幅器
が必要とされている。The present invention relates to a differential input differential output amplifier. In particular, in a minute input differential input differential output type amplifier, it is important that the input impedance is high, and such an amplifier is required.
第６図は従来の差動増幅器の一例を示す。入力端子11,1
2に印加された入力電圧V1,V2はその差をとられて出力端
子２に出力電圧V0として取出される。この回路の利得
は、 となり、出力電圧V0は、 となる。又、入力電圧V1の変化分をΔV1、入力電流I1の
変化分をΔI1とすると、この回路の入力インピーダンス
Ｚは、 となる。FIG. 6 shows an example of a conventional differential amplifier. Input terminal 1 1 , 1
The input voltages V 1 and V 2 applied to 2 are taken out of the difference and taken out to the output terminal 2 as the output voltage V 0 . The gain of this circuit is And the output voltage V 0 is Becomes If the change of the input voltage V 1 is ΔV 1 and the change of the input current I 1 is ΔI 1 , the input impedance Z of this circuit is Becomes
上記従来のものは、利得R2/R1を得るための抵抗R1が入
力端子11,12に直接接続されており、これにより、DC的
にパスがあって電流I1,I2が流れ、入力インピーダンス
Ｚが比較的低い問題点であった。In the above-mentioned conventional one, the resistor R 1 for obtaining the gain R 2 / R 1 is directly connected to the input terminals 1 1 and 1 2 , so that there is a DC path and the currents I 1 and I 2 are present. And the input impedance Z is relatively low.
又、利得を一定にして入力インピーダンスＺを高くしよ
うとすると必然的に抵抗R1とR2の値を大にしなければな
らず、このようにすると、抵抗R2の寄生容量等により安
定性が悪化する問題点があった。In addition, in order to increase the input impedance Z with a constant gain, the values of the resistors R 1 and R 2 must be increased inevitably, and in this case, the stability is improved due to the parasitic capacitance of the resistor R 2 and the like. There was a problem that got worse.
本発明になる差動入力差動出力型増幅器は、第１図に示
す如く、 入力端子（11,12）に入来する差動入力（V1,V2）を直接
夫々のゲートに供給される２個の入力段FET（T3,T4）
と、入力段FET（T3,T4）の夫々のソースに同じ抵抗値の
抵抗（R1）を夫々介して共通の第１の定電流源（I3）に
接続された入力側電流回路と、入力段FET（T3,T4）の夫
々のドレインに別のFET（T1,T5,及び、T2,T6）で構成さ
れるカレントミラー回路を介して夫々同じ電流値の第２
の定電流源（I4）を接続され、別のFET（T1,T5,及び、T
2,T6）と第２の定電流源（I4）との接続点の間に同じ抵
抗値の抵抗（R2）を２個直列に接続された出力側電流回
路と、出力側電流回路における上記別のFET（T1,T5,及
び、T2,T6）と上記第２の定電流源（I4）との夫々の接
続点より差動出力（V01,V02）を取出す出力端子（21,
22）とより構成してなる。The differential input / differential output type amplifier according to the present invention, as shown in FIG. 1 , directly connects the differential inputs (V 1 , V 2 ) coming into the input terminals (1 1 , 1 2 ) to the respective gates. Two input stage FETs (T 3 , T 4 ) supplied
And an input side current circuit connected to a common first constant current source (I 3 ) via a resistor (R 1 ) having the same resistance value to each source of the input stage FETs (T 3 , T 4 ). And a current mirror circuit composed of another FET (T 1 , T 5 , and T 2 , T 6 ) at the drain of each input FET (T 3 , T 4 ) Second
Connected to the constant current source (I 4 ) of another FET (T 1 , T 5 , and T
2, T 6) and the second output side current circuit resistor of the same resistance value (R 2) connected in two series between the connection point of the constant current source (I 4), the output-side current circuit The differential output (V 01 , V 02 ) from the respective connection points of the other FETs (T 1 , T 5 , and T 2 , T 6 ) and the second constant current source (I 4 ) in Output terminal (2 1 ,
2 2 ) and.
差動入力を（V1−V2）、利得をR2/R1とすると、差動出
力（V01−V02）は（R2/R1）・（V1−V2）となり、従来
回路と同じ利得R2/R1を持ち、かつ、差動入力を直接２
個の入力段FET T3,T4に供給しているところから入力イ
ンピーダンスの高い差動入力差動出力型増幅器を得るこ
とができる。If the differential input is (V 1 −V 2 ) and the gain is R 2 / R 1 , the differential output (V 01 −V 02 ) is (R 2 / R 1 ) · (V 1 −V 2 ), It has the same gain R 2 / R 1 as the conventional circuit, and the differential input is directly 2
A differential input / differential output type amplifier having a high input impedance can be obtained by supplying the input stage FETs T 3 and T 4 .
第１図は本発明になる差動入力差動出力型増幅器の第１
実施例の回路図を示す。同図において、入力端子11,12
は夫々直接MOSFET T3,T4のゲートに接続されており、F
ET T3,T4のソースは抵抗R1を介して共通に定電流源I4
に接続されており、そのドレインはMOSFET T1,T2のド
レイン及びゲートに接続されている。FET T1,T2のソー
スは電源に接続されており、そのドレイン及びゲートは
MOSFET T5,T6のゲートに接続されている。FET T1,T5
にて第１のカレントミラー回路、FET T2,T6にて第２の
カレントミラー回路が構成されている。FIG. 1 is a first diagram of a differential input differential output type amplifier according to the present invention.
The circuit diagram of an Example is shown. In the figure, input terminals 1 1 , 1 2
Are directly connected to the gates of MOSFETs T 3 and T 4 , respectively.
The sources of ET T 3 and T 4 are commonly connected to constant current source I 4 via resistor R 1.
And its drain is connected to the drain and gate of the MOSFETs T 1 and T 2 . The sources of FETs T 1 and T 2 are connected to the power supply, and their drains and gates are
It is connected to the gates of MOSFETs T 5 and T 6 . FET T 1 , T 5
Constitutes a first current mirror circuit, and FETs T 2 and T 6 constitute a second current mirror circuit.
FET T5,T6のソースは電源に接続されており、そのドレ
インは夫々出力端子21,22に接続されていると共に、夫
々定電流源I4に接続されている。FET T5,T6の各ドレイ
ン間には２個の抵抗R2が直列に接続されている。The sources of the FETs T 5 and T 6 are connected to the power source, and the drains thereof are connected to the output terminals 2 1 and 2 2 respectively and to the constant current source I 4 respectively. Two resistors R 2 are connected in series between the drains of the FETs T 5 and T 6 .
ここで、FET T1,T2,T5,T6の電流増幅率を夫々βT1,β
T2,βT5,βT6とし、FET T3,T4の相互コンダクタンスを
夫々 とすると、 なる条件を満足するとき、出力差動利得はR2/R1とな
り、差動出力（V01−V02）は、 となる。以下、これについて説明する。Here, the current amplification factors of the FETs T 1 , T 2 , T 5 , and T 6 are respectively set to β T1 and β
Let T2 , β T5 and β T6 be the transconductance of FETs T 3 and T 4 , respectively. Then, When the condition is satisfied, the output differential gain is R 2 / R 1 , and the differential output (V 01 −V 02 ) is Becomes This will be described below.
いま、V1＝V2の定常時のFET T3のソース電位をV3A、定
電流源I3と抵抗R1との接続点の電位をVAとすると、V1−
V2＝ΔV1のように入力端子11が変動した場合、FET T3
のソース電位はV3A＋ΔV1になり、定電流源I3と抵抗R1
との接続点の電位は になる。これにより、FET T3側の抵抗R1に流れる電流
は、 になり、FET T4側の抵抗R1に流れる電流は、 となる。ここに、V4AはFET T4のソース電位である。Now, V 1 = V 2 constant when the FET T 3 of the source potential V 3A, when the potential at the connection point between the constant current source I 3 and the resistor R 1 and V A, V 1 -
If input terminal 1 1 fluctuates as V 2 = ΔV 1 , FET T 3
Source potential becomes V 3A + ΔV 1 and the constant current source I 3 and resistor R 1
The potential at the connection point with become. As a result, the current flowing through the resistor R 1 on the FET T 3 side is And the current flowing through the resistor R 1 on the FET T 4 side is Becomes Where V 4A is the source potential of FET T 4 .
従って、FET T3側の抵抗R1に流れる電流の変化分は、 となり、FET T4側の抵抗R1に流れる電流の変化分は、 となる。電流変化分ΔV1/2R1はカレントミラーとしてFE
T T1を介してFET T5に流れる一方、電流変化分−（Δ
V1/2R1）はカレントミラーとしてFET T2を介してFET
T6に流れる。この場合、電流変化分ΔV1/2R1は２個の抵
抗R2を介して右側の定電流源I4に流れ、この２個の抵抗
R2には なる電圧を生じ、これが出力端子21,22間より取出され
て差動出力（V01−V02）となる。Therefore, the change in the current flowing through the resistor R 1 on the FET T 3 side is And the change in the current flowing through the resistor R 1 on the FET T 4 side is Becomes The current change ΔV 1 / 2R 1 is FE as a current mirror.
While flowing to FET T 5 through TT 1 , the amount of change in current − (Δ
V 1 / 2R 1 ) is a current mirror via FET T 2 through FET
Flow to T 6 . In this case, the current change [Delta] V 1 / 2R 1 flows to the right of the constant current source I 4 via two resistors R 2, the two resistors
R 2 Becomes cause voltage, this is taken out from between the output terminals 2 1, 2 2 differential output (V 01 -V 02).
一方、前述の条件を、 にすると、差動出力（V01−V02）は、 となる。On the other hand, When set to, the differential output (V 01 −V 02 ) is Becomes
このように、本発明の差動入力差動出力型増幅器は、入
力端子11,12に直接MOSFET T3,T4のゲートが接続されて
いるので、第６図示の従来回路に比して入力インピーダ
ンスを高くとり得（DC的にパスがない）、この場合、従
来回路と同じ利得R2/R1を有する。As described above, in the differential input / differential output type amplifier of the present invention, since the gates of the MOSFETs T 3 and T 4 are directly connected to the input terminals 1 1 and 1 2 , compared with the conventional circuit shown in FIG. The input impedance can be made high (there is no DC path), and in this case, it has the same gain R 2 / R 1 as the conventional circuit.
次に、FET T1,T5,或いは、FET T2,T6によるカレント
ミラー回路の消費電力について考えてみる。第１図示の
回路のカレントミラー回路の概略を示すと第２図に示す
如くとなる。同図において、入力側電流I1は入力側トラ
ンジスタQ1を経て流れる一方、この入力側電流I1に比例
した大きさの出力側電流I2が出力側トランジスタQ2を経
て流れる。Next, let us consider the power consumption of the current mirror circuit by the FET T 1 , T 5 , or the FET T 2 , T 6 . An outline of the current mirror circuit of the circuit shown in FIG. 1 is as shown in FIG. In the figure, the input side current I 1 flows through the input side transistor Q 1 , while the output side current I 2 having a magnitude proportional to the input side current I 1 flows through the output side transistor Q 2 .
ここで、トランジスタQ1,Q2の電流増幅率を夫々β1,β
２とすると、出力側電流I2は、 I2＝（β2/β１）I1 （１） となる。ここで、入力側電流I1の微小変化分又は実信号
成分をΔI1、入力側電流I1のDC成分（一定）をI1DCとす
ると、入力側電流I1は I1≡I1DC＋ΔI1 （２） となり、（１）式，（２）式より、出力側電流I2は I2＝（β2/β１）・（I1DC＋ΔI1） （３） となる。Here, the current amplification factors of the transistors Q 1 and Q 2 are respectively β 1 and β
If the value is 2 , the output side current I 2 is I 2 = (β 2 / β 1 ) I 1 (1). Here, the input-side current [Delta] I 1 minute variation or the real signal component of I 1, the DC component of the input-side current I 1 a (constant) and I 1 DC input side current I 1 is I 1 ≡I 1DC + ΔI 1 (2) is obtained, and according to the equations (1) and (2), the output side current I 2 is I 2 = (β 2 / β 1 ) · (I 1DC + ΔI 1 ) (3).
ところで、本発明では回路構成上、出力側電流I2に入力
側電流I1のDC成分を取出したくない。つまり、主として
（β2/β１）・ΔI1を得たい。このような場合、上記
（３）式中、（β2/β１）・I1DCの項は余分であり、出
力側電流I2にはこの（β2/β１）・I1DCなる比較的大き
な電流が流れ、この分だけ消費電力が多くなる不都合を
生じる。By the way, in the present invention, due to the circuit configuration, it is not desired to extract the DC component of the input side current I 1 into the output side current I 2 . That is, we mainly want to obtain (β 2 / β 1 ) · ΔI 1 . In such a case, in the above formula (3), the term of (β 2 / β 1 ) · I 1DC is superfluous, and the output side current I 2 is (β 2 / β 1 ) · I 1DC which is relatively large. A large current flows, and the power consumption increases correspondingly.
第３図は上記不都合を除去した本発明になる差動入力差
動出力型増幅器の第２実施例の回路図を示し、同図中、
第１図と同一構成部分には同一番号、同一符号を付す。
同図において、MOSFET T1′はFET T1と並列に接続さ
れており、MOSFET T2′はFET T2と並列に接続されて
いる。FET T1′,T2′のゲートは共通にDCバイアス端子
３に接続されている。つまり、FET T1,T1′,T5にて第
１のカレントミラー回路、FET T2,T2′,T6にて第２の
カレントミラー回路が構成されている。FIG. 3 is a circuit diagram of a second embodiment of a differential input / differential output type amplifier according to the present invention in which the above disadvantages are eliminated.
The same components as those in FIG. 1 are designated by the same reference numerals.
In the figure, MOSFET T 1 ′ is connected in parallel with FET T 1, and MOSFET T 2 ′ is connected in parallel with FET T 2 . The gates of the FETs T 1 ′ and T 2 ′ are commonly connected to the DC bias terminal 3. That is, the FETs T 1 , T 1 ′, T 5 form a first current mirror circuit, and the FETs T 2 , T 2 ′, T 6 form a second current mirror circuit.
いま、一方のカレントミラー回路の概略を第４図に示
し、その原理図を第５図に示す。Now, an outline of one current mirror circuit is shown in FIG. 4, and its principle diagram is shown in FIG.
第５図において、入力側電流I1は一定電流I11として定
電流源Ａに流れると共に、電流I12として入力側トラン
ジスタQ1を経て流れる。このように、定電流源Ａを設け
たため、入力側電流I1のDC成分はこの定電流源Ａを経て
流れる一定電流I11分だけ少なくなる。従って、前記
（３）式より、出力側電流I2は、 I2＝（β2/β１）｛（I1DC−I11）＋ΔI1）｝ （４） となり、（β2/β１）・I11だけ第２図示の回路のもの
よりも省電力化を図り得る。In FIG. 5, the input side current I 1 flows into the constant current source A as the constant current I 11 , and also flows as the current I 12 through the input side transistor Q 1 . Since the constant current source A is provided in this manner, the DC component of the input side current I 1 is reduced by the constant current I 11 flowing through the constant current source A. Therefore, from the equation (3), the output side current I 2 becomes I 2 = (β 2 / β 1 ) {(I 1DC −I 11 ) + ΔI 1 )} (4), and (β 2 / β 1 ). -Only I 11 can save more power than that of the circuit shown in the second figure.
これと同様に、第４図において、入力側電流I1は電流I
11としてトランジスタQ3を経て流れると共に、電流I12
として入力側トランジスタQ1を経て流れる。この場合、
トランジスタQ3のドレイン飽和領域（saturation領域）
におけるドレイン・ソース間電圧対ドレイン・ソース電
流特性の傾きRDSが充分大であるとすれば、端子３からD
Cバイアスにより電流I11を任意の大きさに設定できる。
従って、前記（４）式中、I1DC＝I11に設定することも
でき、DC成分を全く無視し得る程度にすることができ
る。Similarly, in FIG. 4, the input side current I 1 is the current I 1.
11 through the transistor Q 3 and the current I 12
Flows through the input side transistor Q 1 . in this case,
Drain saturation region of transistor Q 3 (saturation region)
If the slope R DS of the drain-source voltage vs. drain-source current characteristic at D is sufficiently large,
The current I 11 can be set to any value by the C bias.
Therefore, in the equation (4), I 1DC = I 11 can be set, and the DC component can be set to a negligible level.
このように、第３図示の第２実施例のものは、第１図示
の第１実施例のものに比して省電力化を図り得る。その
他の動作は第１実施例と同様であるので、その説明を省
略する。As described above, the power consumption of the second embodiment shown in FIG. 3 can be reduced as compared with the power consumption of the first embodiment shown in the first embodiment. The other operations are the same as those in the first embodiment, and the description thereof will be omitted.
本発明によれば、従来回路と同じ利得を有し、かつ、入
力インピーダンスの高い増幅器を得ることができ、従来
のものに比して系を安定にし得、更に、主として交流信
号をカレントミラーすることで省電力化を図り得る等の
特長を有する。According to the present invention, an amplifier having the same gain as that of a conventional circuit and a high input impedance can be obtained, the system can be made more stable as compared with the conventional one, and further, an AC signal is mainly used as a current mirror. This has features such as power saving.
第１図は本発明の第１実施例の回路図、 第２図は一般のカレントミラー回路の回路図、 第３図は本発明の第２実施例の回路図、 第４図は本発明におけるカレントミラー回路の回路図、 第５図は本発明におけるカレントミラー回路の原理図、 第６図は従来の回路図である。 図において、 11,12は差動入力端子、 21,22は差動出力端子、 ３はDCバイアス端子、 T1〜T6,T1′,T2′はFET、 R1,R2は抵抗、 I3,I4は定電流源である。1 is a circuit diagram of a first embodiment of the present invention, FIG. 2 is a circuit diagram of a general current mirror circuit, FIG. 3 is a circuit diagram of a second embodiment of the present invention, and FIG. 4 is a circuit diagram of the present invention. FIG. 5 is a circuit diagram of a current mirror circuit, FIG. 5 is a principle diagram of a current mirror circuit in the present invention, and FIG. 6 is a conventional circuit diagram. In the figure, 1 1 and 1 2 are differential input terminals, 2 1 and 2 2 are differential output terminals, 3 is a DC bias terminal, T 1 to T 6 , T 1 ′ and T 2 ′ are FETs, R 1 and R 2 is a resistor, and I 3 and I 4 are constant current sources.
Claims (2)
1,V2）を直接夫々のゲートに供給される２個の入力段FE
T（T3,T4）と、 該入力段FET（T3,T4）の夫々のソースに同じ抵抗値の抵
抗（R1）を夫々介して共通の第１の定電流源（I3）に接
続された入力側電流回路と、 該入力段FET（T3,T4）の夫々のドレインに別のFET（T1,
T5,及び、T2,T6）で構成されるカレントミラー回路を介
して夫々同じ電流値の第２の定電流源（I4）を接続さ
れ、該別のFET（T1,T5,及び、T2,T6）と該第２の定電流
源（I4）との接続点の間に同じ抵抗値の抵抗（R2）を２
個直列に接続された出力側電流回路と、 該出力側電流回路における上記別のFET（T1,T5,及び、T
2,T6）と上記第２の定電流源（I4）との夫々の接続点よ
り差動出力（V01,V02）を取出す出力端子（21,22）とよ
り構成してなることを特徴とする差動入力差動出力型増
幅器。1. A differential input (V which is input to the input terminals (1 1 , 1 2 )
2 input stages FE with 1 , V 2 ) fed directly to their respective gates
The first constant current source (I 3 ) common to T (T 3 , T 4 ) and the source of each of the input-stage FETs (T 3 , T 4 ) via the resistor (R 1 ) having the same resistance value ) Is connected to the input side current circuit, and another FET (T 1 , T 4 is connected to the drain of each of the input stage FETs (T 3 , T 4 ).
A second constant current source (I 4 ) having the same current value is connected via a current mirror circuit composed of T 5 , and T 2 , T 6 ), and the other FETs (T 1 , T 5 , And T 2 , T 6 ) and a resistor (R 2 ) having the same resistance value between the connection point of the second constant current source (I 4 )
The output side current circuit connected in series and the other FETs (T 1 , T 5 , and T in the output side current circuit
2 , T 6 ) and the output terminals (2 1 , 2 2 ) for extracting the differential outputs (V 01 , V 02 ) from the respective connection points of the second constant current source (I 4 ) A differential input differential output type amplifier characterized by the following.
スタ（T1又はT2）に並列に定電流回路（T1′と３、又
は、T2′と３）を接続してなることを特徴とする特許請
求の範囲第１項記載の差動入力差動出力型増幅器。2. The current mirror circuit comprises a constant current circuit (T 1 ′ and 3 or T 2 ′ and 3) connected in parallel to an input side transistor (T 1 or T 2 ). The differential input differential output type amplifier according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204347A JPH07112136B2 (en) | 1986-08-29 | 1986-08-29 | Differential input differential output amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204347A JPH07112136B2 (en) | 1986-08-29 | 1986-08-29 | Differential input differential output amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6360611A JPS6360611A (en) | 1988-03-16 |
| JPH07112136B2 true JPH07112136B2 (en) | 1995-11-29 |
Family
ID=16488995
Family Applications (1)
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| JP61204347A Expired - Lifetime JPH07112136B2 (en) | 1986-08-29 | 1986-08-29 | Differential input differential output amplifier |
Country Status (1)
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Families Citing this family (3)
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|---|---|---|---|---|
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| JP2000156616A (en) * | 1998-11-19 | 2000-06-06 | Sony Corp | Multi-input differential amplifier circuit |
| JP5364270B2 (en) * | 2008-01-22 | 2013-12-11 | 株式会社東芝 | Charger |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140210A (en) * | 1984-12-13 | 1986-06-27 | Toshiba Corp | Signal processing circuit |
-
1986
- 1986-08-29 JP JP61204347A patent/JPH07112136B2/en not_active Expired - Lifetime
Also Published As
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| JPS6360611A (en) | 1988-03-16 |
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