JPH0241927Y2 - - Google Patents

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JPH0241927Y2
JPH0241927Y2 JP3830283U JP3830283U JPH0241927Y2 JP H0241927 Y2 JPH0241927 Y2 JP H0241927Y2 JP 3830283 U JP3830283 U JP 3830283U JP 3830283 U JP3830283 U JP 3830283U JP H0241927 Y2 JPH0241927 Y2 JP H0241927Y2
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transistor
active element
fet
voltage
output
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Description

【考案の詳細な説明】 本考案はインピーダンス変換回路に関するもの
である。
[Detailed Description of the Invention] The present invention relates to an impedance conversion circuit.

一般に、オシロスコープの入力回路等には、高
いインピーダンスで入力された信号を低いインピ
ーダンスで出力させるものが用いられており、従
来は第1図及び第2図に示すようなインピーダン
ス変換回路が用いられていた。第1図に示すもの
においては、出力端V0にトランジスタQ5,Q6
VBEによる動作電圧が生じるために、この出力を
受けるべき次段の回路には差動回路を用いなけれ
ばならない。このため、回路構成が複雑になり、
コストアツプとなる等の欠点があつた。また、第
2図に示すものは所謂複合増幅器であるが、この
型式のものにおいては、抵抗R1及びR2の抵抗値
に精度を要するため、その調整が面倒であり、ま
た、出力端V0の負荷RLが変動する場合には、負
荷RLと出力トランジスタQ7の出力インピーダン
スとにより減衰器が構成されるため、負荷変動の
たびに抵抗R1,R2を調整しなければならない。
この調整を怠つた場合には高周波分の利得だけが
負荷変動の影響を受けるために、方形波特性にお
いてオーバーシユートやテイルト等の歪が生ずる
ため、常に調整を行う必要があり、信頼性にも欠
けるものであつた。
Generally, the input circuit of an oscilloscope uses a circuit that outputs a signal input with high impedance with low impedance, and conventionally, impedance conversion circuits as shown in Figures 1 and 2 have been used. Ta. In the case shown in Fig. 1, transistors Q 5 and Q 6 are connected to the output terminal V 0 .
Since an operating voltage is generated by V BE , a differential circuit must be used in the next stage circuit that should receive this output. Therefore, the circuit configuration becomes complicated,
There were drawbacks such as increased costs. Furthermore, the one shown in Fig. 2 is a so-called composite amplifier, but in this type, the resistance values of resistors R1 and R2 require precision, so adjustment is troublesome, and the output terminal V When the load R L at 0 changes, an attenuator is formed by the load R L and the output impedance of the output transistor Q 7 , so the resistors R 1 and R 2 must be adjusted every time the load changes. .
If this adjustment is neglected, only the high-frequency gain will be affected by load fluctuations, resulting in distortions such as overshoot and tail in the square wave characteristics. Therefore, it is necessary to constantly adjust the It was also something that was lacking.

本考案の目的は、上記した従来のものの欠点を
解消し、簡単な回路構成で高い信頼性が得られる
ようにしたインピーダンス変換回路を提供するこ
とにある。
An object of the present invention is to provide an impedance conversion circuit that eliminates the above-mentioned drawbacks of the conventional circuit and provides high reliability with a simple circuit configuration.

以下、本考案の構成をその実施例である第3図
乃至第5図に基づいて説明する。
Hereinafter, the configuration of the present invention will be explained based on FIGS. 3 to 5, which are examples thereof.

図中、1は入力電圧を高インピーダンスで入力
できる第1の能動素子であつて、実施例において
はソースフオロワとなつているFETが用いられ
ている。2は上記FET1からの出力を入力とし
て低インピーダンスで出力できるようになつてい
る第2の能動素子としてのトランジスタであつ
て、エミツタフオロワとして用いられている。3
は上記FET1の電流源たる第3の能動素子とし
てのFET、4は上記FET3の電流量を制御する
ための制御用素子としてのトランジスタである。
In the figure, 1 is a first active element that can input an input voltage at high impedance, and in the embodiment, an FET serving as a source follower is used. Reference numeral 2 denotes a transistor as a second active element which receives the output from the FET 1 and is capable of outputting at low impedance, and is used as an emitter follower. 3
4 is a FET as a third active element which is a current source of the FET 1, and 4 is a transistor as a control element for controlling the amount of current of the FET 3.

第3図に示す第1の実施例においてはトランジ
スタ4のベース・エミツタ間電圧はトランジスタ
2のベース電圧VB2とFET1のゲート電圧Viの電
圧に等しく、且つVB2とV0(出力電圧)間の電圧
にも等しくなるようになつている。即ち、FET
1のソース電流IS1はFET3のソース電流IS3とト
ランジスタ2のベース電流IB2との和(IS1=IS3
IS2)となり、ポイント5(矢示の線路)とトラ
ンジスタ4のエミツタ6との間の電圧差VFとト
ランジスタ2のベース電圧VB2とFET1のゲート
電圧Viとの電圧差VGとの差(VF−VG)はRS1(抵
抗)+1/gnとなる(gmは相互コンダクタンス)。
In the first embodiment shown in FIG. 3, the base-emitter voltage of transistor 4 is equal to the base voltage V B2 of transistor 2 and the gate voltage Vi of FET 1, and between V B2 and V 0 (output voltage). It is designed to be equal to the voltage of That is, FET
The source current I S1 of transistor 1 is the sum of the source current I S3 of FET 3 and the base current I B2 of transistor 2 (I S1 = I S3 +
I S2 ), and the difference between the voltage difference V F between point 5 (arrow line) and the emitter 6 of transistor 4 and the voltage difference V G between the base voltage V B2 of transistor 2 and the gate voltage Vi of FET 1. (V F −V G ) is R S1 (resistance) + 1/g n (gm is mutual conductance).

そこで、トランジスタ4のベース7とポイント5
との間の抵抗RBをRS1+1/gnに設定することによ り電圧差{(RS1+1/gn)・IB2}を相殺することが できる。
So, base 7 of transistor 4 and point 5
The voltage difference {(R S1 +1/g n )·I B2 } can be canceled by setting the resistance R B between the two to R S1 +1/g n .

動作点を不安定にする最も大きな要因はVGS
VBE,ID,IB等の温度ドリフトであることが知ら
れているが、抵抗RS1=抵抗RS2=RSに設定すると
共に抵抗RB=RS+1/gnに設定することによりFET 1とFET3とのドリフト分及びトランジスタ2
とトランジスタ4とのドリフト分を相殺すること
ができる。また、エミツタ6の電圧はFET3の
ゲート電圧であると共にトランジスタ4のエミツ
タ電圧でもあるため、これに対応して、FET1
のゲート電圧Viとトランジスタ2のエミツタ電
圧V0は相互に等しい電圧となる。
The biggest factor that makes the operating point unstable is V GS ,
It is known that temperature drift in V BE , I D , I B etc. is caused by temperature drift, but it is important to set resistance R S1 = resistance R S2 = R S and to set resistance R B = R S +1/g n . Due to the drift of FET 1 and FET 3 and transistor 2
The drift between the transistor 4 and the transistor 4 can be canceled out. Also, since the voltage of emitter 6 is the gate voltage of FET 3 and also the emitter voltage of transistor 4, correspondingly, FET 1
The gate voltage Vi of transistor 2 and the emitter voltage V 0 of transistor 2 are equal to each other.

以上述べたように、素子のドリフトや有害な電
圧差を生じることはないため、入力と出力との動
作点を等しくすることができ、例えば、入力が
OVであれば出力もOVとすることができる。し
かも、ソースフオロワとエミツタフオロワを組み
合わせた構成となつているため第2図で説明した
ような負荷変動による悪影響が生じることもな
い。なお、第4図はトランジスタ2,4を夫々
PNP型トランジスタに置換した第2の実施例、
第5図は上記第1及び第2の実施例においてトラ
ンジスタ2,4の夫々のエミツターコレクタ間を
独立した電源に接続した例を示す第3の実施例で
ある。図面においてはFETとしてNチヤンネル
のものが示されているが、Pチヤンネルのもので
も良く、また、一般のトランジスタを使用するこ
とも可能であり、FET1,3やトランジスタ2,
4として特性の揃つたものを用いることにより更
にドリフトを低減(10mV/℃程度)させること
ができる。
As mentioned above, since there is no element drift or harmful voltage difference, the operating points of the input and output can be made equal; for example, when the input is
If it is OV, the output can also be OV. Moreover, since the configuration is a combination of a source follower and an emitter follower, there is no adverse effect caused by load fluctuations as explained in FIG. 2. Note that FIG. 4 shows transistors 2 and 4, respectively.
A second embodiment in which the transistor is replaced with a PNP type transistor,
FIG. 5 shows a third embodiment in which the emitter-collector of each of the transistors 2 and 4 is connected to an independent power supply in the first and second embodiments. Although N-channel FETs are shown in the drawings, P-channel FETs may also be used, and it is also possible to use general transistors; FETs 1 and 3, transistors 2,
By using a material with uniform characteristics as 4, the drift can be further reduced (to about 10 mV/° C.).

本考案に係るインピーダンス変換回路によれ
ば、入力電圧を高インピーダンスで入力できる第
1の能動素子と、該第1の能動素子からの出力を
入力とし低インピーダンスで出力できるようにな
つている第2の能動素子と、上記第1の能動素子
の電流源たる第3の能動素子と、該第3の能動素
子の電流量を制御するための制御用素子とが含ま
れているから、入力と出力との動作点を一致させ
ることができ、高い精度を得ることができる。
According to the impedance conversion circuit according to the present invention, the first active element is capable of inputting an input voltage at high impedance, and the second active element is configured to receive the output from the first active element and output it at low impedance. , a third active element serving as a current source for the first active element, and a control element for controlling the amount of current of the third active element. It is possible to match the operating points with the two, and high accuracy can be obtained.

また、ドリフトに対する温度特性を大巾に改善
することができると共に、負荷抵抗の変動に対し
ても動作を安定させることができるため回路の信
頼性を向上させることができる等の優れた特長が
ある。
In addition, it has excellent features such as being able to greatly improve the temperature characteristics against drift, as well as stabilizing the operation even with changes in load resistance, thereby improving the reliability of the circuit. .

【図面の簡単な説明】[Brief explanation of the drawing]

第1図及び第2図は従来のインピーダンス変換
回路を示す回路図、第3図乃至第5図は本考案に
係るインピーダンス変換回路の実施例を示し、第
3図は第1の実施例を示す回路図、第4図及び第
5図は夫々第2、第3の実施例を示す回路図であ
る。 1……第1の能動素子としてのFET、2……
第2の能動素子としてのトランジスタ、3……第
3の能動素子としてのFET、4……制御用素子
としてのトランジスタ。
1 and 2 are circuit diagrams showing conventional impedance conversion circuits, FIGS. 3 to 5 show embodiments of the impedance conversion circuit according to the present invention, and FIG. 3 shows the first embodiment. The circuit diagrams shown in FIGS. 4 and 5 are circuit diagrams showing the second and third embodiments, respectively. 1... FET as the first active element, 2...
A transistor as a second active element, 3...FET as a third active element, 4... A transistor as a control element.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 入力電圧を高インピーダンスで入力できる第1
の能動素子と、該第1の能動素子からの出力を入
力とし低インピーダンスで出力できるようになつ
ている第2の能動素子と、上記第1の能動素子の
電流源たる第3の能動素子と、該第3の能動素子
の電流量を制御するための制御用素子とが含まれ
ていることを特徴とするインピーダンス変換回
路。
The first type that can input the input voltage with high impedance
a second active element that receives the output from the first active element and is capable of outputting at low impedance; and a third active element that is a current source for the first active element. , and a control element for controlling the amount of current of the third active element.
JP3830283U 1983-03-18 1983-03-18 Impedance conversion circuit Granted JPS59144914U (en)

Priority Applications (1)

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JP3830283U JPS59144914U (en) 1983-03-18 1983-03-18 Impedance conversion circuit

Publications (2)

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JPS59144914U JPS59144914U (en) 1984-09-27
JPH0241927Y2 true JPH0241927Y2 (en) 1990-11-08

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