JPH06314934A - 低電圧回路 - Google Patents
低電圧回路Info
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- JPH06314934A JPH06314934A JP6082973A JP8297394A JPH06314934A JP H06314934 A JPH06314934 A JP H06314934A JP 6082973 A JP6082973 A JP 6082973A JP 8297394 A JP8297394 A JP 8297394A JP H06314934 A JPH06314934 A JP H06314934A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/10—Measuring sum, difference or ratio
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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Abstract
(57)【要約】
【目的】 一対の寄生ＪＦＥＴの反転利得を用いて、差
高電圧信号を、抵抗分圧器を用いずに、パワーＩＣの低
電圧制御回路により、容易に検出できる低電圧レベルに
変換する低電力回路を得る集積された高電圧差センサを
提供する。 【構成】 第１の高電圧入力端子11とグランドとの間
に、第１のＪＦＥＴ(J1)、第１のレベル変換抵抗（R1)
およびバイアス電流源(13)の第１の直列回路を結合する
と共に、第２の高電圧入力端子とグランドとの間に、基
準抵抗(RL)、第２のＪＦＥＴ(J2)、第２のレベル変換抵
抗（R2) およびバイアス電流源(15)の第２の直列回路を
結合する。また、第１の直列回路の低電圧点と双方のＪ
ＦＥＴのゲートとの間には、ＪＦＥＴのバイアス電圧を
調整するように、演算増幅器(19)を含むフィードバック
回路を結合し、第２の直列回路の低電圧点には、比較器
(16)を結合して、ほぼＩＢ・ＲＬの入力差閾値レベルで
切り換える。
高電圧信号を、抵抗分圧器を用いずに、パワーＩＣの低
電圧制御回路により、容易に検出できる低電圧レベルに
変換する低電力回路を得る集積された高電圧差センサを
提供する。 【構成】 第１の高電圧入力端子11とグランドとの間
に、第１のＪＦＥＴ(J1)、第１のレベル変換抵抗（R1)
およびバイアス電流源(13)の第１の直列回路を結合する
と共に、第２の高電圧入力端子とグランドとの間に、基
準抵抗(RL)、第２のＪＦＥＴ(J2)、第２のレベル変換抵
抗（R2) およびバイアス電流源(15)の第２の直列回路を
結合する。また、第１の直列回路の低電圧点と双方のＪ
ＦＥＴのゲートとの間には、ＪＦＥＴのバイアス電圧を
調整するように、演算増幅器(19)を含むフィードバック
回路を結合し、第２の直列回路の低電圧点には、比較器
(16)を結合して、ほぼＩＢ・ＲＬの入力差閾値レベルで
切り換える。
Description
【０００１】
【産業上の利用分野】この発明は、差高電圧を検出する
回路、特に差高電圧信号を検出するパワー集積回路に関
するものである。
回路、特に差高電圧信号を検出するパワー集積回路に関
するものである。
【０００２】
【従来の技術】集積回路技術分野における共通の問題
は、集積回路（ＩＣ）チップの電力処理能力が制限され
ているために、高電圧信号、特に差高電圧信号を検出ま
たはモニタすることにある。従来は、抵抗分圧器を用い
て、高電圧信号を、ＩＣ電圧センサまたはモニタ回路に
よって有効に処理できる低レベルに変換している。
は、集積回路（ＩＣ）チップの電力処理能力が制限され
ているために、高電圧信号、特に差高電圧信号を検出ま
たはモニタすることにある。従来は、抵抗分圧器を用い
て、高電圧信号を、ＩＣ電圧センサまたはモニタ回路に
よって有効に処理できる低レベルに変換している。
【０００３】
【発明が解決しようとする課題】しかしながら、抵抗分
圧器を用いると、多くの技術文献に記載されているよう
な欠点がある。例えば、抵抗分圧器は、相当の電力消費
を伴う。この電力は、電圧の二乗で増加し、したがって
効率が低くなる。また、抵抗分圧器は、集積回路チップ
の相当の面積を占めるため、ＩＣチップが大きくなる。
これらの欠点は、特に、差高電圧、例えば、数百ボルト
の範囲、を検出またはモニタする場合に著しい。この場
合には、２つの抵抗分圧器が必要で、集積回路周辺に用
いるのは非現実的である。
圧器を用いると、多くの技術文献に記載されているよう
な欠点がある。例えば、抵抗分圧器は、相当の電力消費
を伴う。この電力は、電圧の二乗で増加し、したがって
効率が低くなる。また、抵抗分圧器は、集積回路チップ
の相当の面積を占めるため、ＩＣチップが大きくなる。
これらの欠点は、特に、差高電圧、例えば、数百ボルト
の範囲、を検出またはモニタする場合に著しい。この場
合には、２つの抵抗分圧器が必要で、集積回路周辺に用
いるのは非現実的である。
【０００４】この発明の目的は、高電圧差センサとして
機能する低電力制御回路を提供しようとするものであ
る。この発明の他の目的は、抵抗分圧器を用いない高電
圧差センサを提供しようとするものである。この発明の
さらに他の目的は、集積回路として構成できる高電圧差
センサを提供しようとするものである。この発明のさら
に他の目的は、消費電力およびチップ面積に関して、よ
り有効な高電圧差センサを提供しようとするものであ
る。この発明のさらに他の目的は、比較的簡単な回路に
よって高電圧差を検出する低電力集積回路を提供しよう
とするものである。
機能する低電力制御回路を提供しようとするものであ
る。この発明の他の目的は、抵抗分圧器を用いない高電
圧差センサを提供しようとするものである。この発明の
さらに他の目的は、集積回路として構成できる高電圧差
センサを提供しようとするものである。この発明のさら
に他の目的は、消費電力およびチップ面積に関して、よ
り有効な高電圧差センサを提供しようとするものであ
る。この発明のさらに他の目的は、比較的簡単な回路に
よって高電圧差を検出する低電力集積回路を提供しよう
とするものである。
【０００５】
【課題を解決するための手段】この発明は、第１および
第２の高電圧入力端子間の差電圧が、所定の電圧閾値レ
ベルと異なるのを検出する低電圧回路であって、半導体
基板と、この半導体基板に集積され、前記２つの高電圧
入力端子に印加される一つまたはそれ以上の高電圧を、
対応する低電圧に減衰する減衰手段と、前記半導体基板
に集積され、前記低電圧の少なくとも１つに応答して、
前記差電圧が所定の電圧閾値レベルと異なるのを検出す
る比較手段とを有し、前記減衰手段は、前記高電圧入力
端子の各々と電流源とのそれぞれの間に接続した第１お
よび第２のＪＦＥＴを有し、前記電流源は、前記所定の
電圧閾値レベルを決定すること特徴とするものである。
第２の高電圧入力端子間の差電圧が、所定の電圧閾値レ
ベルと異なるのを検出する低電圧回路であって、半導体
基板と、この半導体基板に集積され、前記２つの高電圧
入力端子に印加される一つまたはそれ以上の高電圧を、
対応する低電圧に減衰する減衰手段と、前記半導体基板
に集積され、前記低電圧の少なくとも１つに応答して、
前記差電圧が所定の電圧閾値レベルと異なるのを検出す
る比較手段とを有し、前記減衰手段は、前記高電圧入力
端子の各々と電流源とのそれぞれの間に接続した第１お
よび第２のＪＦＥＴを有し、前記電流源は、前記所定の
電圧閾値レベルを決定すること特徴とするものである。
【０００６】また、この発明は、第１および第２の高電
圧入力端子間の差高電圧が、所定の電圧閾値と異なるの
を検出する低電圧回路であって、前記高電圧入力端子に
接続され、前記高電圧を低電圧に変換する変換手段と、
前記低電圧に応答して、前記差高電圧が前記所定の電圧
閾値と異なるのを検出する低電圧制御回路手段とを有す
ること特徴とするものである。
圧入力端子間の差高電圧が、所定の電圧閾値と異なるの
を検出する低電圧回路であって、前記高電圧入力端子に
接続され、前記高電圧を低電圧に変換する変換手段と、
前記低電圧に応答して、前記差高電圧が前記所定の電圧
閾値と異なるのを検出する低電圧制御回路手段とを有す
ること特徴とするものである。
【０００７】さらに、この発明は、第１および第２の高
電圧信号間の差電圧が、所定の電圧閾値レベルと異なる
のを検出する低電圧回路であって、前記第１および第２
の高電圧信号をそれぞれ受ける第１および第２の入力端
子と、少なくとも１つの電流源と、印加される電圧を減
衰する第１および第２のＪＦＥＴと、前記第１のＪＦＥ
Ｔおよび前記少なくとも１つの電流源を、第１の直列回
路で前記第１の入力端子に結合する手段と、前記第２の
ＪＦＥＴおよび前記少なくとも１つの電流源を、第２の
直列回路で前記第２の入力端子に結合する第２の手段
と、前記第２の直列回路に結合した入力端子を有し、前
記第２のＪＦＥＴによる前記第２の高電圧信号の減衰に
よって得られる低電圧に応答する比較回路とを有し、該
比較回路は、前記差電圧が前記所定の閾値レベルと異な
るのを示す信号を出力すること特徴とするものである。
電圧信号間の差電圧が、所定の電圧閾値レベルと異なる
のを検出する低電圧回路であって、前記第１および第２
の高電圧信号をそれぞれ受ける第１および第２の入力端
子と、少なくとも１つの電流源と、印加される電圧を減
衰する第１および第２のＪＦＥＴと、前記第１のＪＦＥ
Ｔおよび前記少なくとも１つの電流源を、第１の直列回
路で前記第１の入力端子に結合する手段と、前記第２の
ＪＦＥＴおよび前記少なくとも１つの電流源を、第２の
直列回路で前記第２の入力端子に結合する第２の手段
と、前記第２の直列回路に結合した入力端子を有し、前
記第２のＪＦＥＴによる前記第２の高電圧信号の減衰に
よって得られる低電圧に応答する比較回路とを有し、該
比較回路は、前記差電圧が前記所定の閾値レベルと異な
るのを示す信号を出力すること特徴とするものである。
【０００８】この発明によれば、差高電圧信号を、減衰
器として抵抗分圧器を用いることなく、低電圧制御回路
を用いてモニタできる比較的低い電圧レベルに減衰する
手段を提供する。この発明の好適実施例では、前記減衰
手段は、複数の高電圧ＪＦＥＴを有し、前記制御回路は
低電圧比較器を有する。
器として抵抗分圧器を用いることなく、低電圧制御回路
を用いてモニタできる比較的低い電圧レベルに減衰する
手段を提供する。この発明の好適実施例では、前記減衰
手段は、複数の高電圧ＪＦＥＴを有し、前記制御回路は
低電圧比較器を有する。
【０００９】この発明によれば、上記ＪＦＥＴおよび制
御回路は、高電圧集積回路を形成する共通の基板に容易
に集積することができる利点がある。また、抵抗分圧器
を用いる場合よりも、集積回路の面積を小さくできる利
点がある。さらに、ＪＦＥＴのバイアス電流が、該電流
が入力電圧とともに直線的に増加する抵抗分圧器の場合
とは異なり、入力電圧と無関係になる利点がある。その
結果、この発明によれば、電力損失が入力電圧の二乗の
関数（Ｖ2 ／Ｒ）となる抵抗分圧器を用いる場合に比べ
て、電力損失を相当少なくできる。この発明では、電力
損失は、入力電圧の一次関数の電力（Ｐ＝Ｖ・ＩＢ）と
なる。
御回路は、高電圧集積回路を形成する共通の基板に容易
に集積することができる利点がある。また、抵抗分圧器
を用いる場合よりも、集積回路の面積を小さくできる利
点がある。さらに、ＪＦＥＴのバイアス電流が、該電流
が入力電圧とともに直線的に増加する抵抗分圧器の場合
とは異なり、入力電圧と無関係になる利点がある。その
結果、この発明によれば、電力損失が入力電圧の二乗の
関数（Ｖ2 ／Ｒ）となる抵抗分圧器を用いる場合に比べ
て、電力損失を相当少なくできる。この発明では、電力
損失は、入力電圧の一次関数の電力（Ｐ＝Ｖ・ＩＢ）と
なる。
【００１０】この発明のさらに好適実施例においては、
第１および第２の高電圧ＪＦＥＴを、第１および第２の
高電圧入力端子と電流源との間にそれぞれ直列に接続す
る。この電流源は、各ＪＦＥＴのバイアス電流を決定す
る。これらＪＦＥＴは、第１および第２の入力端子に印
加される差高電圧を減衰する。これらのＪＦＥＴの低電
圧側は、例えば、等しい抵抗値の第１および第２の抵抗
からなるレベル変換手段にそれぞれ接続する。演算増幅
器は、その負入力端子を第１のＪＦＥＴの直列抵抗に接
続し、比較回路は、一方の入力端子を第２のＪＦＥＴの
直列抵抗に接続する。これら演算増幅器および比較器の
他方の入力端子は、Ｖref の基準電圧源に接続する。演
算増幅器の出力端子はフィードバックして、双方のＪＦ
ＥＴのゲートに接続する。レベル変換器は、ＪＦＥＴの
ソース電極を充分高い電圧値に附勢するように選択し、
これによりＪＦＥＴのゲートバイアスが演算増幅器の出
力電圧の励振範囲内に入るようにする。このようにオペ
アンプのフィードバックループを用いてＪＦＥＴをバイ
アスすれば、回路の同相モード信号を除去することが可
能となる。
第１および第２の高電圧ＪＦＥＴを、第１および第２の
高電圧入力端子と電流源との間にそれぞれ直列に接続す
る。この電流源は、各ＪＦＥＴのバイアス電流を決定す
る。これらＪＦＥＴは、第１および第２の入力端子に印
加される差高電圧を減衰する。これらのＪＦＥＴの低電
圧側は、例えば、等しい抵抗値の第１および第２の抵抗
からなるレベル変換手段にそれぞれ接続する。演算増幅
器は、その負入力端子を第１のＪＦＥＴの直列抵抗に接
続し、比較回路は、一方の入力端子を第２のＪＦＥＴの
直列抵抗に接続する。これら演算増幅器および比較器の
他方の入力端子は、Ｖref の基準電圧源に接続する。演
算増幅器の出力端子はフィードバックして、双方のＪＦ
ＥＴのゲートに接続する。レベル変換器は、ＪＦＥＴの
ソース電極を充分高い電圧値に附勢するように選択し、
これによりＪＦＥＴのゲートバイアスが演算増幅器の出
力電圧の励振範囲内に入るようにする。このようにオペ
アンプのフィードバックループを用いてＪＦＥＴをバイ
アスすれば、回路の同相モード信号を除去することが可
能となる。
【００１１】
【実施例】図１は、この発明にかかる差高電圧を検出す
るための低電力集積回路の一例の構成を示すものであ
る。破線で示す集積回路１０は、信号電圧入力端子１１
および１２にそれぞれ電圧Ｖ１およびＶ２として印加さ
れる差高電圧を検出および／またはモニタする低電力回
路を構成する。第１の信号電圧入力端子１１は、Ｊ１で
示す第１のＪＦＥＴのドレイン電極に直接接続する。第
２の信号電圧入力端子１２は、抵抗ＲＬを経て、Ｊ２で
示す第２のＪＦＥＴのドレイン電極に接続する。
るための低電力集積回路の一例の構成を示すものであ
る。破線で示す集積回路１０は、信号電圧入力端子１１
および１２にそれぞれ電圧Ｖ１およびＶ２として印加さ
れる差高電圧を検出および／またはモニタする低電力回
路を構成する。第１の信号電圧入力端子１１は、Ｊ１で
示す第１のＪＦＥＴのドレイン電極に直接接続する。第
２の信号電圧入力端子１２は、抵抗ＲＬを経て、Ｊ２で
示す第２のＪＦＥＴのドレイン電極に接続する。
【００１２】第１および第２のＪＦＥＴは、好ましく
は、いわゆる寄生ＪＦＥＴとする。これは、既知のパワ
ーＩＣプロセスで選択した層のみを用いて集積回路１０
に形成されることから、寄生と称される。これらの層
は、最適化されたものではないため、ＪＦＥＴの機能
は、それほど高くない。したがって、各ＪＦＥＴは、増
幅器としてよりも、むしろ減衰器として動作するので、
各ＪＦＥＴの利得は、比較的低くするのが望ましい。
は、いわゆる寄生ＪＦＥＴとする。これは、既知のパワ
ーＩＣプロセスで選択した層のみを用いて集積回路１０
に形成されることから、寄生と称される。これらの層
は、最適化されたものではないため、ＪＦＥＴの機能
は、それほど高くない。したがって、各ＪＦＥＴは、増
幅器としてよりも、むしろ減衰器として動作するので、
各ＪＦＥＴの利得は、比較的低くするのが望ましい。
【００１３】第１のＪＦＥＴ Ｊ１のソース電極は、電
圧レベルを変換する素子として機能する抵抗Ｒ１を経て
バイアス電流ＩＢを供給する電流源１３に接続する。こ
の電流源１３は、電圧レベル変換抵抗Ｒ１とグランドと
の間に接続した電界効果型トランジスタとして示し、そ
のゲート電極を、ゲートバイアス電圧端子１４に直接接
続して、ＦＥＴ１３のゲートに一定のＤＣ電圧を印加す
る。もちろん、図示以外の他の適切な電流源を用いるこ
ともできる。
圧レベルを変換する素子として機能する抵抗Ｒ１を経て
バイアス電流ＩＢを供給する電流源１３に接続する。こ
の電流源１３は、電圧レベル変換抵抗Ｒ１とグランドと
の間に接続した電界効果型トランジスタとして示し、そ
のゲート電極を、ゲートバイアス電圧端子１４に直接接
続して、ＦＥＴ１３のゲートに一定のＤＣ電圧を印加す
る。もちろん、図示以外の他の適切な電流源を用いるこ
ともできる。
【００１４】同様に、第２の寄生ＪＦＥＴ Ｊ２のソー
ス電極は、対応する電圧レベル変換抵抗Ｒ２を経て電流
源１５に接続する。これら抵抗Ｒ１およびＲ２は、好ま
しくは、同じ抵抗値（適切な値は３５ＫΩ）とする。電
流源１５は、電流源１３と同様に、抵抗Ｒ２とグランド
との間に接続した電界効果型トランジスタからなり、そ
のゲート電極を、ＦＥＴ１３のゲートとともにゲートバ
イアス電圧端子１４に接続する。
ス電極は、対応する電圧レベル変換抵抗Ｒ２を経て電流
源１５に接続する。これら抵抗Ｒ１およびＲ２は、好ま
しくは、同じ抵抗値（適切な値は３５ＫΩ）とする。電
流源１５は、電流源１３と同様に、抵抗Ｒ２とグランド
との間に接続した電界効果型トランジスタからなり、そ
のゲート電極を、ＦＥＴ１３のゲートとともにゲートバ
イアス電圧端子１４に接続する。
【００１５】比較回路１６は、抵抗Ｒ２と電界効果型ト
ランジスタ１５のドレインとの間に接続した非反転入力
端子（＋）と、該比較器に基準電圧（Ｖref ）を印加す
る端子１７に接続した反転入力端子（−）とを有する。
この比較器の出力端子は集積回路出力端子１８に接続し
て、後述するように出力電圧Ｖ０を出力させる。
ランジスタ１５のドレインとの間に接続した非反転入力
端子（＋）と、該比較器に基準電圧（Ｖref ）を印加す
る端子１７に接続した反転入力端子（−）とを有する。
この比較器の出力端子は集積回路出力端子１８に接続し
て、後述するように出力電圧Ｖ０を出力させる。
【００１６】演算増幅器１９は、抵抗Ｒ１と電流源ＦＥ
Ｔ１３のドレイン電極との接続点に接続した反転入力端
子（−）を有する。この演算増幅器の非反転入力端子
（＋）は端子２０に接続して基準電圧を印加する。この
回路は、所望に応じて、比較回路の負入力端子を、基準
電圧Ｖref の代わりに、演算増幅器の負入力端子に接続
して動作させることもできる。
Ｔ１３のドレイン電極との接続点に接続した反転入力端
子（−）を有する。この演算増幅器の非反転入力端子
（＋）は端子２０に接続して基準電圧を印加する。この
回路は、所望に応じて、比較回路の負入力端子を、基準
電圧Ｖref の代わりに、演算増幅器の負入力端子に接続
して動作させることもできる。
【００１７】演算増幅器の出力端子は、ＪＦＥＴ Ｊ１
およびＪＦＥＴ Ｊ２の各々のゲート電極に接続する。
これにより、演算増幅器は、双方のＪＦＥＴのゲート電
極をバイアスするようにフィードバックループを形成す
る。
およびＪＦＥＴ Ｊ２の各々のゲート電極に接続する。
これにより、演算増幅器は、双方のＪＦＥＴのゲート電
極をバイアスするようにフィードバックループを形成す
る。
【００１８】以下、この実施例の動作について説明す
る。図示のように、Ｖ１およびＶ２の二つの高電圧源
を、端子１１および１２に接続すると、電流源１３を経
て抵抗Ｒ１およびＪＦＥＴ Ｊ１のソース−ドレイン通
路を通って電流ＩＢが流れると共に、抵抗Ｒ２、ＪＦＥ
Ｔ Ｊ２および負荷抵抗ＲＬを通って電流ＩＢが流れ
る。抵抗Ｒ１，Ｒ２の抵抗値は、ＪＦＥＴ Ｊ２のドレ
インの電圧Ｖ２’と電圧Ｖ１とが等しいとき、抵抗Ｒ２
とＦＥＴ１５との接続点の電圧Ｖ３’が、演算増幅器１
９の負入力電圧Ｖ３と等しくなるように選ぶ。閉ループ
状態のもとでは、これはＶref と等しい。これは、Ｒ１
＝Ｒ２の場合、双方のＪＦＥＴが、正確に同じバイアス
電流およびバイアス電圧を有するからである。その結
果、比較器の出力電圧Ｖ０は零となる。Ｖ２’＝Ｖ１の
とき、Ｖ２＝Ｖ２’＋ＩＢ・ＲＬになり、しかもこのＶ
２が比較回路の出力を零にする条件を設定する。この条
件のもとで、Ｖ２−Ｖ１＝ＩＢ・ＲＬが、比較器の状態
を切り換える電圧Ｖ２とＶ１との間の差閾値電圧を決定
する。
る。図示のように、Ｖ１およびＶ２の二つの高電圧源
を、端子１１および１２に接続すると、電流源１３を経
て抵抗Ｒ１およびＪＦＥＴ Ｊ１のソース−ドレイン通
路を通って電流ＩＢが流れると共に、抵抗Ｒ２、ＪＦＥ
Ｔ Ｊ２および負荷抵抗ＲＬを通って電流ＩＢが流れ
る。抵抗Ｒ１，Ｒ２の抵抗値は、ＪＦＥＴ Ｊ２のドレ
インの電圧Ｖ２’と電圧Ｖ１とが等しいとき、抵抗Ｒ２
とＦＥＴ１５との接続点の電圧Ｖ３’が、演算増幅器１
９の負入力電圧Ｖ３と等しくなるように選ぶ。閉ループ
状態のもとでは、これはＶref と等しい。これは、Ｒ１
＝Ｒ２の場合、双方のＪＦＥＴが、正確に同じバイアス
電流およびバイアス電圧を有するからである。その結
果、比較器の出力電圧Ｖ０は零となる。Ｖ２’＝Ｖ１の
とき、Ｖ２＝Ｖ２’＋ＩＢ・ＲＬになり、しかもこのＶ
２が比較回路の出力を零にする条件を設定する。この条
件のもとで、Ｖ２−Ｖ１＝ＩＢ・ＲＬが、比較器の状態
を切り換える電圧Ｖ２とＶ１との間の差閾値電圧を決定
する。
【００１９】同相モード信号を除去して、システムをバ
ランスさせるためには、ＪＦＥＴを適切にバイアスする
のが有効である。これは、ＪＦＥＴのソース電極を通し
て充分なバイアス電流ＩＢを流し続けることによって行
うことができる。上記の説明では、抵抗Ｒ１およびＲ２
を、双方のＪＦＥＴのソース電極を充分高い電圧に附勢
するレベル変換器として用いて、これらＪＦＥＴのゲー
トバイアス電圧が演算増幅器の出力電圧の励振範囲内に
に入るようにしている。演算増幅器は、ＪＦＥＴのソー
ス−ドレイン電流に応答して、ＪＦＥＴのゲートをバイ
アスするフィードバックループを形成する。
ランスさせるためには、ＪＦＥＴを適切にバイアスする
のが有効である。これは、ＪＦＥＴのソース電極を通し
て充分なバイアス電流ＩＢを流し続けることによって行
うことができる。上記の説明では、抵抗Ｒ１およびＲ２
を、双方のＪＦＥＴのソース電極を充分高い電圧に附勢
するレベル変換器として用いて、これらＪＦＥＴのゲー
トバイアス電圧が演算増幅器の出力電圧の励振範囲内に
に入るようにしている。演算増幅器は、ＪＦＥＴのソー
ス−ドレイン電流に応答して、ＪＦＥＴのゲートをバイ
アスするフィードバックループを形成する。
【００２０】電圧Ｖ１が一定で、かつ上述したように、
電圧Ｖ２がＶ１＝Ｖ２’となる値を有するものとする
と、比較回路の出力は、ほぼ零となる。これらの条件の
もとでは、ＪＦＥＴの双方は正確に同じバイアス電流お
よびバイアス電圧を有するので、Ｖ２−Ｖ１＝ＩＢ・Ｒ
ＬおよびＶ３’＝Ｖ３＝Ｖref （Ｒ１＝Ｒ２の場合）と
なる。
電圧Ｖ２がＶ１＝Ｖ２’となる値を有するものとする
と、比較回路の出力は、ほぼ零となる。これらの条件の
もとでは、ＪＦＥＴの双方は正確に同じバイアス電流お
よびバイアス電圧を有するので、Ｖ２−Ｖ１＝ＩＢ・Ｒ
ＬおよびＶ３’＝Ｖ３＝Ｖref （Ｒ１＝Ｒ２の場合）と
なる。
【００２１】しかし、Ｖ２が、Ｖ２−Ｖ１＞ＩＢ・Ｒ
Ｌ、したがってＶ３’＞Ｖref のように変化すると、比
較器の出力電圧Ｖ０は高くなる。反対に、Ｖ２−Ｖ１＜
ＩＢ・ＲＬおよびＶ３’＜Ｖref になると、出力電圧Ｖ
０は低くなる。これらの３つの状態において、演算増幅
器の負入力端子は、ほぼ同じ電圧を維持するが、比較器
の正入力端子における電圧変化は、上述したように出力
電圧を切り換える。
Ｌ、したがってＶ３’＞Ｖref のように変化すると、比
較器の出力電圧Ｖ０は高くなる。反対に、Ｖ２−Ｖ１＜
ＩＢ・ＲＬおよびＶ３’＜Ｖref になると、出力電圧Ｖ
０は低くなる。これらの３つの状態において、演算増幅
器の負入力端子は、ほぼ同じ電圧を維持するが、比較器
の正入力端子における電圧変化は、上述したように出力
電圧を切り換える。
【００２２】原理的には、ＪＦＥＴに代えて、他の高電
圧トランジスタ（例えば、ＬＤＭＯＳ）を用いることが
できるが、実際には、ＪＦＥＴが有効である。その理由
は、この発明においては、容易に入手可能な寄生ＪＦＥ
Ｔを減衰器として用いると共に、その利得が低いことが
望ましいからである。ＪＦＥＴのゲインをあまり高くす
ると、この発明の目的に対して減衰係数が低くなりすぎ
る。
圧トランジスタ（例えば、ＬＤＭＯＳ）を用いることが
できるが、実際には、ＪＦＥＴが有効である。その理由
は、この発明においては、容易に入手可能な寄生ＪＦＥ
Ｔを減衰器として用いると共に、その利得が低いことが
望ましいからである。ＪＦＥＴのゲインをあまり高くす
ると、この発明の目的に対して減衰係数が低くなりすぎ
る。
【００２３】したがって、この発明の集積高電圧差セン
サは、２つの高電圧ＪＦＥＴ（いわゆる寄生ＪＦＥ
Ｔ）、２つの低電圧電流源、１つの低電圧演算増幅器、
１つの低電圧比較器および３つの抵抗のみを用いて非常
に簡単にできる。この回路は、５Ｖ〜１６Ｖの低電圧回
路動作によって高電圧、例えば５０Ｖ〜７００Ｖを処理
することができる。電圧降下ＩＢ・ＲＬによって、回路
の動作閾値が与えられるので、ＩＢまたはＲＬのいずれ
かを変更することよって回路の閾値を変更することがで
きる。抵抗Ｒ１およびＲ２は、ＪＦＥＴのソース電極に
おける電圧レベルを変換する。Ｖ１，Ｖ２のいずれかま
たは双方を高電圧にすることができる。ＪＦＥＴデバイ
スの閾値によって、抵抗Ｒ１およびＲ２を省略したり、
あるいはダイオードのような他のレベル変換デバイスに
置き換えることができる。
サは、２つの高電圧ＪＦＥＴ（いわゆる寄生ＪＦＥ
Ｔ）、２つの低電圧電流源、１つの低電圧演算増幅器、
１つの低電圧比較器および３つの抵抗のみを用いて非常
に簡単にできる。この回路は、５Ｖ〜１６Ｖの低電圧回
路動作によって高電圧、例えば５０Ｖ〜７００Ｖを処理
することができる。電圧降下ＩＢ・ＲＬによって、回路
の動作閾値が与えられるので、ＩＢまたはＲＬのいずれ
かを変更することよって回路の閾値を変更することがで
きる。抵抗Ｒ１およびＲ２は、ＪＦＥＴのソース電極に
おける電圧レベルを変換する。Ｖ１，Ｖ２のいずれかま
たは双方を高電圧にすることができる。ＪＦＥＴデバイ
スの閾値によって、抵抗Ｒ１およびＲ２を省略したり、
あるいはダイオードのような他のレベル変換デバイスに
置き換えることができる。
【図１】この発明の一実施例を示す図である。
１１，１２ 信号電圧入力端子 １３，１５ 電流源 １４ ゲートバイアス電圧端子 １６ 比較回路 １８ 出力端子 １９ 演算増幅器 Ｊ１，Ｊ２ ＪＦＥＴ
Claims (10)
- 【請求項１】 第１および第２の高電圧入力端子間の差
電圧が、所定の電圧閾値レベルと異なるのを検出する低
電圧回路であって、 半導体基板と、 この半導体基板に集積され、前記２つの高電圧入力端子
に印加される一つまたはそれ以上の高電圧を、対応する
低電圧に減衰する減衰手段と、 前記半導体基板に集積され、前記低電圧の少なくとも１
つに応答して、前記差電圧が所定の電圧閾値レベルと異
なるのを検出する比較手段とを有し、 前記減衰手段は、前記高電圧入力端子の各々と電流源と
のそれぞれの間に接続した第１および第２のＪＦＥＴを
有し、前記電流源は、前記所定の電圧閾値レベルを決定
すること特徴とする低電圧回路。 - 【請求項２】 第１および第２の高電圧入力端子間の差
高電圧が、所定の電圧閾値と異なるのを検出する低電圧
回路であって、 前記高電圧入力端子に接続され、前記高電圧を低電圧に
変換する変換手段と、 前記低電圧に応答して、前記差高電圧が前記所定の電圧
閾値と異なるのを検出する低電圧制御回路手段とを有す
ること特徴とする低電圧回路。 - 【請求項３】 請求項２記載の低電圧回路において、前
記変換手段は、前記高電圧入力端子の各々と２つの電流
源の各々との間にそれぞれ直列に接続した２つのＪＦＥ
Ｔを有し、前記低電圧制御回路手段は、前記電流源の一
方に接続した比較器と、前記電流源の他方に演算増幅器
を接続する手段とを有すること特徴とする低電圧回路。 - 【請求項４】 請求項３記載の低電圧回路において、前
記ＪＦＥＴのゲートを、該ＪＦＥＴを経て流れるバイア
ス電流を維持するのに充分な電圧レベルにバイアスする
前記演算増幅器を含む手段を有すること特徴とする低電
圧回路。 - 【請求項５】 第１および第２の高電圧信号間の差電圧
が、所定の電圧閾値レベルと異なるのを検出する低電圧
回路であって、 前記第１および第２の高電圧信号をそれぞれ受ける第１
および第２の入力端子と、 少なくとも１つの電流源と、 印加される電圧を減衰する第１および第２のＪＦＥＴ
と、 前記第１のＪＦＥＴおよび前記少なくとも１つの電流源
を、第１の直列回路で前記第１の入力端子に結合する手
段と、 前記第２のＪＦＥＴおよび前記少なくとも１つの電流源
を、第２の直列回路で前記第２の入力端子に結合する第
２の手段と、 前記第２の直列回路に結合した入力端子を有し、前記第
２のＪＦＥＴによる前記第２の高電圧信号の減衰によっ
て得られる低電圧に応答する比較回路とを有し、該比較
回路は、前記差電圧が前記所定の閾値レベルと異なるの
を示す信号を出力すること特徴とする低電圧回路。 - 【請求項６】 請求項５記載の低電圧回路において、前
記第２の直列回路に接続したインピーダンス素子を有
し、前記少なくとも１つの電流源からの電流ＩＢにより
前記インピーダンス素子に生じる電圧降下によって、前
記所定の電圧閾値レベルを決定すること特徴とする低電
圧回路。 - 【請求項７】 請求項５または６記載の低電圧回路にお
いて、前記第１の直列回路に結合した入力端子を有し、
前記第１のＪＦＥＴによる前記第１の高電圧信号の減衰
によって得られる低電圧に応答する演算増幅器を含むフ
ィードバック回路を具え、前記演算増幅器は、前記第１
および第２のＪＦＥＴを予め決定されたレベルでバイア
スするように、これら第１および第２のＪＦＥＴの制御
電極に結合した出力端子を有すること特徴とする低電圧
回路。 - 【請求項８】 請求項５，６または７記載の低電圧回路
において、前記第１および第２の直列回路にそれぞれ接
続した第１および第２の等しいインピーダンス素子を有
し、 前記少なくとも１つの電流源は、前記第１および第２の
直列回路にそれぞれ接続した第１および第２の電界効果
型トランジスタを有し、それらの制御電極を基準電圧源
に共通に接続したこと特徴とする低電圧回路。 - 【請求項９】 請求項７または８記載の低電圧回路にお
いて、前記比較回路の第２の入力端子および前記演算増
幅器の第２の入力端子を、少なくとも１つの他の基準電
圧源に結合する手段を有すること特徴とする低電圧回
路。 - 【請求項１０】 請求項８または９記載の低電圧回路に
おいて、 前記第１の直列回路は、前記第１の入力端子と基準電圧
点との間に順次結合した前記第１のＪＦＥＴ、第１のイ
ンピーダンス素子および少なくとも１つの電流源を有
し、 前記第２の直列回路は、前記第２の入力端子と前記基準
電圧点との間に順次結合した前記第２のＪＦＥＴ、第２
のインピーダンス素子および少なくとも１つの電流源を
有し、 前記比較回路の入力端子は、前記第２のインピーダンス
素子と前記少なくとも１つの電流源との間の第１の接続
点に接合し、 前記演算増幅器の入力端子は、前記第１のインピーダン
ス素子と前記少なくとも１つの電流源との間の第２の接
続点に接合したこと特徴とする低電圧回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/051,141 US5424663A (en) | 1993-04-22 | 1993-04-22 | Integrated high voltage differential sensor using the inverse gain of high voltage transistors |
| US08/051141 | 1993-04-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314934A true JPH06314934A (ja) | 1994-11-08 |
Family
ID=21969594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6082973A Pending JPH06314934A (ja) | 1993-04-22 | 1994-04-21 | 低電圧回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5424663A (ja) |
| EP (1) | EP0621638B1 (ja) |
| JP (1) | JPH06314934A (ja) |
| KR (1) | KR100332843B1 (ja) |
| DE (1) | DE69416610T2 (ja) |
| TW (1) | TW247940B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006525513A (ja) * | 2003-04-29 | 2006-11-09 | テラダイン・インコーポレーテッド | 精度を高めた測定回路 |
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| US5583442A (en) * | 1994-02-03 | 1996-12-10 | Harris Corporation | Differential voltage monitor using a bridge circuit with resistors on and off of an integrated circuit |
| JP3332115B2 (ja) * | 1994-04-08 | 2002-10-07 | 株式会社東芝 | 多入力トランジスタおよび多入力トランスコンダクタ回路 |
| US5838192A (en) * | 1996-01-17 | 1998-11-17 | Analog Devices, Inc. | Junction field effect voltage reference |
| EP0829730B1 (en) * | 1996-09-17 | 2001-02-21 | STMicroelectronics S.r.l. | A circuit for diagnosing the state of an electric load |
| SE518159C2 (sv) * | 1997-01-17 | 2002-09-03 | Ericsson Telefon Ab L M | Anordning för att bestämma storleken på en ström |
| JP3628576B2 (ja) * | 1999-02-14 | 2005-03-16 | 矢崎総業株式会社 | 微少電流検出装置 |
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| CN107769766B (zh) * | 2016-08-17 | 2023-05-16 | 恩智浦美国有限公司 | 差分接收器 |
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| US11125782B2 (en) | 2018-12-07 | 2021-09-21 | Abb Schweiz Ag | Line post sensor |
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-
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- 1994-04-14 EP EP94201024A patent/EP0621638B1/en not_active Expired - Lifetime
- 1994-04-14 DE DE69416610T patent/DE69416610T2/de not_active Expired - Fee Related
- 1994-04-21 JP JP6082973A patent/JPH06314934A/ja active Pending
- 1994-04-22 KR KR1019940008502A patent/KR100332843B1/ko not_active IP Right Cessation
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| EP0621638A1 (en) | 1994-10-26 |
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