JPH06311163A - バス入力インタフェース回路 - Google Patents
バス入力インタフェース回路Info
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- JPH06311163A JPH06311163A JP5093137A JP9313793A JPH06311163A JP H06311163 A JPH06311163 A JP H06311163A JP 5093137 A JP5093137 A JP 5093137A JP 9313793 A JP9313793 A JP 9313793A JP H06311163 A JPH06311163 A JP H06311163A
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Abstract
(57)【要約】
【目的】 低消費電力動作が可能なバス入力インタフェ
ース回路を得る。 【構成】 信号遷移検出回路１０は、バス４の信号を入
力とする遅延素子３と、バス４の信号と遅延素子３の出
力を入力とする２入力排他的論理和ゲート２から構成さ
れる。排他的論理和ゲート２は、バス４に与えられた信
号の遷移を検出して制御信号ＣＮＴを出力する。信号保
持回路１１は、反転ゲート６，７と、Ｐ型ＭＯＳＦＥＴ
５から構成される。反転ゲート６はバス４の信号を入力
とし、反転ゲート７は反転ゲート６の出力を入力とす
る。そしてＰ型ＭＯＳＦＥＴ５のソース電極がバス４に
接続され、ドレイン電極は反転ゲート７の出力に接続さ
れ、ゲート電極には制御信号ＣＮＴが与えられる。 【効果】 バスにおける電位が衝突する可能性のある期
間においてリーク電流を抑制する。
ース回路を得る。 【構成】 信号遷移検出回路１０は、バス４の信号を入
力とする遅延素子３と、バス４の信号と遅延素子３の出
力を入力とする２入力排他的論理和ゲート２から構成さ
れる。排他的論理和ゲート２は、バス４に与えられた信
号の遷移を検出して制御信号ＣＮＴを出力する。信号保
持回路１１は、反転ゲート６，７と、Ｐ型ＭＯＳＦＥＴ
５から構成される。反転ゲート６はバス４の信号を入力
とし、反転ゲート７は反転ゲート６の出力を入力とす
る。そしてＰ型ＭＯＳＦＥＴ５のソース電極がバス４に
接続され、ドレイン電極は反転ゲート７の出力に接続さ
れ、ゲート電極には制御信号ＣＮＴが与えられる。 【効果】 バスにおける電位が衝突する可能性のある期
間においてリーク電流を抑制する。
Description
【０００１】
【産業上の利用分野】本発明はバス入力インタフェース
回路に関し、特にその消費電力を低減する技術に関する
ものである。
回路に関し、特にその消費電力を低減する技術に関する
ものである。
【０００２】
【従来の技術】図８は従来のバスインタフェース回路の
構成を示す回路図である。３ステートバッファ１７，１
８がバス４に接続されており、これらはバス４を２値で
駆動するか、ハイインピダンス状態（ディスエイブル）
となる。反転ゲート６，７がデータ保持回路を形成して
おり、反転ゲート８がドライバとして設けられている。
構成を示す回路図である。３ステートバッファ１７，１
８がバス４に接続されており、これらはバス４を２値で
駆動するか、ハイインピダンス状態（ディスエイブル）
となる。反転ゲート６，７がデータ保持回路を形成して
おり、反転ゲート８がドライバとして設けられている。
【０００３】３ステートバッファ１７，１８はバス出力
インタフェース回路を構成し、反転ゲート６〜８がバス
入力インタフェース回路を構成する。反転ゲート６，７
が形成するデータ保持回路は、３ステートバッファ１
７，１８の全てがディスエイブルの場合に、反転ゲート
８に中間電位が入力して回路が破壊することを防ぐ。
インタフェース回路を構成し、反転ゲート６〜８がバス
入力インタフェース回路を構成する。反転ゲート６，７
が形成するデータ保持回路は、３ステートバッファ１
７，１８の全てがディスエイブルの場合に、反転ゲート
８に中間電位が入力して回路が破壊することを防ぐ。
【０００４】図９はこのように構成されたバス入力イン
タフェース回路の動作を示すタイミングチャートであ
り、上から順に、バス４、ノードＤ、ノードＥの各時刻
における電位が示されている。
タフェース回路の動作を示すタイミングチャートであ
り、上から順に、バス４、ノードＤ、ノードＥの各時刻
における電位が示されている。
【０００５】時刻ｔ１以前において、バス４の電位は
“Ｌ”であり、反転ゲート６によってノードＤの電位は
“Ｈ”となる。また反転ゲート８によってノードＥの電
位は“Ｌ”となる。また反転ゲート７の出力の電位は
“Ｌ”となってバス４の電位との衝突は起こらない。
“Ｌ”であり、反転ゲート６によってノードＤの電位は
“Ｈ”となる。また反転ゲート８によってノードＥの電
位は“Ｌ”となる。また反転ゲート７の出力の電位は
“Ｌ”となってバス４の電位との衝突は起こらない。
【０００６】時刻ｔ１に３ステートバッファ１７が
“Ｈ”を出力し始めたとする。反転ゲート６の遅延時間
ｄ６だけ遅れた時刻ｔ２に、ノードＤの電位が“Ｈ”か
ら“Ｌ”に遷移する。次に、ノードＥの電位は時刻ｔ２
から反転ゲート８の遅延時間ｄ８だけ遅れた時刻ｔ３に
なって“Ｈ”になる。反転ゲート７の遅延時間ｄ７も遅
延時間ｄ８と等しいとすると、反転ゲート７は初めてバ
ス４の電位を“Ｈ”にしようとする。換言すれば、反転
ゲート７は時刻ｔ３まではバス４の電位を“Ｌ”にしよ
うとしている。
“Ｈ”を出力し始めたとする。反転ゲート６の遅延時間
ｄ６だけ遅れた時刻ｔ２に、ノードＤの電位が“Ｈ”か
ら“Ｌ”に遷移する。次に、ノードＥの電位は時刻ｔ２
から反転ゲート８の遅延時間ｄ８だけ遅れた時刻ｔ３に
なって“Ｈ”になる。反転ゲート７の遅延時間ｄ７も遅
延時間ｄ８と等しいとすると、反転ゲート７は初めてバ
ス４の電位を“Ｈ”にしようとする。換言すれば、反転
ゲート７は時刻ｔ３まではバス４の電位を“Ｌ”にしよ
うとしている。
【０００７】一方、時刻ｔ１から時刻ｔ３の間は、３ス
テートバッファ１７はバス４の電位を“Ｈ”にしようと
しているので、バス４において電位の衝突が生じ、３ス
テートバッファ１７の高電位側電源から反転ゲート７の
低電位側電源へリーク電流が流れる。
テートバッファ１７はバス４の電位を“Ｈ”にしようと
しているので、バス４において電位の衝突が生じ、３ス
テートバッファ１７の高電位側電源から反転ゲート７の
低電位側電源へリーク電流が流れる。
【０００８】
【発明が解決しようとする課題】従来のバス入力インタ
フェース回路は以上のように構成されているので、バス
に与える信号を変化させる場合にデータ保持回路におい
てリーク電流が流れ、消費電力を増大させる問題点があ
った。
フェース回路は以上のように構成されているので、バス
に与える信号を変化させる場合にデータ保持回路におい
てリーク電流が流れ、消費電力を増大させる問題点があ
った。
【０００９】本発明は上記のような問題点を解決するた
めになされもので、上記のリーク電流の発生を抑制し
て、消費電力の小さいバス入力インタフェース回路を得
ることを目的とする。
めになされもので、上記のリーク電流の発生を抑制し
て、消費電力の小さいバス入力インタフェース回路を得
ることを目的とする。
【００１０】
【課題を解決するための手段】この発明にかかるバス入
力インタフェース回路は、第１及び第２の値の２値によ
って評価される信号が与えられるバスの駆動を制御する
バス入力インタフェース回路である。そして、（ａ）信
号遷移検出手段と、（ｂ）信号保持回路と、を備える。
信号遷移検出手段は、（ａ−１）バスに接続された入力
端と、（ａ−２）自身の入力端に与えられた信号の遷移
を検出して所定の期間において活性化される制御信号が
出力される出力端と、を有する。また、信号保持回路
は、（ｂ−１）制御信号を受ける制御端と、（ｂ−２）
バスに接続された入力端と、（ｂ−３）自身の入力端に
与えられた信号を２値のいずれか近い方へ変換して得ら
れる変換信号が出力される出力端と、（ｂ−４）制御信
号が非活性化している場合には変換信号を入力端に与え
る帰還手段と、を有する。
力インタフェース回路は、第１及び第２の値の２値によ
って評価される信号が与えられるバスの駆動を制御する
バス入力インタフェース回路である。そして、（ａ）信
号遷移検出手段と、（ｂ）信号保持回路と、を備える。
信号遷移検出手段は、（ａ−１）バスに接続された入力
端と、（ａ−２）自身の入力端に与えられた信号の遷移
を検出して所定の期間において活性化される制御信号が
出力される出力端と、を有する。また、信号保持回路
は、（ｂ−１）制御信号を受ける制御端と、（ｂ−２）
バスに接続された入力端と、（ｂ−３）自身の入力端に
与えられた信号を２値のいずれか近い方へ変換して得ら
れる変換信号が出力される出力端と、（ｂ−４）制御信
号が非活性化している場合には変換信号を入力端に与え
る帰還手段と、を有する。
【００１１】所定の期間は、信号保持回路の入力端に与
えられた信号が変換されて変換信号が得られるまでに必
要な期間よりも長い方が望ましい。
えられた信号が変換されて変換信号が得られるまでに必
要な期間よりも長い方が望ましい。
【００１２】更に望ましくは、信号遷移検出手段は、
（ａ−３）第１及び第２の入力端と、自身の第１及び第
２の入力端に与えられた信号が一致しない場合に出力を
活性化させる一致検出手段と、（ａ−４）一致検出手段
の第１端に接続された入力端と、自身の入力端に与えら
れた信号を所定の期間だけ遅延させて出力する出力端
と、を含むバッファと、を更に有する。
（ａ−３）第１及び第２の入力端と、自身の第１及び第
２の入力端に与えられた信号が一致しない場合に出力を
活性化させる一致検出手段と、（ａ−４）一致検出手段
の第１端に接続された入力端と、自身の入力端に与えら
れた信号を所定の期間だけ遅延させて出力する出力端
と、を含むバッファと、を更に有する。
【００１３】あるいは望ましくは、信号保持回路は、
（ｂ−５）信号保持回路の入力端及び出力端の間に直列
に接続された２つのインバータを備え、帰還手段は、
（ｂ−４−１）信号保持回路の入力端及び出力端にそれ
ぞれ接続された第１及び第２端とを含み、制御信号の活
性／非活性に従って、それぞれ自身の第１及び第２端の
開／閉を行うスイッチを有する。
（ｂ−５）信号保持回路の入力端及び出力端の間に直列
に接続された２つのインバータを備え、帰還手段は、
（ｂ−４−１）信号保持回路の入力端及び出力端にそれ
ぞれ接続された第１及び第２端とを含み、制御信号の活
性／非活性に従って、それぞれ自身の第１及び第２端の
開／閉を行うスイッチを有する。
【００１４】あるいは望ましくは、信号保持回路は、
（ｂ−６）自身の入力端及び出力端の間に直列に接続さ
れた第１及び第２のインバータを備え、帰還手段は、
（ｂ−４−２）第１端と、入力端に接続された第２端と
を含み、制御信号の活性／非活性に従って、それぞれ自
身の第１及び第２端の開／閉を行うスイッチと、（ｂ−
４−３）第１及び第２のインバータの接続点に接続され
た入力端と、スイッチの第１端に接続された出力端と、
を含む第３のインバータと、を有する。
（ｂ−６）自身の入力端及び出力端の間に直列に接続さ
れた第１及び第２のインバータを備え、帰還手段は、
（ｂ−４−２）第１端と、入力端に接続された第２端と
を含み、制御信号の活性／非活性に従って、それぞれ自
身の第１及び第２端の開／閉を行うスイッチと、（ｂ−
４−３）第１及び第２のインバータの接続点に接続され
た入力端と、スイッチの第１端に接続された出力端と、
を含む第３のインバータと、を有する。
【００１５】あるいは望ましくは、信号遷移検出手段
は、（ａ−５）信号遷移検出手段の入力端に与えられる
信号の論理が第１の値から第２の値に遷移することによ
って活性化する第１のパルスを発生する第１入力部と、
（ａ−６）信号遷移検出手段の入力端に与えられる信号
の論理が第２の値から第１の値に遷移することによって
活性化する第２のパルスを発生する第２入力部と、（ａ
−７）第１及び第２のパルスの活性／非活性が一致しな
い時にその出力を活性化させる一致検出手段と、を更に
備える。そして一致検出手段の出力は制御信号に対応す
る。
は、（ａ−５）信号遷移検出手段の入力端に与えられる
信号の論理が第１の値から第２の値に遷移することによ
って活性化する第１のパルスを発生する第１入力部と、
（ａ−６）信号遷移検出手段の入力端に与えられる信号
の論理が第２の値から第１の値に遷移することによって
活性化する第２のパルスを発生する第２入力部と、（ａ
−７）第１及び第２のパルスの活性／非活性が一致しな
い時にその出力を活性化させる一致検出手段と、を更に
備える。そして一致検出手段の出力は制御信号に対応す
る。
【００１６】
【作用】信号遷移検出手段は、バス信号の変化を検出し
て制御信号を活性化させ、信号保持回路の帰還手段を遮
断する。その後、所定時間が経過すると制御信号を非活
性化させ、帰還手段を有効にする。これによって帰還手
段において流れるリーク電流が抑制される。
て制御信号を活性化させ、信号保持回路の帰還手段を遮
断する。その後、所定時間が経過すると制御信号を非活
性化させ、帰還手段を有効にする。これによって帰還手
段において流れるリーク電流が抑制される。
【００１７】
【実施例】Ａ．第１実施例：図１はこの発明の第１実施
例にかかるバス入力インタフェース回路の構成を示す回
路図である。バス入力インタフェース回路は、信号遷移
検出回路１０と信号保持回路１１とを備えている。信号
遷移検出回路１０はバス４に与えられた信号の遷移を検
出して制御信号ＣＮＴを出力する。また、信号保持回路
１１は制御信号ＣＮＴの制御の下でバス４に与えられた
信号を保持する。
例にかかるバス入力インタフェース回路の構成を示す回
路図である。バス入力インタフェース回路は、信号遷移
検出回路１０と信号保持回路１１とを備えている。信号
遷移検出回路１０はバス４に与えられた信号の遷移を検
出して制御信号ＣＮＴを出力する。また、信号保持回路
１１は制御信号ＣＮＴの制御の下でバス４に与えられた
信号を保持する。
【００１８】信号遷移検出回路１０は、バス４の信号を
入力とする遅延素子３と、バス４の信号と遅延素子３の
出力を入力とする２入力ＥＸ−ＯＲ（排他的論理和）ゲ
ート２から構成される。ＥＸ−ＯＲゲート２は、制御信
号ＣＮＴを出力する。
入力とする遅延素子３と、バス４の信号と遅延素子３の
出力を入力とする２入力ＥＸ−ＯＲ（排他的論理和）ゲ
ート２から構成される。ＥＸ−ＯＲゲート２は、制御信
号ＣＮＴを出力する。
【００１９】また信号保持回路１１は、反転ゲート６，
７と、Ｐ型ＭＯＳＦＥＴ５から構成される。反転ゲート
６はバス４の信号を入力とし、反転ゲート７は反転ゲー
ト６の出力を入力とする。そしてＰ型ＭＯＳＦＥＴ５の
ソース電極がバス４に接続され、ドレイン電極は反転ゲ
ート７の出力に接続され、ゲート電極には制御信号ＣＮ
Ｔが与えられる。
７と、Ｐ型ＭＯＳＦＥＴ５から構成される。反転ゲート
６はバス４の信号を入力とし、反転ゲート７は反転ゲー
ト６の出力を入力とする。そしてＰ型ＭＯＳＦＥＴ５の
ソース電極がバス４に接続され、ドレイン電極は反転ゲ
ート７の出力に接続され、ゲート電極には制御信号ＣＮ
Ｔが与えられる。
【００２０】図２は第１実施例の動作を示すタイミング
チャートである。上から順に、バス４、遅延素子３の出
力（ノードＡ）、ＥＸ−ＯＲゲート２の出力（ノード
Ｂ）、反転ゲート７の出力（ノードＣ）の各時刻におけ
る電位を示す。時刻ｔ１以前においてバス４の電位は
“Ｌ”であり、ノードＡの電位が“Ｌ”のため、ノード
Ｂの電位（制御信号ＣＮＴ）も“Ｌ”となる。また、バ
ス４の電位は反転ゲート６，７によって２回反転されて
元通りとなり、ノードＣの電位も“Ｌ”となる。一方Ｍ
ＯＳＦＥＴ５はオンしており、ノードＣの電位とバス４
の電位とは衝突しない。このため、反転ゲート６，７が
バス４の電位を保持している。
チャートである。上から順に、バス４、遅延素子３の出
力（ノードＡ）、ＥＸ−ＯＲゲート２の出力（ノード
Ｂ）、反転ゲート７の出力（ノードＣ）の各時刻におけ
る電位を示す。時刻ｔ１以前においてバス４の電位は
“Ｌ”であり、ノードＡの電位が“Ｌ”のため、ノード
Ｂの電位（制御信号ＣＮＴ）も“Ｌ”となる。また、バ
ス４の電位は反転ゲート６，７によって２回反転されて
元通りとなり、ノードＣの電位も“Ｌ”となる。一方Ｍ
ＯＳＦＥＴ５はオンしており、ノードＣの電位とバス４
の電位とは衝突しない。このため、反転ゲート６，７が
バス４の電位を保持している。
【００２１】いま、時刻ｔ１に３ステートバッファ１７
が“Ｈ”を出力し始めたとする。遅延素子３の出力はし
ばらく“Ｌ”のままであり、ＥＸ−ＯＲゲート２は異な
る値を受けるので、その出力は“Ｌ”から“Ｈ”へと遷
移する。しかし、ＥＸ−ＯＲゲート２は遅延時間ｄ２を
有するので、時刻ｔ１から遅延時間ｄ２だけ遅れた時刻
ｔ２に、制御信号ＣＮＴが“Ｌ”から“Ｈ”に遷移す
る。
が“Ｈ”を出力し始めたとする。遅延素子３の出力はし
ばらく“Ｌ”のままであり、ＥＸ−ＯＲゲート２は異な
る値を受けるので、その出力は“Ｌ”から“Ｈ”へと遷
移する。しかし、ＥＸ−ＯＲゲート２は遅延時間ｄ２を
有するので、時刻ｔ１から遅延時間ｄ２だけ遅れた時刻
ｔ２に、制御信号ＣＮＴが“Ｌ”から“Ｈ”に遷移す
る。
【００２２】この時刻ｔ２まではＭＯＳＦＥＴ５はオン
しており、ノードＣの電位もバス４の電位と等しくな
る。そのため、電位の衝突が起こり、時刻ｔ１〜ｔ２に
おいては３ステートバッファ１７の高電位側電源から反
転ゲート７の低電位側電源へリーク電流が流れる。
しており、ノードＣの電位もバス４の電位と等しくな
る。そのため、電位の衝突が起こり、時刻ｔ１〜ｔ２に
おいては３ステートバッファ１７の高電位側電源から反
転ゲート７の低電位側電源へリーク電流が流れる。
【００２３】時刻ｔ２において制御信号ＣＮＴが“Ｈ”
になると、Ｐ型ＭＯＳＦＥＴ５はオフする。このため、
３ステートバッファ１７から反転ゲート７へのリーク電
流は生じない。つまり、バス４における電位の衝突が終
わったため、バス４の電位は時刻ｔ２において直ちに
“Ｈ”となる。
になると、Ｐ型ＭＯＳＦＥＴ５はオフする。このため、
３ステートバッファ１７から反転ゲート７へのリーク電
流は生じない。つまり、バス４における電位の衝突が終
わったため、バス４の電位は時刻ｔ２において直ちに
“Ｈ”となる。
【００２４】このバス４の電位が“Ｈ”となることによ
り、ノードＣの電位は“Ｈ”となる。但し時刻ｔ２か
ら、反転ゲート６，７における遅延時間の和（ｄ６＋ｄ
７）だけ経過した時刻ｔ３に至るまでは、時刻ｔ２にお
けるバス４における電位次第で、ノードＣの電位は
“Ｌ”にも“Ｈ”にもなる可能性があり、一概にはいえ
ない。図２ではこの不確定性を破線で示している。
り、ノードＣの電位は“Ｈ”となる。但し時刻ｔ２か
ら、反転ゲート６，７における遅延時間の和（ｄ６＋ｄ
７）だけ経過した時刻ｔ３に至るまでは、時刻ｔ２にお
けるバス４における電位次第で、ノードＣの電位は
“Ｌ”にも“Ｈ”にもなる可能性があり、一概にはいえ
ない。図２ではこの不確定性を破線で示している。
【００２５】時刻ｔ３においてノードＣの電位が“Ｈ”
に確定する。一方、ノードＡの電位は時刻ｔ１より遅延
素子３の遅延時間ｄ３だけ遅れた時刻ｔ４において
“Ｈ”に遷移する。よって時刻ｔ４から遅延時間ｄ２だ
け遅れた時刻ｔ５において制御信号は“Ｈ”から“Ｌ”
に遷移し、ＭＯＳＦＥＴ５が再びオンする。このときに
は既にバス４の電位が“Ｈ”になっているため、ＭＯＳ
ＦＥＴ５によってノードＣと接続されても電位の衝突は
起こらない。
に確定する。一方、ノードＡの電位は時刻ｔ１より遅延
素子３の遅延時間ｄ３だけ遅れた時刻ｔ４において
“Ｈ”に遷移する。よって時刻ｔ４から遅延時間ｄ２だ
け遅れた時刻ｔ５において制御信号は“Ｈ”から“Ｌ”
に遷移し、ＭＯＳＦＥＴ５が再びオンする。このときに
は既にバス４の電位が“Ｈ”になっているため、ＭＯＳ
ＦＥＴ５によってノードＣと接続されても電位の衝突は
起こらない。
【００２６】よって、バス４の遷移の初期において電位
の衝突が生じ、リーク電流が流れるものの、その期間は
ＥＸ−ＯＲゲート２一つ分の遅延時間ｄ２に過ぎない。
これは、従来の技術においてゲート二つ分の遅延時間に
おいてリーク電流が流れることと比較して消費電力が低
減できることを意味する。
の衝突が生じ、リーク電流が流れるものの、その期間は
ＥＸ−ＯＲゲート２一つ分の遅延時間ｄ２に過ぎない。
これは、従来の技術においてゲート二つ分の遅延時間に
おいてリーク電流が流れることと比較して消費電力が低
減できることを意味する。
【００２７】但し、先に述べたように時刻ｔ２〜ｔ３で
はノードＣの電位は“Ｌ”になる可能性がある。そのた
め、かかる不確定な時期を経過した後でＭＯＳＦＥＴ５
をオンさせるのが望ましい。これは、遅延時間ｄ３が遅
延時間の和（ｄ６＋ｄ７）よりも長くなるように遅延素
子３を設計することで実現できる。
はノードＣの電位は“Ｌ”になる可能性がある。そのた
め、かかる不確定な時期を経過した後でＭＯＳＦＥＴ５
をオンさせるのが望ましい。これは、遅延時間ｄ３が遅
延時間の和（ｄ６＋ｄ７）よりも長くなるように遅延素
子３を設計することで実現できる。
【００２８】図３は、時刻ｔ１以前に“Ｈ”であったバ
ス４が“Ｌ”に遷移する場合の各部の電位を示したタイ
ミングチャートである。この場合においても、電位の衝
突が生じる可能性のある期間においてＭＯＳＦＥＴ５が
オフしているので、リーク電流を抑制することができ
る。
ス４が“Ｌ”に遷移する場合の各部の電位を示したタイ
ミングチャートである。この場合においても、電位の衝
突が生じる可能性のある期間においてＭＯＳＦＥＴ５が
オフしているので、リーク電流を抑制することができ
る。
【００２９】なお、上記実施例ではＭＯＳＦＥＴ５はＰ
型である場合を示したが、Ｎ型であってもよい。この場
合にはＥＸ−ＯＲゲート２の代わりにＥＸ−ＮＯＲゲー
トを用いればよい。この場合、制御信号ＣＮＴは図２に
示されたものと相補的な波形を呈することになる。
型である場合を示したが、Ｎ型であってもよい。この場
合にはＥＸ−ＯＲゲート２の代わりにＥＸ−ＮＯＲゲー
トを用いればよい。この場合、制御信号ＣＮＴは図２に
示されたものと相補的な波形を呈することになる。
【００３０】Ｂ．第２実施例：図４はこの発明の第２実
施例にかかるバス入力インタフェース回路の構成を示す
回路図である。バス入力インタフェース回路は、信号遷
移検出回路１０と信号保持回路１２とを備えている。信
号保持回路１２は第１実施例の信号保持回路１１と同
様、バス４に共通に接続された反転ゲート６とＭＯＳＦ
ＥＴ５を持っている。しかし、反転ゲート７の代わりに
反転ゲート７ａ，７ｂが設けられている。これらはいず
れも反転ゲート６の出力を受け、前者はＭＯＳＦＥＴ５
のドレイン電極に、後者は外部に接続される。
施例にかかるバス入力インタフェース回路の構成を示す
回路図である。バス入力インタフェース回路は、信号遷
移検出回路１０と信号保持回路１２とを備えている。信
号保持回路１２は第１実施例の信号保持回路１１と同
様、バス４に共通に接続された反転ゲート６とＭＯＳＦ
ＥＴ５を持っている。しかし、反転ゲート７の代わりに
反転ゲート７ａ，７ｂが設けられている。これらはいず
れも反転ゲート６の出力を受け、前者はＭＯＳＦＥＴ５
のドレイン電極に、後者は外部に接続される。
【００３１】この場合も、ＭＯＳＦＥＴ５がオンしてい
る場合には、反転ゲート６，７ａがバス４のデータを保
持しており、バス４において電位の衝突が生じる可能性
のある期間では制御信号ＣＮＴが活性化され、ＭＯＳＦ
ＥＴ５がオフするので、第１実施例と同じ効果を得るこ
とができる。
る場合には、反転ゲート６，７ａがバス４のデータを保
持しており、バス４において電位の衝突が生じる可能性
のある期間では制御信号ＣＮＴが活性化され、ＭＯＳＦ
ＥＴ５がオフするので、第１実施例と同じ効果を得るこ
とができる。
【００３２】Ｃ．第３実施例：図５はこの発明の第３実
施例にかかるバス入力インタフェース回路の構成を示す
回路図である。バス入力インタフェース回路は、信号遷
移検出回路１０と信号保持回路１３とを備えている。信
号保持回路１３は第２実施例の信号保持回路１２と同
様、バス４に接続された反転ゲート６と、その入力を受
ける反転ゲート７ｂとを持っている。しかし、ＭＯＳＦ
ＥＴ５の代わりに信号遮断回路５ａが、また反転ゲート
６ａの代わりに論理反転回路７ｃが設けられている。
施例にかかるバス入力インタフェース回路の構成を示す
回路図である。バス入力インタフェース回路は、信号遷
移検出回路１０と信号保持回路１３とを備えている。信
号保持回路１３は第２実施例の信号保持回路１２と同
様、バス４に接続された反転ゲート６と、その入力を受
ける反転ゲート７ｂとを持っている。しかし、ＭＯＳＦ
ＥＴ５の代わりに信号遮断回路５ａが、また反転ゲート
６ａの代わりに論理反転回路７ｃが設けられている。
【００３３】信号遮断回路５ａはＰＭＯＳＦＥＴ５１、
ＮＭＯＳＦＥＴ５２、反転ゲート５３から構成されてい
る。ＰＭＯＳＦＥＴ５１及びＮＭＯＳＦＥＴ５２のソー
ス電極はそれぞれ高電位電源及び接地に接続されてい
る。高電位電源及び接地は、それぞれ“Ｈ”、“Ｌ”に
対応している。ＰＭＯＳＦＥＴ５１及びＮＭＯＳＦＥＴ
５２のゲート電極にはそれぞれ制御信号ＣＮＴ及びその
反転信号が与えられる。
ＮＭＯＳＦＥＴ５２、反転ゲート５３から構成されてい
る。ＰＭＯＳＦＥＴ５１及びＮＭＯＳＦＥＴ５２のソー
ス電極はそれぞれ高電位電源及び接地に接続されてい
る。高電位電源及び接地は、それぞれ“Ｈ”、“Ｌ”に
対応している。ＰＭＯＳＦＥＴ５１及びＮＭＯＳＦＥＴ
５２のゲート電極にはそれぞれ制御信号ＣＮＴ及びその
反転信号が与えられる。
【００３４】論理反転回路７ｃはＰＭＯＳＦＥＴ７１、
ＮＭＯＳＦＥＴ７２から構成されている。両者のゲート
電極には共通して反転ゲート６の出力が与えられる。ま
た、両者のドレイン電極は共通してバス４に接続され
る。ＰＭＯＳＦＥＴ７１及びＮＭＯＳＦＥＴ７２のソー
ス電極はそれぞれＰＭＯＳＦＥＴ５１及びＮＭＯＳＦＥ
Ｔ５２のドレイン電極が接続される。即ち信号遮断回路
５ａと論理反転回路７ｃとがクロックトインバータを形
成している。
ＮＭＯＳＦＥＴ７２から構成されている。両者のゲート
電極には共通して反転ゲート６の出力が与えられる。ま
た、両者のドレイン電極は共通してバス４に接続され
る。ＰＭＯＳＦＥＴ７１及びＮＭＯＳＦＥＴ７２のソー
ス電極はそれぞれＰＭＯＳＦＥＴ５１及びＮＭＯＳＦＥ
Ｔ５２のドレイン電極が接続される。即ち信号遮断回路
５ａと論理反転回路７ｃとがクロックトインバータを形
成している。
【００３５】第３実施例の動作は第２実施例の動作と同
様である。バス４において信号の遷移が生じ始めると、
制御信号ＣＮＴが活性化されて“Ｈ”となり、ＰＭＯＳ
ＦＥＴ５１及びＮＭＯＳＦＥＴ５２の双方がオフする。
このため、ＰＭＯＳＦＥＴ７１及びＮＭＯＳＦＥＴ７２
のドレイン電極の電位はバス４をドライブしようとする
３ステートバッファ１７（あるいは１８）によってのみ
決定される。したがってバス４における信号の衝突が回
避され、リーク電流が抑制される。
様である。バス４において信号の遷移が生じ始めると、
制御信号ＣＮＴが活性化されて“Ｈ”となり、ＰＭＯＳ
ＦＥＴ５１及びＮＭＯＳＦＥＴ５２の双方がオフする。
このため、ＰＭＯＳＦＥＴ７１及びＮＭＯＳＦＥＴ７２
のドレイン電極の電位はバス４をドライブしようとする
３ステートバッファ１７（あるいは１８）によってのみ
決定される。したがってバス４における信号の衝突が回
避され、リーク電流が抑制される。
【００３６】Ｄ．第４実施例：図６はこの発明の第４実
施例にかかるバス入力インタフェース回路の構成を示す
回路図である。バス入力インタフェース回路は、信号遷
移検出回路１４と信号保持回路１１とを備えている。信
号遷移検出回路１４はＭＯＳＦＥＴ５のゲート電極に接
続された出力端を有する２入力ＥＸ−ＮＯＲゲート２ａ
を備える。また第４実施例においては遅延素子３は用い
られない。ＥＸ−ＮＯＲゲート２ａの入力の一方はバス
４との間に容量Ｃ１が設けられ、かつ抵抗Ｒ１を介して
接地（電位０（ＧＮＤ）であり、“Ｌ”に対応する）さ
れている。同様にして入力の他方はバス４との間に容量
Ｃ２が設けられ、かつ抵抗Ｒ２を介して高電位点（電位
ＶＤＤであり、“Ｈ”に対応する）に接続されている。
施例にかかるバス入力インタフェース回路の構成を示す
回路図である。バス入力インタフェース回路は、信号遷
移検出回路１４と信号保持回路１１とを備えている。信
号遷移検出回路１４はＭＯＳＦＥＴ５のゲート電極に接
続された出力端を有する２入力ＥＸ−ＮＯＲゲート２ａ
を備える。また第４実施例においては遅延素子３は用い
られない。ＥＸ−ＮＯＲゲート２ａの入力の一方はバス
４との間に容量Ｃ１が設けられ、かつ抵抗Ｒ１を介して
接地（電位０（ＧＮＤ）であり、“Ｌ”に対応する）さ
れている。同様にして入力の他方はバス４との間に容量
Ｃ２が設けられ、かつ抵抗Ｒ２を介して高電位点（電位
ＶＤＤであり、“Ｈ”に対応する）に接続されている。
【００３７】図７は第４実施例の動作を示すタイミング
チャートである。上から順に、バス４、ＥＸ−ＮＯＲゲ
ート２ａの一方の入力（ノードＦ）、ＥＸ−ＮＯＲゲー
ト２ａの他方の入力（ノードＧ）、ＥＸ−ＮＯＲゲート
２ａの出力である制御信号ＣＮＴ（ノードＢ）、反転ゲ
ート７の出力（ノードＣ）の各時刻における電位を示
す。
チャートである。上から順に、バス４、ＥＸ−ＮＯＲゲ
ート２ａの一方の入力（ノードＦ）、ＥＸ−ＮＯＲゲー
ト２ａの他方の入力（ノードＧ）、ＥＸ−ＮＯＲゲート
２ａの出力である制御信号ＣＮＴ（ノードＢ）、反転ゲ
ート７の出力（ノードＣ）の各時刻における電位を示
す。
【００３８】時刻ｔ１以前においてバス４の電位は
“Ｌ”であり、容量Ｃ２は電位差ＶＤＤによって充電さ
れているが、容量Ｃ１は放電されている。よって、ノー
ドＦの電位は“Ｌ”であり、ノードＧの電位が“Ｈ”の
ため、制御信号ＣＮＴは“Ｌ”である。また、バス４の
電位は反転ゲート６，７によって２回反転されて元通り
となり、ノードＣの電位は“Ｌ”となる。一方ＭＯＳＦ
ＥＴ５はオンしており、ノードＣの電位とバス４の電位
とは衝突しない。このため、反転ゲート６，７がバス４
の電位を保持している。
“Ｌ”であり、容量Ｃ２は電位差ＶＤＤによって充電さ
れているが、容量Ｃ１は放電されている。よって、ノー
ドＦの電位は“Ｌ”であり、ノードＧの電位が“Ｈ”の
ため、制御信号ＣＮＴは“Ｌ”である。また、バス４の
電位は反転ゲート６，７によって２回反転されて元通り
となり、ノードＣの電位は“Ｌ”となる。一方ＭＯＳＦ
ＥＴ５はオンしており、ノードＣの電位とバス４の電位
とは衝突しない。このため、反転ゲート６，７がバス４
の電位を保持している。
【００３９】いま、時刻ｔ１に３ステートバッファ１７
が“Ｈ”を出力し始め、ノード４の電位が電位ＧＮＤか
ら電位ＶＤＤをめざして上昇すると、ノードＦ，Ｇの電
位は共に上昇する。すでに時刻ｔ１以前からノードＧの
電位は電位ＶＤＤにあったため、かかる遷移によらずノ
ードＧの電位は“Ｈ”に対応する。ノードＦが時刻ｔ２
においてＥＸ−ＮＯＲゲート２ａの閾値（約ＶＤＤ／
２）を超えると、制御信号ＣＮＴは“Ｈ”となる。この
時刻ｔ２と時刻ｔ１との差は、実質的に信号遷移検出回
路１４の遅延時間ｄ１４として捉えられる。時刻ｔ２ま
ではＭＯＳＦＥＴ５はオンしており、ノードＣの電位も
バス４の電位と等しくなる。よって電位の衝突が起こ
り、時刻ｔ１〜ｔ２においては３ステートバッファ１７
の高電位側電源から反転ゲート７の低電位側電源へリー
ク電流が流れるため、この遅延時間ｄ１４は第１実施例
における遅延時間ｄ２と同様、短いことが望ましい。
が“Ｈ”を出力し始め、ノード４の電位が電位ＧＮＤか
ら電位ＶＤＤをめざして上昇すると、ノードＦ，Ｇの電
位は共に上昇する。すでに時刻ｔ１以前からノードＧの
電位は電位ＶＤＤにあったため、かかる遷移によらずノ
ードＧの電位は“Ｈ”に対応する。ノードＦが時刻ｔ２
においてＥＸ−ＮＯＲゲート２ａの閾値（約ＶＤＤ／
２）を超えると、制御信号ＣＮＴは“Ｈ”となる。この
時刻ｔ２と時刻ｔ１との差は、実質的に信号遷移検出回
路１４の遅延時間ｄ１４として捉えられる。時刻ｔ２ま
ではＭＯＳＦＥＴ５はオンしており、ノードＣの電位も
バス４の電位と等しくなる。よって電位の衝突が起こ
り、時刻ｔ１〜ｔ２においては３ステートバッファ１７
の高電位側電源から反転ゲート７の低電位側電源へリー
ク電流が流れるため、この遅延時間ｄ１４は第１実施例
における遅延時間ｄ２と同様、短いことが望ましい。
【００４０】制御信号ＣＮＴが“Ｈ”となったため、Ｍ
ＯＳＦＥＴ５はオフする。バス４の電位と反転ゲート６
の閾値に依存してノードＣの電位は不確定となるが、バ
ス４における電位の衝突は終り、リーク電流は流れなく
なる。但し第１実施例とは異なり、容量Ｃ１，Ｃ２の充
電のため、バス４の電位は時刻ｔ２を経過しても急激に
は上昇しない。バス４の電位は時刻ｔ１から徐々に上昇
し、時間ｄ４だけ遅延した時刻ｔ１０になって電位ＶＤ
Ｄに至る。一方、ノードＣの電位はＭＯＳＦＥＴ５はオ
フした後（時刻ｔ２の後）反転ゲート６，７の遅延時間
の和（ｄ６＋ｄ７）だけ経過した時刻ｔ３までは不確定
である。そして時刻ｔ３において“Ｈ”に確定する。
ＯＳＦＥＴ５はオフする。バス４の電位と反転ゲート６
の閾値に依存してノードＣの電位は不確定となるが、バ
ス４における電位の衝突は終り、リーク電流は流れなく
なる。但し第１実施例とは異なり、容量Ｃ１，Ｃ２の充
電のため、バス４の電位は時刻ｔ２を経過しても急激に
は上昇しない。バス４の電位は時刻ｔ１から徐々に上昇
し、時間ｄ４だけ遅延した時刻ｔ１０になって電位ＶＤ
Ｄに至る。一方、ノードＣの電位はＭＯＳＦＥＴ５はオ
フした後（時刻ｔ２の後）反転ゲート６，７の遅延時間
の和（ｄ６＋ｄ７）だけ経過した時刻ｔ３までは不確定
である。そして時刻ｔ３において“Ｈ”に確定する。
【００４１】時刻ｔ１０を経過してバス４の電位の遷移
が止まると、ノードＦ，Ｇの電位は低下する。それぞれ
抵抗Ｒ１，Ｒ２によって電位ＧＮＤ，ＶＤＤが与えられ
るので、これらはそれぞれ電位ＧＮＤ，ＶＤＤを目指し
て低下する。時刻ｔ４においてノードＦの電位がＥＸ−
ＮＯＲゲート２ａの閾値（約ＶＤＤ／２）を下回ると、
制御信号ＣＮＴは“Ｌ”となる。この時刻ｔ４と時刻ｔ
２との差は、制御信号ＣＮＴのパルス幅Ｗとして捉えら
れる。時刻ｔ４からはＭＯＳＦＥＴ５はオンするが、既
に時刻ｔ３において両電位は等しくなっているため、電
位の衝突が起こらず、リーク電流が流れることはない。
が止まると、ノードＦ，Ｇの電位は低下する。それぞれ
抵抗Ｒ１，Ｒ２によって電位ＧＮＤ，ＶＤＤが与えられ
るので、これらはそれぞれ電位ＧＮＤ，ＶＤＤを目指し
て低下する。時刻ｔ４においてノードＦの電位がＥＸ−
ＮＯＲゲート２ａの閾値（約ＶＤＤ／２）を下回ると、
制御信号ＣＮＴは“Ｌ”となる。この時刻ｔ４と時刻ｔ
２との差は、制御信号ＣＮＴのパルス幅Ｗとして捉えら
れる。時刻ｔ４からはＭＯＳＦＥＴ５はオンするが、既
に時刻ｔ３において両電位は等しくなっているため、電
位の衝突が起こらず、リーク電流が流れることはない。
【００４２】先に述べたように、遅延時間ｄ１４を短く
して制御信号ＣＮＴが活性化する時期を早めることが望
ましい。また、制御信号ＣＮＴが非活性化する時刻ｔ４
は時刻ｔ３よりも遅いことが望ましい。よって上記の効
果を得るためにはパルス幅Ｗは反転ゲート６，７の遅延
時間の和（ｄ６＋ｄ７）よりも長い方が望ましい。この
パルス幅は時定数Ｃ１・Ｒ１で定めらることができる。
ゲート一つ分の遅延時間ｄ６，ｄ７はそれぞれ通常１ｎ
ｓ以下であるので、時定数Ｃ１・Ｒ１を２ｎｓ程度に設
定すればよい。
して制御信号ＣＮＴが活性化する時期を早めることが望
ましい。また、制御信号ＣＮＴが非活性化する時刻ｔ４
は時刻ｔ３よりも遅いことが望ましい。よって上記の効
果を得るためにはパルス幅Ｗは反転ゲート６，７の遅延
時間の和（ｄ６＋ｄ７）よりも長い方が望ましい。この
パルス幅は時定数Ｃ１・Ｒ１で定めらることができる。
ゲート一つ分の遅延時間ｄ６，ｄ７はそれぞれ通常１ｎ
ｓ以下であるので、時定数Ｃ１・Ｒ１を２ｎｓ程度に設
定すればよい。
【００４３】以上のことから、バス４の遷移の初期にお
いて電位の衝突が生じ、リーク電流が流れるものの、そ
の期間はほぼＥＸ−ＮＯＲゲート２ａ一つ分の遅延時間
ｄ１４に過ぎない。これは、従来の技術においてゲート
二つ分の遅延時間においてリーク電流が流れることと比
較して消費電力が低減できることを意味する。
いて電位の衝突が生じ、リーク電流が流れるものの、そ
の期間はほぼＥＸ−ＮＯＲゲート２ａ一つ分の遅延時間
ｄ１４に過ぎない。これは、従来の技術においてゲート
二つ分の遅延時間においてリーク電流が流れることと比
較して消費電力が低減できることを意味する。
【００４４】バス４が“Ｈ”から“Ｌ”に遷移する場合
も同様である。時刻ｔ５においてバス４の電位が電位Ｖ
ＤＤから電位ＧＮＤへと低下し始める場合、ノードＦ，
Ｇの電位は共に低下する。すでに時刻ｔ５以前からノー
ドＦの電位は電位ＧＮＤにあったため、かかる遷移によ
らずノードＦの電位は“Ｌ”に対応する。このため、時
刻ｔ６においてノードＧの電位がＥＸ−ＮＯＲゲート２
ａの閾値（約ＶＤＤ／２）を下回ると、制御信号ＣＮＴ
は“Ｈ”となる。そして時刻ｔ７においてバス４の電位
が電位ＧＮＤに達すると、ノードＧの電位は電位ＶＤＤ
を目指して上昇する。やがて時刻ｔ８において制御信号
ＣＮＴは“Ｌ”となり、時刻ｔ６から時刻ｔ８において
ＭＯＳＦＥＴ５はオフすることとなる。このため、リー
ク電流の抑制が可能となる。この場合、ＭＯＳＦＥＴ５
がオフする期間は時定数Ｃ２・Ｒ２で設定される。
も同様である。時刻ｔ５においてバス４の電位が電位Ｖ
ＤＤから電位ＧＮＤへと低下し始める場合、ノードＦ，
Ｇの電位は共に低下する。すでに時刻ｔ５以前からノー
ドＦの電位は電位ＧＮＤにあったため、かかる遷移によ
らずノードＦの電位は“Ｌ”に対応する。このため、時
刻ｔ６においてノードＧの電位がＥＸ−ＮＯＲゲート２
ａの閾値（約ＶＤＤ／２）を下回ると、制御信号ＣＮＴ
は“Ｈ”となる。そして時刻ｔ７においてバス４の電位
が電位ＧＮＤに達すると、ノードＧの電位は電位ＶＤＤ
を目指して上昇する。やがて時刻ｔ８において制御信号
ＣＮＴは“Ｌ”となり、時刻ｔ６から時刻ｔ８において
ＭＯＳＦＥＴ５はオフすることとなる。このため、リー
ク電流の抑制が可能となる。この場合、ＭＯＳＦＥＴ５
がオフする期間は時定数Ｃ２・Ｒ２で設定される。
【００４５】
【発明の効果】以上のように、本発明によればバスにお
いて信号の衝突する期間を短縮できる。よってリーク電
流が抑制されてバス入力インタフェース回路装置の消費
電力が低減できる。
いて信号の衝突する期間を短縮できる。よってリーク電
流が抑制されてバス入力インタフェース回路装置の消費
電力が低減できる。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第１実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図３】本発明の第１実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図４】本発明の第２実施例を示す回路図である。
【図５】本発明の第３実施例を示す回路図である。
【図６】本発明の第４実施例を示す回路図である。
【図７】本発明の第４実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図８】従来の技術を示す回路図である。
【図９】従来の技術の動作を示すタイミングチャートで
ある。
ある。
２ ＥＸ−ＯＲゲート ２ａ ＥＸ−ＮＯＲゲート ３ 遅延素子 ４ バス ５ Ｐ型ＭＯＳＦＥＴ ５ａ 信号遮断回路 ７ｃ 論理反転回路 ６，７，７ａ，７ｂ 反転ゲート １０，１４ 信号遷移検出回路 １１，１２，１３ 信号保持回路 Ｃ１，Ｃ２ 容量 Ｒ１，Ｒ２ 抵抗 ＣＮＴ 制御信号
Claims (6)
- 【請求項１】 第１及び第２の値の２値によって評価さ
れる信号が与えられるバスの駆動を制御するバス入力イ
ンタフェース回路であって、 （ａ）（ａ−１）前記バスに接続された入力端と、 （ａ−２）自身の前記入力端に与えられた信号の遷移を
検出して所定の期間において活性化される制御信号が出
力される出力端と、 を有する信号遷移検出手段と、 （ｂ）（ｂ−１）前記制御信号を受ける制御端と、 （ｂ−２）前記バスに接続された入力端と、 （ｂ−３）自身の前記入力端に与えられた信号を前記２
値のいずれか近い方へ変換して得られる変換信号が出力
される出力端と、 （ｂ−４）前記制御信号が非活性化している場合には前
記変換信号を前記入力端に与える帰還手段と、 を有する信号保持回路と、 を備えるバス入力インタフェース回路。 - 【請求項２】 前記所定の期間は、前記信号保持回路の
前記入力端に与えられた信号が変換されて前記変換信号
が得られるまでに必要な期間よりも長い、請求項１記載
のバス入力インタフェース回路。 - 【請求項３】 前記信号遷移検出手段は、 （ａ−３）第１及び第２の入力端と、自身の第１及び第
２の入力端に与えられた信号が一致しない場合に出力を
活性化させる一致検出手段と、 （ａ−４）前記一致検出手段の前記第１端に接続された
入力端と、自身の前記入力端に与えられた信号を前記所
定の期間だけ遅延させて出力する出力端と、を含むバッ
ファと、 を更に有する、請求項２記載のバス入力インタフェース
回路。 - 【請求項４】 前記信号保持回路は、 （ｂ−５）前記信号保持回路の前記入力端及び出力端の
間に直列に接続された２つのインバータを備え、 前記帰還手段は、 （ｂ−４−１）前記信号保持回路の前記入力端及び出力
端にそれぞれ接続された第１及び第２端とを含み、前記
制御信号の活性／非活性に従って、それぞれ自身の前記
第１及び第２端の開／閉を行うスイッチ を有する、請求項２記載のバス入力インタフェース回
路。 - 【請求項５】 前記信号保持回路は、 （ｂ−６）自身の前記入力端及び出力端の間に直列に接
続された第１及び第２のインバータを備え、 前記帰還手段は、 （ｂ−４−２）第１端と、前記入力端に接続された第２
端とを含み、前記制御信号の活性／非活性に従って、そ
れぞれ自身の前記第１及び第２端の開／閉を行うスイッ
チと、 （ｂ−４−３）前記第１及び第２のインバータの接続点
に接続された入力端と、前記スイッチの前記第１端に接
続された出力端と、を含む第３のインバータと、 を有する、請求項２記載のバス入力インタフェース回
路。 - 【請求項６】 前記信号遷移検出手段は、 （ａ−５）前記信号遷移検出手段の前記入力端に与えら
れる信号の論理が前記第１の値から前記第２の値に遷移
することによって活性化する第１のパルスを発生する第
１入力部と、 （ａ−６）前記信号遷移検出手段の前記入力端に与えら
れる信号の論理が前記第２の値から前記第１の値に遷移
することによって活性化する第２のパルスを発生する第
２入力部と、 （ａ−７）前記第１及び第２のパルスの活性／非活性が
一致しない時にその出力を活性化させる一致検出手段
と、 を更に備え、 前記一致検出手段の出力は前記制御信号に対応する、請
求項２記載のバス入力インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09313793A JP3279717B2 (ja) | 1993-04-20 | 1993-04-20 | バス入力インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09313793A JP3279717B2 (ja) | 1993-04-20 | 1993-04-20 | バス入力インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311163A true JPH06311163A (ja) | 1994-11-04 |
| JP3279717B2 JP3279717B2 (ja) | 2002-04-30 |
Family
ID=14074144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09313793A Expired - Lifetime JP3279717B2 (ja) | 1993-04-20 | 1993-04-20 | バス入力インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279717B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288788A (ja) * | 2006-04-18 | 2007-11-01 | Agere Systems Inc | 減少された挿入遅延を持つプログラマブル遅延回路 |
| JP2011097271A (ja) * | 2009-10-28 | 2011-05-12 | Nec Computertechno Ltd | バス回路 |
-
1993
- 1993-04-20 JP JP09313793A patent/JP3279717B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288788A (ja) * | 2006-04-18 | 2007-11-01 | Agere Systems Inc | 減少された挿入遅延を持つプログラマブル遅延回路 |
| JP2013179598A (ja) * | 2006-04-18 | 2013-09-09 | Agere Systems Inc | 減少された挿入遅延を持つプログラマブル遅延回路 |
| JP2011097271A (ja) * | 2009-10-28 | 2011-05-12 | Nec Computertechno Ltd | バス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3279717B2 (ja) | 2002-04-30 |
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