JPH06310611A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06310611A JPH06310611A JP9343593A JP9343593A JPH06310611A JP H06310611 A JPH06310611 A JP H06310611A JP 9343593 A JP9343593 A JP 9343593A JP 9343593 A JP9343593 A JP 9343593A JP H06310611 A JPH06310611 A JP H06310611A
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- temperature
- hto
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Abstract
(57)【要約】
【目的】ソース・ドレイン領域のためのイオン注入後、
成膜速度均一化のために温度勾配を設けた減圧ＣＶＤ装
置で複数回ＨＴＯ層間絶縁膜を形成しても、ソース・ド
レイン領域のシート抵抗にウエーハ間の不均一が生じな
いようにする。 【構成】ＨＴＯ膜形成時の減圧ＣＶＤ装置内でのウエー
ハの配置を入れ換え、各ウエーハについて温度の時間に
よる積分値をほぼ等しくする。これにより、どのウエー
ハでも注入不純物の拡散が同様に行われ、ウエーハ間で
シート抵抗が均一になる。
成膜速度均一化のために温度勾配を設けた減圧ＣＶＤ装
置で複数回ＨＴＯ層間絶縁膜を形成しても、ソース・ド
レイン領域のシート抵抗にウエーハ間の不均一が生じな
いようにする。 【構成】ＨＴＯ膜形成時の減圧ＣＶＤ装置内でのウエー
ハの配置を入れ換え、各ウエーハについて温度の時間に
よる積分値をほぼ等しくする。これにより、どのウエー
ハでも注入不純物の拡散が同様に行われ、ウエーハ間で
シート抵抗が均一になる。
Description
【０００１】
【産業上の利用分野】本発明は、減圧ＣＶＤにより成膜
する高温酸化膜 (ＨＴＯ) 膜を層間絶縁膜として用いる
ＬＳＩなどの半導体装置の製造方法に関する。
する高温酸化膜 (ＨＴＯ) 膜を層間絶縁膜として用いる
ＬＳＩなどの半導体装置の製造方法に関する。
【０００２】
【従来の技術】現在のＬＳＩ製造技術において、高温で
の減圧ＣＶＤ法によって形成するＨＴＯ膜は多結晶Si膜
どうしの層間絶縁膜等に広く用いられている。図２(a)
〜(d)は減圧ＣＶＤ法のＨＴＯ膜を２回利用するＬＳＩ
のプロセス・フローの工程順の断面図である。ｐ形シリ
コン基板１への高不純物ソース・ドレイン領域のための
イオン注入をフィールド酸化膜２およびゲート酸化膜３
上の第一多結晶シリコン膜41をマスクとして行ったのち
〔同図(a) 〕、第一ＨＴＯ膜51を減圧ＣＶＤ法で基板全
面上に成長させる〔同図(b) 〕。この時の成長温度は約
800 〜840 ℃位であり、高不純物濃度ソース・ドレイン
層６が同時にドライブインされる。
の減圧ＣＶＤ法によって形成するＨＴＯ膜は多結晶Si膜
どうしの層間絶縁膜等に広く用いられている。図２(a)
〜(d)は減圧ＣＶＤ法のＨＴＯ膜を２回利用するＬＳＩ
のプロセス・フローの工程順の断面図である。ｐ形シリ
コン基板１への高不純物ソース・ドレイン領域のための
イオン注入をフィールド酸化膜２およびゲート酸化膜３
上の第一多結晶シリコン膜41をマスクとして行ったのち
〔同図(a) 〕、第一ＨＴＯ膜51を減圧ＣＶＤ法で基板全
面上に成長させる〔同図(b) 〕。この時の成長温度は約
800 〜840 ℃位であり、高不純物濃度ソース・ドレイン
層６が同時にドライブインされる。
【０００３】次に、第一ＨＴＯ膜51にコンタクトホール
７を開口した後、第二多結晶Si膜42を基板全面上に成長
させ、第一多結晶Si膜41との接触をとり、エッチングに
より所望の形状に加工する〔同図(c) 〕。第一ＨＴＯ膜
51は第一、第二多結晶Si膜41、42の層間絶縁膜となる。
このあと、第二多結晶Si膜42と金属配線とを電気的に絶
縁するための層間膜の下地として第二ＨＴＯ膜52を減圧
ＣＶＤ法により、さらにＢＰＳＧ膜７のような絶縁膜を
常圧ＣＶＤ法などにより低温で基板全面に成長させ、層
間絶縁膜形成が完了する〔同図(d) 〕。その後は、900
℃程度の熱処理(以下フロー工程とよぶ) を経て通常の
コンタクトホール形成工程以降のプロセスへ移行する。
７を開口した後、第二多結晶Si膜42を基板全面上に成長
させ、第一多結晶Si膜41との接触をとり、エッチングに
より所望の形状に加工する〔同図(c) 〕。第一ＨＴＯ膜
51は第一、第二多結晶Si膜41、42の層間絶縁膜となる。
このあと、第二多結晶Si膜42と金属配線とを電気的に絶
縁するための層間膜の下地として第二ＨＴＯ膜52を減圧
ＣＶＤ法により、さらにＢＰＳＧ膜７のような絶縁膜を
常圧ＣＶＤ法などにより低温で基板全面に成長させ、層
間絶縁膜形成が完了する〔同図(d) 〕。その後は、900
℃程度の熱処理(以下フロー工程とよぶ) を経て通常の
コンタクトホール形成工程以降のプロセスへ移行する。
【０００４】図１は縦型減圧ＣＶＤ装置を示している
が、横型ＣＶＤ装置においても同様な構造をもつ。減圧
にするのは、反応ガス分子、すなわちＨＴＯの場合は、
SiＨ4とＮ2 Ｏの平均自由工程を長くしてガスの拡散速
度を大きくするためである。図において、外部ヒータ11
に囲まれたアウターチューブ12の中には、インナーチュ
ーブ13を介して石英ボート14が立てられている。石英ボ
ート14の中には、多数のシリコンウエーハ15を水平に保
持できる。石英ボート14は、断熱構造をもつキャップ16
の上に支持されている。外部ヒータ11は上部ヒータ21、
中央上部ヒータ22、中央下部ヒータ23および下部ヒータ
24の四つの領域に分割されている。反応ガス17は、この
装置のガス導入口18より導入され、反応系内を通過した
後排気口19より排気される。その間に石英ボート14に保
持されたシリコンウエーハ15上にはＨＴＯ膜が成長す
る。減圧ＣＶＤ装置はこのように構成されているが、特
徴的なことは四つに分割された外部ヒータ11に温度勾配
(温度傾斜) が必要なことである。
が、横型ＣＶＤ装置においても同様な構造をもつ。減圧
にするのは、反応ガス分子、すなわちＨＴＯの場合は、
SiＨ4とＮ2 Ｏの平均自由工程を長くしてガスの拡散速
度を大きくするためである。図において、外部ヒータ11
に囲まれたアウターチューブ12の中には、インナーチュ
ーブ13を介して石英ボート14が立てられている。石英ボ
ート14の中には、多数のシリコンウエーハ15を水平に保
持できる。石英ボート14は、断熱構造をもつキャップ16
の上に支持されている。外部ヒータ11は上部ヒータ21、
中央上部ヒータ22、中央下部ヒータ23および下部ヒータ
24の四つの領域に分割されている。反応ガス17は、この
装置のガス導入口18より導入され、反応系内を通過した
後排気口19より排気される。その間に石英ボート14に保
持されたシリコンウエーハ15上にはＨＴＯ膜が成長す
る。減圧ＣＶＤ装置はこのように構成されているが、特
徴的なことは四つに分割された外部ヒータ11に温度勾配
(温度傾斜) が必要なことである。
【０００５】例えば、上部ヒータ21の温度設定は840
℃、中央上部ヒータ22の温度設定は830 ℃、中央下部ヒ
ータ23では820 ℃、下部ヒータ24では810 ℃などを各ヒ
ータゾーンの温度をあえて傾斜がつくように設定するこ
とが必要となる。この理由は、反応ガスの消費によって
排気側ほど成長速度が低下するので温度でこれを補償す
る方法をとらざる得ないためである。
℃、中央上部ヒータ22の温度設定は830 ℃、中央下部ヒ
ータ23では820 ℃、下部ヒータ24では810 ℃などを各ヒ
ータゾーンの温度をあえて傾斜がつくように設定するこ
とが必要となる。この理由は、反応ガスの消費によって
排気側ほど成長速度が低下するので温度でこれを補償す
る方法をとらざる得ないためである。
【０００６】
【発明が解決しようとする課題】ところで上記方法では
下記のような問題点がある。ＨＴＯ膜の膜厚そのものは
均一に成長するが、下部ヒータ24の温度と上部ヒータ21
の温度差によって石英ボート14の上側に配置されたウエ
ーハと石英ボート14の下側に配置されたウエーハの高不
純物濃度ソース・ドレイン層６のシート抵抗値や拡散深
さＸj が異なってしまうという不具合が生ずる。一般に
は、高不純物濃度ソース・ドレイン層６のシート抵抗や
Ｘj はイオン注入後に行う熱処理の最高温度で決定する
ようにおもわれがちであるが、我々の得たデータによれ
ば第一、第二ＨＴＯ膜51、52共上部ヒータ21側で成長さ
せた試料 (以下Ｕ試料とよぶ) のＮ+ ソース・ドレイン
層６のシート抵抗値は約68Ω／□、逆に第一、第二ＨＴ
Ｏ膜51、52共下部ヒータ24側で成長させた試料 (以下Ｌ
試料とよぶ) では約87Ω／□となり、バッチ内の均一性
は12.6％と非常に大きいものとなった。このシート抵抗
の不均一性はさらに高温の900 ℃での熱処理であるフロ
ー工程後でも解消せず、Ｕ試料のＮ+ ソース・ドレイン
層６のシート抵抗は約60Ω／□、Ｌ試料のＮ+ ソース・
ドレイン層６のシート抵抗は約65Ω／□という結果が得
られ、均一性も4.４％とまだまだ大きい。この結果から
も、たとえ30℃でもＨＴＯ膜成膜時の温度勾配のシート
抵抗への影響がいかに大きいかが判る。
下記のような問題点がある。ＨＴＯ膜の膜厚そのものは
均一に成長するが、下部ヒータ24の温度と上部ヒータ21
の温度差によって石英ボート14の上側に配置されたウエ
ーハと石英ボート14の下側に配置されたウエーハの高不
純物濃度ソース・ドレイン層６のシート抵抗値や拡散深
さＸj が異なってしまうという不具合が生ずる。一般に
は、高不純物濃度ソース・ドレイン層６のシート抵抗や
Ｘj はイオン注入後に行う熱処理の最高温度で決定する
ようにおもわれがちであるが、我々の得たデータによれ
ば第一、第二ＨＴＯ膜51、52共上部ヒータ21側で成長さ
せた試料 (以下Ｕ試料とよぶ) のＮ+ ソース・ドレイン
層６のシート抵抗値は約68Ω／□、逆に第一、第二ＨＴ
Ｏ膜51、52共下部ヒータ24側で成長させた試料 (以下Ｌ
試料とよぶ) では約87Ω／□となり、バッチ内の均一性
は12.6％と非常に大きいものとなった。このシート抵抗
の不均一性はさらに高温の900 ℃での熱処理であるフロ
ー工程後でも解消せず、Ｕ試料のＮ+ ソース・ドレイン
層６のシート抵抗は約60Ω／□、Ｌ試料のＮ+ ソース・
ドレイン層６のシート抵抗は約65Ω／□という結果が得
られ、均一性も4.４％とまだまだ大きい。この結果から
も、たとえ30℃でもＨＴＯ膜成膜時の温度勾配のシート
抵抗への影響がいかに大きいかが判る。
【０００７】この不均一性は、ソース・ドレイン層形成
のためのイオン注入後の最初の熱処理が温度勾配のつい
たＣＶＤ装置内でのＨＴＯであるから発生するのではな
い。それは次のデータから明らかとなる。ソース・ドレ
イン層のためのイオン注入後に温度勾配の無い拡散炉を
用いて800 ℃程度の熱処理を行い、その後にＣＶＤ装置
でＨＴＯ成膜を行った場合、Ｎ+ ソース・ドレイン層６
のシート抵抗は、ＨＴＯ成膜後はＵ試料で約71Ω／□、
Ｌ試料で約88Ω／□で均一性は11.3％であり、つづいて
フロー工程を行ったあとでは、Ｕ試料で約63Ω／□、Ｌ
試料で約69Ω／□であって、均一性も4.96％である。
のためのイオン注入後の最初の熱処理が温度勾配のつい
たＣＶＤ装置内でのＨＴＯであるから発生するのではな
い。それは次のデータから明らかとなる。ソース・ドレ
イン層のためのイオン注入後に温度勾配の無い拡散炉を
用いて800 ℃程度の熱処理を行い、その後にＣＶＤ装置
でＨＴＯ成膜を行った場合、Ｎ+ ソース・ドレイン層６
のシート抵抗は、ＨＴＯ成膜後はＵ試料で約71Ω／□、
Ｌ試料で約88Ω／□で均一性は11.3％であり、つづいて
フロー工程を行ったあとでは、Ｕ試料で約63Ω／□、Ｌ
試料で約69Ω／□であって、均一性も4.96％である。
【０００８】さらに、ソース・ドレイン層のためのイオ
ン注入後の拡散炉を用いての熱処理を900 ％程度で行
い、その後ＣＶＤ装置でＨＴＯ成膜を行った場合、Ｎ+
ソース・ドレイン層６のシート抵抗は、ＨＴＯ成膜後は
Ｕ試料で約61Ω／□、Ｌ試料で約71Ω／□で均一性は8.
６％であり、つづいてフロー工程を行ったあとでは、Ｕ
試料で約57Ω／□、Ｌ試料で約60Ω／□であり、均一性
は約3.77％であった。
ン注入後の拡散炉を用いての熱処理を900 ％程度で行
い、その後ＣＶＤ装置でＨＴＯ成膜を行った場合、Ｎ+
ソース・ドレイン層６のシート抵抗は、ＨＴＯ成膜後は
Ｕ試料で約61Ω／□、Ｌ試料で約71Ω／□で均一性は8.
６％であり、つづいてフロー工程を行ったあとでは、Ｕ
試料で約57Ω／□、Ｌ試料で約60Ω／□であり、均一性
は約3.77％であった。
【０００９】これらのデータから明らかな、ソース・ド
レイン層形成のためのイオン注入後の最初の熱処理によ
らず同一バッチ内のウエーハ間でソース・ドレイン層の
シート抵抗値が不均一になる理由は、各ウエーハの温度
の時間による積分値が異なるということで説明できる。
仮に、上部ヒータ21側の温度を840 ℃、下部ヒータ24側
の温度を810 ℃、第一、第二ＨＴＯ膜51、52の成長時間
を各々Ｔ１、Ｔ２とすると、Ｎ+ ソース・ドレイン層６
のシート抵抗はウエーハの温度の時間による積分値 (単
純には温度と時間の掛算) の関数であり、その値は Ｕ試料側・・・840 ×Ｔ１＋840 ×Ｔ２＝840 ( Ｔ１＋
Ｔ２) Ｌ試料側・・・810 ×Ｔ１＋810 ×Ｔ２＝810 ( Ｔ１＋
Ｔ２) で表される。
レイン層形成のためのイオン注入後の最初の熱処理によ
らず同一バッチ内のウエーハ間でソース・ドレイン層の
シート抵抗値が不均一になる理由は、各ウエーハの温度
の時間による積分値が異なるということで説明できる。
仮に、上部ヒータ21側の温度を840 ℃、下部ヒータ24側
の温度を810 ℃、第一、第二ＨＴＯ膜51、52の成長時間
を各々Ｔ１、Ｔ２とすると、Ｎ+ ソース・ドレイン層６
のシート抵抗はウエーハの温度の時間による積分値 (単
純には温度と時間の掛算) の関数であり、その値は Ｕ試料側・・・840 ×Ｔ１＋840 ×Ｔ２＝840 ( Ｔ１＋
Ｔ２) Ｌ試料側・・・810 ×Ｔ１＋810 ×Ｔ２＝810 ( Ｔ１＋
Ｔ２) で表される。
【００１０】本発明の目的は、上述のような反応ガスの
不均一を補うために温度勾配を付した装置内で熱処理さ
れることによる不均一の生ずる問題を解決し、半導体基
板間でのシート抵抗の均一性が得られる半導体装置の製
造方法を提供することにある。
不均一を補うために温度勾配を付した装置内で熱処理さ
れることによる不均一の生ずる問題を解決し、半導体基
板間でのシート抵抗の均一性が得られる半導体装置の製
造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、イオン注入工程を経た複数の半導体基
板の表面上に温度勾配のある反応槽内で高温でのＣＶＤ
法によって層間絶縁膜を成膜する工程を複数回有する半
導体装置の製造方法において、各半導体基板について層
間絶縁膜成膜の際の温度の時間による積分値がほぼ等し
くなるように成膜の都度半導体基板の配置を変更するも
のとする。そして、層間絶縁膜を下方から反応ガスの導
入される縦型ＣＶＤ装置で偶数回成膜する場合に、上下
を逆にした半導体基板の配置でそれぞれ行われる成膜の
回数を等しくすることが有効である。また、層間絶縁膜
が反応ガスとしてSiＨ4 とＮ2 Ｏを用い、800 ℃以上の
温度での減圧ＣＶＤ法によって形成するシリコン酸化膜
であることが有効である。
めに、本発明は、イオン注入工程を経た複数の半導体基
板の表面上に温度勾配のある反応槽内で高温でのＣＶＤ
法によって層間絶縁膜を成膜する工程を複数回有する半
導体装置の製造方法において、各半導体基板について層
間絶縁膜成膜の際の温度の時間による積分値がほぼ等し
くなるように成膜の都度半導体基板の配置を変更するも
のとする。そして、層間絶縁膜を下方から反応ガスの導
入される縦型ＣＶＤ装置で偶数回成膜する場合に、上下
を逆にした半導体基板の配置でそれぞれ行われる成膜の
回数を等しくすることが有効である。また、層間絶縁膜
が反応ガスとしてSiＨ4 とＮ2 Ｏを用い、800 ℃以上の
温度での減圧ＣＶＤ法によって形成するシリコン酸化膜
であることが有効である。
【００１２】
【作用】ソース・ドレイン層のシート抵抗は、層間絶縁
膜複数回形成の場合、その減圧ＣＶＤ法の際などの加熱
による不純物拡散によって決まるため、温度勾配のある
反応槽内で行う減圧ＣＶＤ法における温度の時間による
積分値を等しくすれば、シート抵抗も均一化される。縦
型減圧ＣＶＤ装置では、反応槽の温度勾配が上下方向に
あるため、半導体基板の配列順を逆にして、それぞれ同
じ回数だけ層間絶縁膜を成膜すれば、温度の時間による
積分値をほぼ等しくすることができる。
膜複数回形成の場合、その減圧ＣＶＤ法の際などの加熱
による不純物拡散によって決まるため、温度勾配のある
反応槽内で行う減圧ＣＶＤ法における温度の時間による
積分値を等しくすれば、シート抵抗も均一化される。縦
型減圧ＣＶＤ装置では、反応槽の温度勾配が上下方向に
あるため、半導体基板の配列順を逆にして、それぞれ同
じ回数だけ層間絶縁膜を成膜すれば、温度の時間による
積分値をほぼ等しくすることができる。
【００１３】
【実施例】図１の縦型減圧ＣＶＤ装置を用い、図２に示
すようにＨＴＯからなる層間絶縁膜を同じ厚さで２層形
成する本発明の実施例について説明する。図２(b) に示
す第一ＨＴＯ膜51の成膜の際、図１の石英ボート14の中
に保持される50枚のシリコンウエーハ15の一番上にあっ
て最も高い温度に加熱されるウエーハをNo.1、一番下に
あって最も低い温度に加熱されるウエーハをNo.50 とい
うように番号を付けると、図２(d) に示す第二ＨＴＯ膜
52成膜の際には、逆にNo.50 のウエーハが一番上、No.1
のウエーハが一番下になるように配置する。このように
して図２(a)〜(d) の工程を終えたあとの各ウエーハの
ソース・ドレイン領域６のシート抵抗、さらにフロー工
程を行ったあとの各ウエーハのソース・ドレイン層６の
シート抵抗を表１に示す。
すようにＨＴＯからなる層間絶縁膜を同じ厚さで２層形
成する本発明の実施例について説明する。図２(b) に示
す第一ＨＴＯ膜51の成膜の際、図１の石英ボート14の中
に保持される50枚のシリコンウエーハ15の一番上にあっ
て最も高い温度に加熱されるウエーハをNo.1、一番下に
あって最も低い温度に加熱されるウエーハをNo.50 とい
うように番号を付けると、図２(d) に示す第二ＨＴＯ膜
52成膜の際には、逆にNo.50 のウエーハが一番上、No.1
のウエーハが一番下になるように配置する。このように
して図２(a)〜(d) の工程を終えたあとの各ウエーハの
ソース・ドレイン領域６のシート抵抗、さらにフロー工
程を行ったあとの各ウエーハのソース・ドレイン層６の
シート抵抗を表１に示す。
【００１４】
【表１】 これに対し、第一ＨＴＯ膜51、第二ＨＴＯ膜52双方の成
膜時のウエーハ15がいずれも上から下へNo.1ないしNo.5
0 の順に配置される従来の方法の場合の各ウエーハのソ
ース・ドレイン層６のシート抵抗を表２に示す。
膜時のウエーハ15がいずれも上から下へNo.1ないしNo.5
0 の順に配置される従来の方法の場合の各ウエーハのソ
ース・ドレイン層６のシート抵抗を表２に示す。
【００１５】
【表２】 このように、本発明の実施例の場合、Ｎ+ ソース・ドレ
イン層１のシート抵抗のウエーハ間均一性が向上してい
る。
イン層１のシート抵抗のウエーハ間均一性が向上してい
る。
【００１６】ＨＴＯからなる層間絶縁膜を同じ膜厚で４
層形成する場合は、次のように３通りの方法がある。い
ずれも第一ＨＴＯ膜成膜時の石英ボート14内に配置され
た50枚のウエーハ15を上から下に向けてNo.1ないしNo.5
0 とする。 (1) 第一、第二ＨＴＯ膜成膜時には上から下へNo.1ない
しNo.50 の順に、第三、第四ＨＴＯ膜成膜時には上から
下へNo.50 ないしNo.1の順に配置する。
層形成する場合は、次のように３通りの方法がある。い
ずれも第一ＨＴＯ膜成膜時の石英ボート14内に配置され
た50枚のウエーハ15を上から下に向けてNo.1ないしNo.5
0 とする。 (1) 第一、第二ＨＴＯ膜成膜時には上から下へNo.1ない
しNo.50 の順に、第三、第四ＨＴＯ膜成膜時には上から
下へNo.50 ないしNo.1の順に配置する。
【００１７】(2) 第一、第三ＨＴＯ膜成膜時に上から下
へNo.1ないしNo.50 の順に、第二、第四ＨＴＯ膜成膜時
には上から下へNo.50 ないしNo.1の順に配置する。 (3) 第一、第四ＨＴＯ膜成膜時に上から下へNo.1ないし
No.50 の順に、第二、第三ＨＴＯ膜成膜時には上から下
へNo.50 ないしNo.1の順に配置する。 以上は、説明を簡単にするためにウエーハの配置の順が
上下を別として同一である場合について述べたが、必ず
しもこれに限定されない。例えば、第一ＨＴＯ膜成膜時
に一番上にあったウエーハを、第二ＨＴＯ膜成膜時には
一番下の位置に、第三ＨＴＯ膜成膜時には上から20番目
に、第四ＨＴＯ膜成膜時には上から31番目に配置し、第
一ＨＴＯ膜成膜時に上から10番目にあったウエーハを、
第二ＨＴＯ膜成膜時に上から41番目に、第三ＨＴＯ成膜
時に上から30番目に、第四ＨＴＯ膜成膜時に上から21番
目に配置することによってもＮ+ ソース・ドレイン層の
シート抵抗を均一にすることができる。
へNo.1ないしNo.50 の順に、第二、第四ＨＴＯ膜成膜時
には上から下へNo.50 ないしNo.1の順に配置する。 (3) 第一、第四ＨＴＯ膜成膜時に上から下へNo.1ないし
No.50 の順に、第二、第三ＨＴＯ膜成膜時には上から下
へNo.50 ないしNo.1の順に配置する。 以上は、説明を簡単にするためにウエーハの配置の順が
上下を別として同一である場合について述べたが、必ず
しもこれに限定されない。例えば、第一ＨＴＯ膜成膜時
に一番上にあったウエーハを、第二ＨＴＯ膜成膜時には
一番下の位置に、第三ＨＴＯ膜成膜時には上から20番目
に、第四ＨＴＯ膜成膜時には上から31番目に配置し、第
一ＨＴＯ膜成膜時に上から10番目にあったウエーハを、
第二ＨＴＯ膜成膜時に上から41番目に、第三ＨＴＯ成膜
時に上から30番目に、第四ＨＴＯ膜成膜時に上から21番
目に配置することによってもＮ+ ソース・ドレイン層の
シート抵抗を均一にすることができる。
【００１８】さらにＨＴＯ膜の成膜厚さが等しくない場
合、すなわち減圧ＣＶＤにおけるウエーハの加熱時間が
異なる場合には、ウエーハの加熱温度の時間による積分
値が一定になるように配置を変更すると共に、必要に応
じて外部ヒータ11の各ヒータ領域の設定温度も調整す
る。
合、すなわち減圧ＣＶＤにおけるウエーハの加熱時間が
異なる場合には、ウエーハの加熱温度の時間による積分
値が一定になるように配置を変更すると共に、必要に応
じて外部ヒータ11の各ヒータ領域の設定温度も調整す
る。
【００１９】
【発明の効果】本発明によれば、複数の半導体基板上に
それぞれ複数の層間絶縁膜をＣＶＤ法で成膜する場合、
成膜厚さの均一性を達成するためにＣＶＤ装置の上下方
向に形成される温度勾配を考慮し、各ウエーハに対する
温度の時間による積分値が等しくなるようにＣＶＤ装置
内でのウエーハの配置位置を設定することにより、ＣＶ
Ｄ法実施の際の温度上昇による注入不純物の拡散によっ
て決まるソース・ドレイン層のシート抵抗をウエーハ間
で均一にすることができた。それ故、ＬＳＩの特性の均
一性の向上に対して極めて有効である。
それぞれ複数の層間絶縁膜をＣＶＤ法で成膜する場合、
成膜厚さの均一性を達成するためにＣＶＤ装置の上下方
向に形成される温度勾配を考慮し、各ウエーハに対する
温度の時間による積分値が等しくなるようにＣＶＤ装置
内でのウエーハの配置位置を設定することにより、ＣＶ
Ｄ法実施の際の温度上昇による注入不純物の拡散によっ
て決まるソース・ドレイン層のシート抵抗をウエーハ間
で均一にすることができた。それ故、ＬＳＩの特性の均
一性の向上に対して極めて有効である。
【図１】本発明の一実施例に用いる縦型減圧ＣＶＤ装置
の断面図
の断面図
【図２】本発明の一実施例のＬＳＩの製造工程の一部を
(a) ないし(d) の順に示す断面図
(a) ないし(d) の順に示す断面図
１１ 外部ヒータ １２ アウターチューブ １４ 石英ボート １５ シリコンウエーハ １７ 反応ガス １８ ガス導入口 １９ 排気口 １ Ｐ形シリコン基板 ４１ 第一多結晶Si膜 ４２ 第二多結晶Si膜 ５１ 第一ＨＴＯ膜 ５２ 第二ＨＴＯ膜 ６ ｎ+ ソース・ドレイン層
Claims (3)
- 【請求項１】イオン注入工程を経た複数の半導体基板の
表面上に温度勾配のある反応槽内で高温でのＣＶＤ法に
よって層間絶縁膜を成膜する工程を複数回含む半導体装
置の製造方法において、各半導体基板について層間絶縁
膜成膜の際の温度の時間による積分値がほぼ等しくなる
ように成膜の都度半導体基板の配置を変更することを特
徴とする半導体装置の製造方法。 - 【請求項２】層間絶縁膜を下方から反応ガスの導入され
る縦型ＣＶＤ装置で偶数回成膜する場合に、上下を逆に
した半導体基板の配置でそれぞれ行われる成膜の回数を
等しくする請求項１記載の半導体装置の製造方法。 - 【請求項３】層間絶縁膜が反応ガスとしてSiＨ4 とＮ2
Ｏを用い、800 ℃以上の温度での減圧ＣＶＤ法によって
形成するシリコン酸化膜である請求項１あるいは２記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9343593A JPH06310611A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9343593A JPH06310611A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310611A true JPH06310611A (ja) | 1994-11-04 |
Family
ID=14082239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9343593A Pending JPH06310611A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310611A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027556A (ja) * | 2005-07-20 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
1993
- 1993-04-21 JP JP9343593A patent/JPH06310611A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027556A (ja) * | 2005-07-20 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
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