JPH0630442B2 - リングカウンタ - Google Patents
リングカウンタInfo
- Publication number
- JPH0630442B2 JPH0630442B2 JP19944587A JP19944587A JPH0630442B2 JP H0630442 B2 JPH0630442 B2 JP H0630442B2 JP 19944587 A JP19944587 A JP 19944587A JP 19944587 A JP19944587 A JP 19944587A JP H0630442 B2 JPH0630442 B2 JP H0630442B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- output
- circuits
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔概要〕 入力パルスをカウントすることにより２Ｎ分周したパル
スを発生するリングカウンタに関し、 リングカウンタの不安定状態（正常なカウンタサイクル
から逸脱した異常動作の状態）におけるスパイクの除去
及びリングカウンタ内一段目のフリップフロップの入力
側のセットアップ時間のマージン取り、例えば数百ＭＨ
ｚのクロックＬＫにも余裕を持って対応出来るリングカ
ウンタを実現することを目的とし、 Ｎ段のフリップフロップを縦続接続したパルス作成手段
に、その各出力からの論理構成条件にクロックを加え、
ノイズを抑えたリングカウンタを自動的に正常サイクル
に戻す初期状態設定手段と、リングカウンタの第１段目
のフリップフロップの入力条件をセットアップするタイ
ミングの余裕を、１クロック分もたせるためにもうけた
セットアップ時間設定手段とを付加した構成でなされて
いる。
スを発生するリングカウンタに関し、 リングカウンタの不安定状態（正常なカウンタサイクル
から逸脱した異常動作の状態）におけるスパイクの除去
及びリングカウンタ内一段目のフリップフロップの入力
側のセットアップ時間のマージン取り、例えば数百ＭＨ
ｚのクロックＬＫにも余裕を持って対応出来るリングカ
ウンタを実現することを目的とし、 Ｎ段のフリップフロップを縦続接続したパルス作成手段
に、その各出力からの論理構成条件にクロックを加え、
ノイズを抑えたリングカウンタを自動的に正常サイクル
に戻す初期状態設定手段と、リングカウンタの第１段目
のフリップフロップの入力条件をセットアップするタイ
ミングの余裕を、１クロック分もたせるためにもうけた
セットアップ時間設定手段とを付加した構成でなされて
いる。
本発明は、入力パルスをカウントすることにより２Ｎ分
周したパルスを発生するリングカウンタに関する。
周したパルスを発生するリングカウンタに関する。
例えば、ディジタルデータ伝送系にあって、伝送するデ
ータの同期方式の１つにバッファメモリを介して同期を
取る方式が実用化されている。
ータの同期方式の１つにバッファメモリを介して同期を
取る方式が実用化されている。
このバッファメモリは、所定容量を有する複数メモリ素
子から構成され、これら複数メモ素子に対応して複数の
データが書込まれ、これを所定速度の読出しクロックで
読出すことにより、同期が取られる。
子から構成され、これら複数メモ素子に対応して複数の
データが書込まれ、これを所定速度の読出しクロックで
読出すことにより、同期が取られる。
従って、各メモリ素子をアクセスするタイミングを有す
る書込みクロック及び読出しクロックが必要であり、こ
のような複数位相のクロックを、所定状態のパルスをカ
ウントすることにより２Ｎ（偶数）相の分周パルスを発
生するリングカウンタにて作成している。
る書込みクロック及び読出しクロックが必要であり、こ
のような複数位相のクロックを、所定状態のパルスをカ
ウントすることにより２Ｎ（偶数）相の分周パルスを発
生するリングカウンタにて作成している。
一方、ディジタルデータ伝送系を構成する各装置は集積
回路技術の発展に伴い、小型化される傾向にあり、しか
も高速な処理にも耐えうるものが必要となる。
回路技術の発展に伴い、小型化される傾向にあり、しか
も高速な処理にも耐えうるものが必要となる。
かかる状況に鑑み、リングカウンタも簡易な構成でしか
も高速な処理にも安定した動作を行うものが要求され
る。
も高速な処理にも安定した動作を行うものが要求され
る。
第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図をそれぞれ示す。
におけるタイムチャートを説明する図をそれぞれ示す。
第４図は６相のパルスを発生するリングカウンタの構成
例を示し、２値状態を記憶するＤ型のフリップフロップ
回路（以下Ｄ−Ｆ．Ｆ回路と称する）１〜３を３段縦続
接続することにより、パルスの立ち上がり時点の位相が
６相のパルスを発生する場合である。
例を示し、２値状態を記憶するＤ型のフリップフロップ
回路（以下Ｄ−Ｆ．Ｆ回路と称する）１〜３を３段縦続
接続することにより、パルスの立ち上がり時点の位相が
６相のパルスを発生する場合である。
第４図に示す回路構成の場合、６相のパルスは各段のＤ
−Ｆ．Ｆ回路１〜３の第１，第２の出力Ｑ，＊Ｑ（但
し、出力Ｑの反転極性を有する）から取出し、その出力
波形は第５図に示す出力状態φ１〜φ６で示す状態とな
る。
−Ｆ．Ｆ回路１〜３の第１，第２の出力Ｑ，＊Ｑ（但
し、出力Ｑの反転極性を有する）から取出し、その出力
波形は第５図に示す出力状態φ１〜φ６で示す状態とな
る。
尚、φ１〜φ３はＤ−Ｆ．Ｆ回路１〜３の第１の出力Ｑ
（正出力）から取出され、φ４〜φ６はＤ−Ｆ．Ｆ回路
１〜３の第２の出力＊Ｑ（反転出力）から取出され、Ｄ
−Ｆ．Ｆ回路１〜３の状態を変化させる速度は、Ｄ−
Ｆ．Ｆ回路１〜３の巡回のタイミングを取るクロックＣ
ＬＫの速度となる。
（正出力）から取出され、φ４〜φ６はＤ−Ｆ．Ｆ回路
１〜３の第２の出力＊Ｑ（反転出力）から取出され、Ｄ
−Ｆ．Ｆ回路１〜３の状態を変化させる速度は、Ｄ−
Ｆ．Ｆ回路１〜３の巡回のタイミングを取るクロックＣ
ＬＫの速度となる。
Ｄ−Ｆ．Ｆ回路１〜３の出力状態φ１〜φ３の否定論理
和回路（以下ＮＯＲ回路と称する）４で否定論理和され
て、ＮＯＲ回路６の一方の入力端子へ送出される。
和回路（以下ＮＯＲ回路と称する）４で否定論理和され
て、ＮＯＲ回路６の一方の入力端子へ送出される。
又、出力状態φ４〜φ６はＮＯＲ回路５で否定論理和さ
れて、ＮＯＲ回路７の一方の入力端子へ送出される。
れて、ＮＯＲ回路７の一方の入力端子へ送出される。
尚、ＮＯＲ回路６の他方の入力端子はＮＯＲ回路７の出
力端子と接続され、同様にＮＯＲ回路７の他方の入力端
子はＮＯＲ回路６の出力端子と接続されている。
力端子と接続され、同様にＮＯＲ回路７の他方の入力端
子はＮＯＲ回路６の出力端子と接続されている。
ＮＯＲ回路７の出力状態は、ＮＯＲ回路５の出力及びＮ
ＯＲ回路６の出力の否定論理和をし、Ｄ−Ｆ．Ｆ回路１
の入力側にフィードバックさせることにより、Ｄ−Ｆ．
Ｆ回路１の初期設定を行っている。
ＯＲ回路６の出力の否定論理和をし、Ｄ−Ｆ．Ｆ回路１
の入力側にフィードバックさせることにより、Ｄ−Ｆ．
Ｆ回路１の初期設定を行っている。
上述のように、例えば６相のパルスを発生するリングカ
ウンタの第４図に示す例の場合は、出力するパルス数の
半分の段数のＤ−Ｆ．Ｆ回路１〜３で実現出来、しかも
自動的にリングカウンタとしての正常な動作状態を作り
だすことが出来る。
ウンタの第４図に示す例の場合は、出力するパルス数の
半分の段数のＤ−Ｆ．Ｆ回路１〜３で実現出来、しかも
自動的にリングカウンタとしての正常な動作状態を作り
だすことが出来る。
しかし、第５図に示すように、例えば同一クロックＣＬ
Ｋの立上がり時にＤ−Ｆ．Ｆ回路２，３の出力状態を変
化させて出力状態φ５，φ６を取出す場合、Ｄ−Ｆ．Ｆ
回路２，３を構成する素子の僅かなバラッキにより変化
時間がずれることがある。
Ｋの立上がり時にＤ−Ｆ．Ｆ回路２，３の出力状態を変
化させて出力状態φ５，φ６を取出す場合、Ｄ−Ｆ．Ｆ
回路２，３を構成する素子の僅かなバラッキにより変化
時間がずれることがある。
従って、出力状態φ１〜φ６の否定論理和をするＮＯＲ
回路４，ＮＯＲ回路５にあっては、このバラツキがスパ
イクとして発生する可能性がある。
回路４，ＮＯＲ回路５にあっては、このバラツキがスパ
イクとして発生する可能性がある。
もし、ＮＯＲ回路４，ＮＯＲ回路５の否定論理和にスパ
イクが発生すると、ＮＯＲ回路４，ＮＯＲ回路５の否定
論理和出力が不安定状態となり、Ｄ−Ｆ．Ｆ回路１の初
期設定状態が正常なカウントサイクル波形の状態からは
ずれる可能性が生まれる。
イクが発生すると、ＮＯＲ回路４，ＮＯＲ回路５の否定
論理和出力が不安定状態となり、Ｄ−Ｆ．Ｆ回路１の初
期設定状態が正常なカウントサイクル波形の状態からは
ずれる可能性が生まれる。
本発明は、リングカウンタがこの様な正常なカウントサ
イクルから逸脱した異常動作状態のときに発生する可能
性のあるスパイクの除去及び１段目のＤ−Ｆ．Ｆ回路１
の入力側のセットアップ時間のマージンを取り、例えば
数百ＭＨｚのクロックＬにも余裕を持って対応出来るリ
ングカウンタを実現することを目的とする。
イクルから逸脱した異常動作状態のときに発生する可能
性のあるスパイクの除去及び１段目のＤ−Ｆ．Ｆ回路１
の入力側のセットアップ時間のマージンを取り、例えば
数百ＭＨｚのクロックＬにも余裕を持って対応出来るリ
ングカウンタを実現することを目的とする。
（問題点を解決するための手段） 第１図は本発明の原理を説明するブロック図を示す。
第１図に示す本発明の原理ブロック図は、第４図で説明
したリングカウンタと同様な機能を有するカウンタ100
の構成概要を示しその構成は、１段目のフリップフロッ
プの正出力を、２段目のフリップフロップの入力に接続
する構成をＮ段縦続接続するパルス作成手段(10)と、前
記パルス作成手段(10)の第１から第(N-1)段迄のフリッ
プフロップのそれぞれの正出力とクロックとの第１の否
定論理和回路と、該フリップフロップのそれぞれの反転
出力とクロックとの第２の否定論理和回路と、及び該第
１及び第２の否定論理和回路の出力をそれぞれ入力とす
るＲＳフリップフロップとからなる初期状態設定手段(2
0)と、前記第１及び第２の否定論理和回路の各出力と該
状態設定手段(20)の各出力のそれぞれとを第３及び第４
の各否定論理和回路にそれぞれ入力し、該回路のそれぞ
れの出力を入力とするＲＳフリップフロップからなるセ
ットアップ時間設定手段(30)を設け、該セットアップ時
間設定手段(30)の反転出力を前記パルス作成手段(10)の
第１フリップフロップの入力とすることでなされてい
る。
したリングカウンタと同様な機能を有するカウンタ100
の構成概要を示しその構成は、１段目のフリップフロッ
プの正出力を、２段目のフリップフロップの入力に接続
する構成をＮ段縦続接続するパルス作成手段(10)と、前
記パルス作成手段(10)の第１から第(N-1)段迄のフリッ
プフロップのそれぞれの正出力とクロックとの第１の否
定論理和回路と、該フリップフロップのそれぞれの反転
出力とクロックとの第２の否定論理和回路と、及び該第
１及び第２の否定論理和回路の出力をそれぞれ入力とす
るＲＳフリップフロップとからなる初期状態設定手段(2
0)と、前記第１及び第２の否定論理和回路の各出力と該
状態設定手段(20)の各出力のそれぞれとを第３及び第４
の各否定論理和回路にそれぞれ入力し、該回路のそれぞ
れの出力を入力とするＲＳフリップフロップからなるセ
ットアップ時間設定手段(30)を設け、該セットアップ時
間設定手段(30)の反転出力を前記パルス作成手段(10)の
第１フリップフロップの入力とすることでなされてい
る。
２値状態を記憶するフリップフロップを、発生する位相
数の半分の段数で縦続接続し、これら各フリップフロッ
プの２つの出力状態を出力パルスとする。
数の半分の段数で縦続接続し、これら各フリップフロッ
プの２つの出力状態を出力パルスとする。
一方、これらの出力から論理を構成して入力とし、入力
処理するためのタイミングを、フリップフロップの記憶
状態を巡回させる同一クロックＣＬＫで取り、複数フリ
ップフロップの出力状態とクロックＣＬＫとの否定論理
和をして１段目のフリップフロップの入力状態が決定さ
れた時点から１周期後のクロックＫの立上げでセットア
ップするように構成することにより、小型でしかも電源
投入時も安定した動作が可能で、更に高速処理理りも耐
えうるリングカウンタを実現することが可能となる。
処理するためのタイミングを、フリップフロップの記憶
状態を巡回させる同一クロックＣＬＫで取り、複数フリ
ップフロップの出力状態とクロックＣＬＫとの否定論理
和をして１段目のフリップフロップの入力状態が決定さ
れた時点から１周期後のクロックＫの立上げでセットア
ップするように構成することにより、小型でしかも電源
投入時も安定した動作が可能で、更に高速処理理りも耐
えうるリングカウンタを実現することが可能となる。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の実施例を説明するブロック図、第３図
は本発明の実施例におけるタイムチャートを説明する図
をそれぞれ示す。尚、全図を通じて同一符号は同一対象
物を示す。
は本発明の実施例におけるタイムチャートを説明する図
をそれぞれ示す。尚、全図を通じて同一符号は同一対象
物を示す。
第２図に示す本実施例は、第４図で説明したのと同様
に、パルス立ち上がり時点の位相が６相のパルスを発生
するリングカウンタ100aの構成概要を示す。
に、パルス立ち上がり時点の位相が６相のパルスを発生
するリングカウンタ100aの構成概要を示す。
又、第２図に示す本実施例は、第１図で説明したパルス
作成手段10として第４図で説明したのと同一の３段に縦
続接続されたＤ−Ｆ．Ｆ回路１〜３からなるパルス作成
部10a、 初期状態設定手段20として第４図で説明したのと同一の
３入力のＮＯＲ回路４，５と、ＲＳフリップフロップ
（以下ＲＳ−Ｆ．Ｆと称する）６，７からなる初期状態
設定部20a、 セットアップ時間設定手段30として２入力のＮＯＲ回路
31，32とＲＳ−Ｆ．Ｆ33〜34からなるセットアップ時間
設定部30aとした例である。
作成手段10として第４図で説明したのと同一の３段に縦
続接続されたＤ−Ｆ．Ｆ回路１〜３からなるパルス作成
部10a、 初期状態設定手段20として第４図で説明したのと同一の
３入力のＮＯＲ回路４，５と、ＲＳフリップフロップ
（以下ＲＳ−Ｆ．Ｆと称する）６，７からなる初期状態
設定部20a、 セットアップ時間設定手段30として２入力のＮＯＲ回路
31，32とＲＳ−Ｆ．Ｆ33〜34からなるセットアップ時間
設定部30aとした例である。
立ち上がり時点の位相が６相のパルスは、各Ｄ−Ｆ．Ｆ
回路１〜３の第１の出力端子Ｑ（正出力）と、第２の出
力端子＊Ｑ（反転出力）とから取出され、その波形は第
３図に示すφ１〜φ６の通りである。
回路１〜３の第１の出力端子Ｑ（正出力）と、第２の出
力端子＊Ｑ（反転出力）とから取出され、その波形は第
３図に示すφ１〜φ６の通りである。
尚、各回路Ｄ−Ｆ．Ｆ回路１〜３の状態変化を行うタイ
ミングは所定速度（例えば、数百ＭＨｚ）を有するクロ
ックＣＬＫにて行う。
ミングは所定速度（例えば、数百ＭＨｚ）を有するクロ
ックＣＬＫにて行う。
初期状態設定部20aを構成するＮＯＲ回路４は出力状態
φ１，φ２とクロックＣＬＫとのＮＯＲ条件を取り、出
力状態φ１，φ２が“”の時、クロックＬＫの立下がり
で“１”となる。
φ１，φ２とクロックＣＬＫとのＮＯＲ条件を取り、出
力状態φ１，φ２が“”の時、クロックＬＫの立下がり
で“１”となる。
一方、ＮＯＲ回路５は出力状態φ４，φ５とクロックＣ
ＬＫとＮＯＲ条件を取り、同様に出力状態φ４，φ５が
“Ｌ”の時、クロックＣＬＫの立下がりで“１”とな
り、それぞれＲＳ−Ｄ−Ｆ．Ｆ６側ＮＯＲ回路３１及び
ＲＳ−Ｆ．Ｆ側，ＮＯＲ回路32の一方の入力端子に送出
される。
ＬＫとＮＯＲ条件を取り、同様に出力状態φ４，φ５が
“Ｌ”の時、クロックＣＬＫの立下がりで“１”とな
り、それぞれＲＳ−Ｄ−Ｆ．Ｆ６側ＮＯＲ回路３１及び
ＲＳ−Ｆ．Ｆ側，ＮＯＲ回路32の一方の入力端子に送出
される。
又ＲＳ−Ｆ．Ｆ６，７の出力はＮＯＲ回路31，32の他の
入力端子にそれぞれ送出され、その出力はＲＳ−Ｆ．Ｆ
33，34のそれぞれの入力に接続される。
入力端子にそれぞれ送出され、その出力はＲＳ−Ｆ．Ｆ
33，34のそれぞれの入力に接続される。
又、セットアップ時間設定部30aのＲＳ−Ｆ．Ｆの反転
出力34は、パルス作成部10aの１段目のＤ−Ｆ．Ｆ回路
１のデータ端子(D)にフィードバックされている。
出力34は、パルス作成部10aの１段目のＤ−Ｆ．Ｆ回路
１のデータ端子(D)にフィードバックされている。
この様な回路構成のリングカウンタで、電源投入直後又
はノイズで、Ｄ−Ｆ．Ｆ回路の出力φ１〜φ３が例えば
それぞれ“０”，“１”，“０”と誤動作したとき（第
３図の状態）、次のクロックＣＬＫで各Ｄ−ＦＦ．Ｆが
反転するが、その時の反転時間のバラツキによって第３
図のＮＯＲ４、ＮＯＲ５の出力の様にスパイクノイズが
発生する可能性がある。この時ＮＯＲ回路の入力条件に
クロックＣＬＫがあると、反転の時間幅をクロックＣＬ
Ｋの“Ｈ”の時間の間で抑制されスパイクノイズを吸収
する効果がある。
はノイズで、Ｄ−Ｆ．Ｆ回路の出力φ１〜φ３が例えば
それぞれ“０”，“１”，“０”と誤動作したとき（第
３図の状態）、次のクロックＣＬＫで各Ｄ−ＦＦ．Ｆが
反転するが、その時の反転時間のバラツキによって第３
図のＮＯＲ４、ＮＯＲ５の出力の様にスパイクノイズが
発生する可能性がある。この時ＮＯＲ回路の入力条件に
クロックＣＬＫがあると、反転の時間幅をクロックＣＬ
Ｋの“Ｈ”の時間の間で抑制されスパイクノイズを吸収
する効果がある。
又第４図の従来例に、このノイズ抑止のため、ＮＯＲ回
路４，５の入力にクロックＣＬＫを付加すると、ＮＯＲ
条件によりクロックＣＬＫがＬＯＷになるまでの半クロ
ック分だけ付加しない場合に比べて遅れて、クロックＣ
ＬＫの立ち下がり時点で第１段目のＤ−Ｆ．Ｆの入力条
件ができるため、セットアップ時間が半クロックの余裕
しなかいことになる。
路４，５の入力にクロックＣＬＫを付加すると、ＮＯＲ
条件によりクロックＣＬＫがＬＯＷになるまでの半クロ
ック分だけ付加しない場合に比べて遅れて、クロックＣ
ＬＫの立ち下がり時点で第１段目のＤ−Ｆ．Ｆの入力条
件ができるため、セットアップ時間が半クロックの余裕
しなかいことになる。
このために、ＮＯＲ回路31，32とＲＳフリップフロップ
33，34よりなるセットアップ時間設定部を付加すること
で、１クロック分の余裕をもったタイミングでセットア
ップが可能となり、クロックＣＬＫの速度が数百ＭＨｚ
であっても十分に追従した動作が出来るリングカウンタ
を構成することが可能となる。
33，34よりなるセットアップ時間設定部を付加すること
で、１クロック分の余裕をもったタイミングでセットア
ップが可能となり、クロックＣＬＫの速度が数百ＭＨｚ
であっても十分に追従した動作が出来るリングカウンタ
を構成することが可能となる。
以上のような本発明によれば、小型でしかも電源投入時
も安定し、更に高速動作にも十分追従した動作が出来る
リングカウンタを提供することが出来る。
も安定し、更に高速動作にも十分追従した動作が出来る
リングカウンタを提供することが出来る。
第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明するブロック図、 第３図は本発明の実施例におけるタイムチャートを説明
する図、 第４図は従来例を説明するブロック図、 第５図は従来例におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 １〜３はＤ−Ｆ．Ｆ回路、４〜７，31〜34はＮＯＲ回
路、 10はパルス作成手段、10aはパルス作成部、 20は初期状態設定手段、20aは初期状態設定部、 30はセットアップ時間設定手段、 30aはセットアップ時間設定部、 100，100aはリングカウンタ、 をそれぞれ示す。
する図、 第４図は従来例を説明するブロック図、 第５図は従来例におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 １〜３はＤ−Ｆ．Ｆ回路、４〜７，31〜34はＮＯＲ回
路、 10はパルス作成手段、10aはパルス作成部、 20は初期状態設定手段、20aは初期状態設定部、 30はセットアップ時間設定手段、 30aはセットアップ時間設定部、 100，100aはリングカウンタ、 をそれぞれ示す。
Claims (1)
- 【請求項１】入力パルスをカウントすることにより、２
Ｎ分周されたパルスを出力するリングカウンタ(100)で
あって、 １段目のフリップフロップの正出力を、２段目のフリッ
プフロップの入力に接続する構成をＮ段縦続接続するパ
ルス作成手段(10)と、 前記パルス作成手段(10)の第１から第(N-1)段迄のフリ
ップフロップのそれぞれの正出力とクロックとの第１の
否定論理和回路と、該フリップフロップのそれぞれの反
転出力とクロックとの第２の否定論理和回路と、及び該
第１及び第２の否定論理和回路の出力をそれぞれ入力と
するＲＳフリップフロップとからなる初期状態設定手段
(20)と、 前記第１及び第２の否定論理和回路の各出力と該状態設
定手段(20)の各出力のそれぞれとを第３及び第４の各否
定論理和回路にそれぞれ入力し、該回路のそれぞれの出
力を入力とするＲＳフリップフロップからなるセットア
ップ時間設定手段(30)を設け、 該セットアップ時間設定手段(30)の反転出力を前記パル
ス作成手段(10)の第１フリップフロップの入力として構
成することを特徴とするリングカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19944587A JPH0630442B2 (ja) | 1987-08-10 | 1987-08-10 | リングカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19944587A JPH0630442B2 (ja) | 1987-08-10 | 1987-08-10 | リングカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442920A JPS6442920A (en) | 1989-02-15 |
| JPH0630442B2 true JPH0630442B2 (ja) | 1994-04-20 |
Family
ID=16407933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19944587A Expired - Lifetime JPH0630442B2 (ja) | 1987-08-10 | 1987-08-10 | リングカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630442B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500875B2 (ja) * | 1991-06-03 | 1996-05-29 | コマツ電子金属株式会社 | 単結晶製造装置 |
-
1987
- 1987-08-10 JP JP19944587A patent/JPH0630442B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442920A (en) | 1989-02-15 |
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