JPH0630378B2 - ゲ−トアレイｌｓｉ - Google Patents
ゲ−トアレイｌｓｉInfo
- Publication number
- JPH0630378B2 JPH0630378B2 JP60288751A JP28875185A JPH0630378B2 JP H0630378 B2 JPH0630378 B2 JP H0630378B2 JP 60288751 A JP60288751 A JP 60288751A JP 28875185 A JP28875185 A JP 28875185A JP H0630378 B2 JPH0630378 B2 JP H0630378B2
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- area
- chip
- buffer block
- internal signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイＬＳＩにおいて、チップ周辺ある
いは内部に位置している未使用の入出力バッファ・ブロ
ックとボンディング・パット領域とを内部信号線配線領
域として使用できることを特徴としたゲートアレイＬＳ
Ｉチップに関する。
いは内部に位置している未使用の入出力バッファ・ブロ
ックとボンディング・パット領域とを内部信号線配線領
域として使用できることを特徴としたゲートアレイＬＳ
Ｉチップに関する。
従来、この種のゲートアレイＬＳＩは入出力バッファ・
ブロックとボンディング・パット領域とは内部信号線の
配線領域と区別され、入出力バッファ・ブロックとボン
ディング・パット領域に内部信号線の配線を行うことが
できなかった。
ブロックとボンディング・パット領域とは内部信号線の
配線領域と区別され、入出力バッファ・ブロックとボン
ディング・パット領域に内部信号線の配線を行うことが
できなかった。
上述した従来のゲートアレイＬＳＩは入出力バッファ・
ブロックとボンディング・パット領域がチップ面積のか
なり大きな部分をしめており、例えば一つのチップから
ピン数16,20,24,40,48,64,80,100の各パッケージに合わ
せて必要な入出力バッファ・ブロックとボンディング・
パット領域が指定された。それ以外の使われない残り領
域は内部信号線配線領域にも使われず、そのまま放置さ
れていた。また、一つのチップ上の最大限のトランジス
タを使用して１つの論理機能システムを形成するため
に、配置配線を行った場合、どうしても未配線部分が出
来てしまう。そういう場合、配線領域として使える部分
が少しでもあれば、より完全な配線が可能となる。
ブロックとボンディング・パット領域がチップ面積のか
なり大きな部分をしめており、例えば一つのチップから
ピン数16,20,24,40,48,64,80,100の各パッケージに合わ
せて必要な入出力バッファ・ブロックとボンディング・
パット領域が指定された。それ以外の使われない残り領
域は内部信号線配線領域にも使われず、そのまま放置さ
れていた。また、一つのチップ上の最大限のトランジス
タを使用して１つの論理機能システムを形成するため
に、配置配線を行った場合、どうしても未配線部分が出
来てしまう。そういう場合、配線領域として使える部分
が少しでもあれば、より完全な配線が可能となる。
しかし、従来のゲートアレイＬＳＩにおいて、入出力バ
ッファ・ブロックとボンディング・パット領域は内部信
号配線領域として使う考慮がなされていない欠点があっ
た。
ッファ・ブロックとボンディング・パット領域は内部信
号配線領域として使う考慮がなされていない欠点があっ
た。
本発明のゲートアレイＬＳＩは、チップの未使用トラン
ジスタ部分の層間絶縁膜にコンタクトをもうけずに、多
層配線構造とし、その部分を内部信号線配線禁止領域と
せず可能領域とすることにより、配線可能領域を拡大す
るゲートアレイＬＳＩを提供することである。
ジスタ部分の層間絶縁膜にコンタクトをもうけずに、多
層配線構造とし、その部分を内部信号線配線禁止領域と
せず可能領域とすることにより、配線可能領域を拡大す
るゲートアレイＬＳＩを提供することである。
次に、本発明について図面を参照して説明する。
第１図は従来のゲートアレイＬＳＩの内部信号線の配線
可能領域を示した図である。この図で、“１”は拡散済
みのゲートアレイＬＳＩチップを示しており、“２”は
チップ周辺の（入出力バッファ・ブロック＋ボンディン
グ・パット）領域を示したものである。“３”は規則的
に配列されたトランジスタ・ゲート領域を示したもので
ある。さらに、“４”の点線で囲まれた領域が内部信号
線の配線可能領域を示してある。この領域は“３”のト
ランジスタ・ゲート領域と“３”と“２”の間の領域を
含んでいる。
可能領域を示した図である。この図で、“１”は拡散済
みのゲートアレイＬＳＩチップを示しており、“２”は
チップ周辺の（入出力バッファ・ブロック＋ボンディン
グ・パット）領域を示したものである。“３”は規則的
に配列されたトランジスタ・ゲート領域を示したもので
ある。さらに、“４”の点線で囲まれた領域が内部信号
線の配線可能領域を示してある。この領域は“３”のト
ランジスタ・ゲート領域と“３”と“２”の間の領域を
含んでいる。
第２図は本発明のゲートアレイＬＳＩであり、第１図の
内部信号線の配線可能領域を拡大したＬＳＩチップを示
したものである。本図は“７”と同様の白い矩形部分の
入出力バッファ・ブロックとボンディング・パット領域
が、４０個存在するところの４０ピンのゲートアレイＬ
ＳＩを示したものである。“６”の斜線の入った矩形部
分は未使用の入出力バッファ・ブロックとボンディング
・パット領域を示しておりチップ周辺に３８個あり、こ
の部分が全て内部信号配線可能領域と変ったことを示し
たのが“９”の点線と点斜線で囲ったところである。
内部信号線の配線可能領域を拡大したＬＳＩチップを示
したものである。本図は“７”と同様の白い矩形部分の
入出力バッファ・ブロックとボンディング・パット領域
が、４０個存在するところの４０ピンのゲートアレイＬ
ＳＩを示したものである。“６”の斜線の入った矩形部
分は未使用の入出力バッファ・ブロックとボンディング
・パット領域を示しておりチップ周辺に３８個あり、こ
の部分が全て内部信号配線可能領域と変ったことを示し
たのが“９”の点線と点斜線で囲ったところである。
第３図はチップの中心線（内部）に入出力バッファ・ブ
ロックとボンディング・パット領域“12”が存在するゲ
ートアレイＬＳＩチップを示したものであり、内部信号
線配線可能領域“14”には“12”の部分は含まれていな
い。“11”は第１図同様、チップ周辺の入出力バッファ
・ブロックとボンディング・パット領域を示しており内
部信号線配線禁止領域になっている。図中の“10”は拡
散済みのゲートアレイＬＳＩチップを示しており、“1
3”はトランジスタ・ゲート領域を示したものである。
ロックとボンディング・パット領域“12”が存在するゲ
ートアレイＬＳＩチップを示したものであり、内部信号
線配線可能領域“14”には“12”の部分は含まれていな
い。“11”は第１図同様、チップ周辺の入出力バッファ
・ブロックとボンディング・パット領域を示しており内
部信号線配線禁止領域になっている。図中の“10”は拡
散済みのゲートアレイＬＳＩチップを示しており、“1
3”はトランジスタ・ゲート領域を示したものである。
第４図は本発明のゲートアレイＬＳＩであり、第３図の
内部信号線の配線可能領域を拡大したＬＳＩチップを示
したものである。本図は“18”と同様の白い矩形部分の
入出力バッファ・ブロックとボンディング領域が４０個
存在し、“19”と同様にチップの中心部にある白い矩形
部分の入出力バッファ・ブロックとボンディング領域が
６個存在する。したがって、このチップには合計４６個
のチップ外部へ接続されるボンディング・パットが存在
することを示している。第４図の“18”，“19”以外の
未使用の入出力バッファ・ブロックとボンディング領域
“16”，“17”（斜線の入った矩形部分）は内部信号線
配線可能領域“20”を示している。
内部信号線の配線可能領域を拡大したＬＳＩチップを示
したものである。本図は“18”と同様の白い矩形部分の
入出力バッファ・ブロックとボンディング領域が４０個
存在し、“19”と同様にチップの中心部にある白い矩形
部分の入出力バッファ・ブロックとボンディング領域が
６個存在する。したがって、このチップには合計４６個
のチップ外部へ接続されるボンディング・パットが存在
することを示している。第４図の“18”，“19”以外の
未使用の入出力バッファ・ブロックとボンディング領域
“16”，“17”（斜線の入った矩形部分）は内部信号線
配線可能領域“20”を示している。
尚、第３，４図のＬＳＩとも未使用部分のボンディング
・パット領域には、未使用時にはパットは置かずに、内
部信号線配線可能なようにフリーの状態にしてある。
・パット領域には、未使用時にはパットは置かずに、内
部信号線配線可能なようにフリーの状態にしてある。
以上、第１図と第２図、さらに第３図と第４図を比較し
たところの本発明のように未使用の入出力バッファ・ブ
ロックとボンディング・パット領域を内部信号線配線可
能領域にすることにより配線可能領域を大きくすること
ができ、従来のＬＳＩでは未配線部分となるようなＬＳ
Ｉも完全配線を行うことができるようになった。
たところの本発明のように未使用の入出力バッファ・ブ
ロックとボンディング・パット領域を内部信号線配線可
能領域にすることにより配線可能領域を大きくすること
ができ、従来のＬＳＩでは未配線部分となるようなＬＳ
Ｉも完全配線を行うことができるようになった。
第１図と第３図は従来のゲートアレイＬＳＩで入出力バ
ッファ・ブロックとボンディング・パット領域が内部信
号線配線禁止領域となっているものの図であり、第２図
と第４図は本発明のゲートアレイＬＳＩで、未使用の入
出力バッファ・ブロックとボンディング・パット領域が
内部信号線配線可能領域となったものの図である。 各図の番号は以下のものを示す。 “１”……拡散済みゲートアレイＬＳＩチップ、“２”
……チップ周辺に置かれた入出力バッファ・ブロックと
ボンディング・パット領域、“３”……論理接続用トラ
ンジスタ・ゲートの配列部分、“４”……内部信号線配
線可能領域、“５”……拡散済みゲートアレイＬＳＩチ
ップ、“６”……チップ周辺に置かれた内部信号配線可
能な未使用入出力バッファ・ブロックとボンディング・
パット領域、“７”……チップ周辺に置かれた外部接続
する入出力バッファ・ブロックとボンディング・パット
領域、“８”……論理接続用トランジスタ・ゲートの配
列部分、“９”……内部信号線配線可能領域、“10”…
…拡散済みゲートアレイＬＳＩチップ、“11”……チッ
プ周辺に置かれた入出力バッファ・ブロックと、ボンデ
ィング・パット領域、“12”……チップの中心部に置か
れた入出力バッファ・ブロックとボンディング・パット
領域、“13”……論理接続用トランジスタ・ゲートの配
列部分、“14”……内部信号線配線可能領域、“15”…
…拡散済みゲートアレイＬＳＩチップ、“16”……チッ
プ周辺に置かれた内部信号配線可能な未使用入出力バッ
ファ・ブロックとボンディング・パット領域、“17”…
…チップ中心部（内部）に置かれた内部信号配線可能な
未使用入出力バッファ・ブロックとボンディング・パッ
ト領域、“18”……チップ周辺に置かれた外部接続する
入出力バッファ・ブロックとボンディング・パット領
域、“19”……チップ中心部（内部）に置かれた外部接
続する入出力バッファ・ブロックとボンディング・パッ
ト領域、“20”……内部信号線配線可能領域。
ッファ・ブロックとボンディング・パット領域が内部信
号線配線禁止領域となっているものの図であり、第２図
と第４図は本発明のゲートアレイＬＳＩで、未使用の入
出力バッファ・ブロックとボンディング・パット領域が
内部信号線配線可能領域となったものの図である。 各図の番号は以下のものを示す。 “１”……拡散済みゲートアレイＬＳＩチップ、“２”
……チップ周辺に置かれた入出力バッファ・ブロックと
ボンディング・パット領域、“３”……論理接続用トラ
ンジスタ・ゲートの配列部分、“４”……内部信号線配
線可能領域、“５”……拡散済みゲートアレイＬＳＩチ
ップ、“６”……チップ周辺に置かれた内部信号配線可
能な未使用入出力バッファ・ブロックとボンディング・
パット領域、“７”……チップ周辺に置かれた外部接続
する入出力バッファ・ブロックとボンディング・パット
領域、“８”……論理接続用トランジスタ・ゲートの配
列部分、“９”……内部信号線配線可能領域、“10”…
…拡散済みゲートアレイＬＳＩチップ、“11”……チッ
プ周辺に置かれた入出力バッファ・ブロックと、ボンデ
ィング・パット領域、“12”……チップの中心部に置か
れた入出力バッファ・ブロックとボンディング・パット
領域、“13”……論理接続用トランジスタ・ゲートの配
列部分、“14”……内部信号線配線可能領域、“15”…
…拡散済みゲートアレイＬＳＩチップ、“16”……チッ
プ周辺に置かれた内部信号配線可能な未使用入出力バッ
ファ・ブロックとボンディング・パット領域、“17”…
…チップ中心部（内部）に置かれた内部信号配線可能な
未使用入出力バッファ・ブロックとボンディング・パッ
ト領域、“18”……チップ周辺に置かれた外部接続する
入出力バッファ・ブロックとボンディング・パット領
域、“19”……チップ中心部（内部）に置かれた外部接
続する入出力バッファ・ブロックとボンディング・パッ
ト領域、“20”……内部信号線配線可能領域。
Claims (2)
- 【請求項１】半導体チップ内部に形成され、論理機能シ
ステムを構成するため規則的に配列されたトランジスタ
ゲート領域と、このトランジスタゲート領域の周辺に沿
って設けられた入出力バッファブロックおよびボンディ
ングパッド領域とを有するゲートアレイＬＳＩにおい
て、前記入出力バッファブロックのうち未使用のブロッ
クに対してその上部の絶縁膜に外部接続用のコンタクト
を設けることなく、該未使用ブロックを内部信号配線領
域として用いることを特徴とするゲートアレイＬＳＩ。 - 【請求項２】半導体チップ内部に形成され、論理機能シ
ステムを構成するため規則的に配列されたトランジスタ
ゲート領域と、外部接続用の入出力バッファブロック群
およびボンディグパッド領域群とを有するゲートアレイ
ＬＳＩにおいて、前記入出力バッファブロック群のうち
未使用のブロックに対してその上部の絶縁膜に外部接続
用のコンタクトを設けることなく、該未使用ブロックを
内部信号配線領域として用いることを特徴とするゲート
アレイＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288751A JPH0630378B2 (ja) | 1985-12-20 | 1985-12-20 | ゲ−トアレイｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288751A JPH0630378B2 (ja) | 1985-12-20 | 1985-12-20 | ゲ−トアレイｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145837A JPS62145837A (ja) | 1987-06-29 |
| JPH0630378B2 true JPH0630378B2 (ja) | 1994-04-20 |
Family
ID=17734229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288751A Expired - Fee Related JPH0630378B2 (ja) | 1985-12-20 | 1985-12-20 | ゲ−トアレイｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630378B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553440A (en) * | 1978-10-16 | 1980-04-18 | Mitsubishi Electric Corp | Large-scale integrated circuit |
-
1985
- 1985-12-20 JP JP60288751A patent/JPH0630378B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145837A (ja) | 1987-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |