JPH0630372A - 画像メモリのアクセス装置 - Google Patents
画像メモリのアクセス装置Info
- Publication number
- JPH0630372A JPH0630372A JP4147524A JP14752492A JPH0630372A JP H0630372 A JPH0630372 A JP H0630372A JP 4147524 A JP4147524 A JP 4147524A JP 14752492 A JP14752492 A JP 14752492A JP H0630372 A JPH0630372 A JP H0630372A
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- JP
- Japan
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- bits
- dots
- address
- line
- lines
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【構成】 １０ビットのドットカウンタは下位８ビット
をドットアドレス出力端子１１に、上位２ビットをＯＲ
ゲート７と加算器９に供給する。９ビットのラインカウ
ンタ６は９ビットを出力セレクタ１０のＡ端子に供給す
ると共に２ビットシフト器８にも供給する。また、この
ラインカウンタ６はライン数が５１２を越えるとキャリ
ー“１”を出力セレクタ１０のＣ端子とＯＲゲート７に
供給する。２ビットシフト器８は供給された９ビットを
２ビット分左シフトする。加算器９はシフト結果にドッ
トカウンタ３からの上位２ビットを加算し、加算結果を
出力セレクタ１０のＢ端子に供給する。ＯＲゲート７は
ラインカウンタ６からのキャリー“１”をドットカウン
タ３の上位２ビットに加算する。 【効果】 簡略化した回路構成でＮＴＳＣ対応の画像メ
モリの余剰分をＰＡＬ対応に必要とされる領域としてア
クセスできる。
をドットアドレス出力端子１１に、上位２ビットをＯＲ
ゲート７と加算器９に供給する。９ビットのラインカウ
ンタ６は９ビットを出力セレクタ１０のＡ端子に供給す
ると共に２ビットシフト器８にも供給する。また、この
ラインカウンタ６はライン数が５１２を越えるとキャリ
ー“１”を出力セレクタ１０のＣ端子とＯＲゲート７に
供給する。２ビットシフト器８は供給された９ビットを
２ビット分左シフトする。加算器９はシフト結果にドッ
トカウンタ３からの上位２ビットを加算し、加算結果を
出力セレクタ１０のＢ端子に供給する。ＯＲゲート７は
ラインカウンタ６からのキャリー“１”をドットカウン
タ３の上位２ビットに加算する。 【効果】 簡略化した回路構成でＮＴＳＣ対応の画像メ
モリの余剰分をＰＡＬ対応に必要とされる領域としてア
クセスできる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＮＴＳＣ対応の
画像メモリをＰＡＬ対応にも用いれるようにアスセクす
る画像メモリのアクセス装置に関する。
画像メモリをＰＡＬ対応にも用いれるようにアスセクす
る画像メモリのアクセス装置に関する。
【０００２】
【従来の技術】一般的なＮＴＳＣ対応の画像用表示メモ
リ（以下、画像メモリという）の仮想的な配置は、図６
に示すように横１０２４ドット、縦５１２ラインであ
る。一方、ＰＡＬ対応の画像メモリは、横１０２４ドッ
トであるが縦６２５ラインである。横１０２４ドットに
ついては、ＮＴＳＣ、ＰＡＬ共に水平解像度の関係から
実際に使用されるのは７００ドット程度である。
リ（以下、画像メモリという）の仮想的な配置は、図６
に示すように横１０２４ドット、縦５１２ラインであ
る。一方、ＰＡＬ対応の画像メモリは、横１０２４ドッ
トであるが縦６２５ラインである。横１０２４ドットに
ついては、ＮＴＳＣ、ＰＡＬ共に水平解像度の関係から
実際に使用されるのは７００ドット程度である。
【０００３】このため、ＮＴＳＣ対応の画像メモリをＰ
ＡＬにも対応させるときには、縦方向に別のＮＴＳＣ対
応の画像メモリを追加する形で横１０２４ドット、縦１
０２４ラインとしていた。
ＡＬにも対応させるときには、縦方向に別のＮＴＳＣ対
応の画像メモリを追加する形で横１０２４ドット、縦１
０２４ラインとしていた。
【０００４】
【発明が解決しようとする課題】ところで、上述したよ
うにＮＴＳＣ対応の画像メモリを２個用いるのではＰＡ
Ｌに必要な縦６２５ラインを大幅に越えてしまう。さら
に例えば、図６に示すように横方向の表示ドット数を１
０２４から７６８にしたときには、図６の斜線部の非表
示領域が倍となる。これでは、非表示領域が増え、コス
トの面から好ましいことではない。
うにＮＴＳＣ対応の画像メモリを２個用いるのではＰＡ
Ｌに必要な縦６２５ラインを大幅に越えてしまう。さら
に例えば、図６に示すように横方向の表示ドット数を１
０２４から７６８にしたときには、図６の斜線部の非表
示領域が倍となる。これでは、非表示領域が増え、コス
トの面から好ましいことではない。
【０００５】また、横方向の表示ドット数が７６８でな
い場合、５１２ラインを越えた時の横方向のドットのカ
ウンタを通常（０〜５１１ラインのとき）のものとは別
のカウンタで構成する必要がある。また、そのカウンタ
の開始番号をライン表示途中でプリセットし直す必要が
あるため回路構成が複雑となる。
い場合、５１２ラインを越えた時の横方向のドットのカ
ウンタを通常（０〜５１１ラインのとき）のものとは別
のカウンタで構成する必要がある。また、そのカウンタ
の開始番号をライン表示途中でプリセットし直す必要が
あるため回路構成が複雑となる。
【０００６】そこで、本発明は上記実情に鑑みてなされ
たものであり、簡略化した回路構成でＮＴＳＣ対応の画
像メモリの余剰分をＰＡＬ対応に必要とされる領域に対
応するようにアクセスできる画像メモリのアクセス装置
の提供を目的とする。
たものであり、簡略化した回路構成でＮＴＳＣ対応の画
像メモリの余剰分をＰＡＬ対応に必要とされる領域に対
応するようにアクセスできる画像メモリのアクセス装置
の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明に係る画像メモリ
のアクセス装置は、横方向のドット数２M と縦方向のラ
イン数２K と（Ｍ、Ｋは整数）の積で容量が示され、１
ライン２M ドットを２ N ドット（Ｎ＜Ｍ）により２M-N
個のブロックに分割して２M-N −１個分のブロックを使
用する画像メモリをアクセスする画像メモリのアクセス
装置であって、上記縦方向のライン数２K を縦方向のア
ドレスであるラインアドレスが越えたとき、該ラインア
ドレスを上位側にＭ−Ｎビットシフトし、横方向のアド
レスであるドットアドレスの上位Ｍ−Ｎビットを上記ラ
インアドレスの下位側に付加して新たなラインアドレス
とすることを特徴として上記課題を解決する。
のアクセス装置は、横方向のドット数２M と縦方向のラ
イン数２K と（Ｍ、Ｋは整数）の積で容量が示され、１
ライン２M ドットを２ N ドット（Ｎ＜Ｍ）により２M-N
個のブロックに分割して２M-N −１個分のブロックを使
用する画像メモリをアクセスする画像メモリのアクセス
装置であって、上記縦方向のライン数２K を縦方向のア
ドレスであるラインアドレスが越えたとき、該ラインア
ドレスを上位側にＭ−Ｎビットシフトし、横方向のアド
レスであるドットアドレスの上位Ｍ−Ｎビットを上記ラ
インアドレスの下位側に付加して新たなラインアドレス
とすることを特徴として上記課題を解決する。
【０００８】他の発明に係る画像メモリのアクセス装置
は、１画面の有効ライン数が５１２（＝２9)ライン以下
の第１の方式の画像信号を書き込み／読み出すための横
１０２４（＝２10) ドット×縦５１２ライン分の容量を
有する画像メモリに対し、１画面の有効ライン数が５１
２を越え１ライン当たりの有効ドット数が上記１０２４
ドットの３／４の７６８ドット以下の第２の方式の画像
信号を書き込み／読み出す際に、１画面の画像信号の内
の１から５１２ラインまでの画像信号については、画像
メモリの横１０２４ドットの３／４の７６８ドットの領
域に対してアスセスを行い、５１２ラインを越える画像
信号については、ラインアドレスを上位側に２ビットシ
フトし、横方向のアドレスであるドットアドレスの上位
２ビットを上記ラインアドレスの下位側に付加して新た
なラインアドレスとすることにより画像メモリの横１０
２４ドットの残り１／４の２５６（＝２8)ドットの範囲
に対してアクセスを行わせることを特徴として上記課題
を解決する。
は、１画面の有効ライン数が５１２（＝２9)ライン以下
の第１の方式の画像信号を書き込み／読み出すための横
１０２４（＝２10) ドット×縦５１２ライン分の容量を
有する画像メモリに対し、１画面の有効ライン数が５１
２を越え１ライン当たりの有効ドット数が上記１０２４
ドットの３／４の７６８ドット以下の第２の方式の画像
信号を書き込み／読み出す際に、１画面の画像信号の内
の１から５１２ラインまでの画像信号については、画像
メモリの横１０２４ドットの３／４の７６８ドットの領
域に対してアスセスを行い、５１２ラインを越える画像
信号については、ラインアドレスを上位側に２ビットシ
フトし、横方向のアドレスであるドットアドレスの上位
２ビットを上記ラインアドレスの下位側に付加して新た
なラインアドレスとすることにより画像メモリの横１０
２４ドットの残り１／４の２５６（＝２8)ドットの範囲
に対してアクセスを行わせることを特徴として上記課題
を解決する。
【０００９】ここで、上記画像メモリのアクセス装置
は、第１の方式として横７６８ドット×縦５１２ライン
であるＮＴＳＣと第２の方式として横７６８ドット×縦
６２５ラインであるＰＡＬとの両方に対応できる。
は、第１の方式として横７６８ドット×縦５１２ライン
であるＮＴＳＣと第２の方式として横７６８ドット×縦
６２５ラインであるＰＡＬとの両方に対応できる。
【００１０】
【作用】１ライン２M ドットを２N ドットにより２M-N
個のブロックに分割し、縦方向のアドレスであるライン
アドレスが縦方向のライン数２K を越えたとき、該ライ
ンアドレスを上位側にＭ−Ｎビットシフトし、横方向の
アドレスであるドットアドレスの上位Ｍ−Ｎビットを上
記ラインアドレスの下位側に付加して新たなラインアド
レスとすることによって、回路の簡略化が図れる。
個のブロックに分割し、縦方向のアドレスであるライン
アドレスが縦方向のライン数２K を越えたとき、該ライ
ンアドレスを上位側にＭ−Ｎビットシフトし、横方向の
アドレスであるドットアドレスの上位Ｍ−Ｎビットを上
記ラインアドレスの下位側に付加して新たなラインアド
レスとすることによって、回路の簡略化が図れる。
【００１１】
【実施例】本発明に係る画像メモリのアクセス装置の一
実施例について以下に説明する。先ず、本実施例は、図
２に示すように横方向のドット数１０２４（２M ：Ｍ＝
１０）、縦方向のライン数５１２（２K ：Ｋ＝９）であ
る画像メモリに適用され、該画像メモリの１ライン１０
２４ドットを２５６ドット（２N ：Ｎ＝８）により、４
個（２M-N ：Ｍ−Ｎ＝２）のブロックに分割したうちの
３個（２M-N −１）分のブロックを使用する。そして、
縦方向のライン数５１２をラインアドレスが越えたと
き、該ラインアドレスを上位側にＭ−Ｎ（＝２）ビット
シフトし、横方向のアドレスであるドットアドレスの上
位Ｍ−Ｎ（＝２）ビットを上記ラインアドレスの下位側
に付加して新たなラインアドレスとし、上記画像メモリ
をアクセスする。
実施例について以下に説明する。先ず、本実施例は、図
２に示すように横方向のドット数１０２４（２M ：Ｍ＝
１０）、縦方向のライン数５１２（２K ：Ｋ＝９）であ
る画像メモリに適用され、該画像メモリの１ライン１０
２４ドットを２５６ドット（２N ：Ｎ＝８）により、４
個（２M-N ：Ｍ−Ｎ＝２）のブロックに分割したうちの
３個（２M-N −１）分のブロックを使用する。そして、
縦方向のライン数５１２をラインアドレスが越えたと
き、該ラインアドレスを上位側にＭ−Ｎ（＝２）ビット
シフトし、横方向のアドレスであるドットアドレスの上
位Ｍ−Ｎ（＝２）ビットを上記ラインアドレスの下位側
に付加して新たなラインアドレスとし、上記画像メモリ
をアクセスする。
【００１２】ここで、横方向のドット数１０２４は、Ｎ
ＴＳＣ対応、ＰＡＬ対応の画像メモリに共通である。ま
た、１ライン１０２４ドットを２５６ドットで分割した
４ブロックの内の３ブロックを使用するのは、横方向の
７６８ドット以内を使用することになる。
ＴＳＣ対応、ＰＡＬ対応の画像メモリに共通である。ま
た、１ライン１０２４ドットを２５６ドットで分割した
４ブロックの内の３ブロックを使用するのは、横方向の
７６８ドット以内を使用することになる。
【００１３】図１は、本実施例の回路構成を示す回路図
である。本実施例は、上述したように横方向１０２４
（＝２10) ドット、縦方向５１２（＝２9)ラインの画像
メモリを考慮しているため、１０ビットのドットカウン
タ３と９ビットのラインカウンタ６を用いる。
である。本実施例は、上述したように横方向１０２４
（＝２10) ドット、縦方向５１２（＝２9)ラインの画像
メモリを考慮しているため、１０ビットのドットカウン
タ３と９ビットのラインカウンタ６を用いる。
【００１４】上記ドットカウンタ３は入力側に、水平同
期信号が供給される水平同期入力端子１とドットクロッ
ク信号が供給されるドットクロック入力端子２を持つ。
また、出力側に、１０ビットのドットアドレスのうちの
下位８ビットを出力するドットアドレス出力端子１１と
ＯＲゲート７を介して上位２ビットを出力するドットア
ドレス出力端子１２を持つ。
期信号が供給される水平同期入力端子１とドットクロッ
ク信号が供給されるドットクロック入力端子２を持つ。
また、出力側に、１０ビットのドットアドレスのうちの
下位８ビットを出力するドットアドレス出力端子１１と
ＯＲゲート７を介して上位２ビットを出力するドットア
ドレス出力端子１２を持つ。
【００１５】上記ラインカウンタ６は入力側に、垂直同
期信号が供給される垂直同期入力端子４と水平クロック
信号が供給される水平クロック入力端子５を持つ。ま
た、出力側に、該ラインカウンタ６の出力９ビットの内
の２ビットを上位側にシフトさせる２ビットシフト器８
と、この２ビットシフト器８からのシフト結果に上記ド
ットカウンタ３からの上位２ビットを加算する加算器９
と、該ラインカウタ６からの９ビットが供給されるＡ端
子と加算器９からの加算結果が供給されるＢ端子と該ラ
インカウンタ６からの切り替え制御信号が供給されるＣ
端子とを持つ出力セレクタ１０とが接続されている。そ
して、この出力セレクタ１０は、９ビットのラインアド
レスを出力するラインアドレス出力端子１３を持つ。
期信号が供給される垂直同期入力端子４と水平クロック
信号が供給される水平クロック入力端子５を持つ。ま
た、出力側に、該ラインカウンタ６の出力９ビットの内
の２ビットを上位側にシフトさせる２ビットシフト器８
と、この２ビットシフト器８からのシフト結果に上記ド
ットカウンタ３からの上位２ビットを加算する加算器９
と、該ラインカウタ６からの９ビットが供給されるＡ端
子と加算器９からの加算結果が供給されるＢ端子と該ラ
インカウンタ６からの切り替え制御信号が供給されるＣ
端子とを持つ出力セレクタ１０とが接続されている。そ
して、この出力セレクタ１０は、９ビットのラインアド
レスを出力するラインアドレス出力端子１３を持つ。
【００１６】上記ラインカウンタ６から出力セレクタ１
０に供給される切り替え制御信号は、該ラインカウンタ
６が０からカウントしたライン数が５１１（０〜５１１
であるので５１２本）を越え、５１２となったときの桁
上がり（以下キャリーという）“１”を用いている。こ
のキャリー“１”は、出力セレクタ１０に供給されると
共に上記ＯＲゲート７にも供給される。よって、このＯ
Ｒゲート７の入力には、上述したように上記ドットカウ
ンタ３からの上位２ビットが供給される他、上記ライン
カウンタ６が５１２を越えたときにキャリー“１”が供
給される。なお、ラインカウンタ６からの９ビット出力
は、５１２カウント時に０となり、以下１ずつカウント
アップする。
０に供給される切り替え制御信号は、該ラインカウンタ
６が０からカウントしたライン数が５１１（０〜５１１
であるので５１２本）を越え、５１２となったときの桁
上がり（以下キャリーという）“１”を用いている。こ
のキャリー“１”は、出力セレクタ１０に供給されると
共に上記ＯＲゲート７にも供給される。よって、このＯ
Ｒゲート７の入力には、上述したように上記ドットカウ
ンタ３からの上位２ビットが供給される他、上記ライン
カウンタ６が５１２を越えたときにキャリー“１”が供
給される。なお、ラインカウンタ６からの９ビット出力
は、５１２カウント時に０となり、以下１ずつカウント
アップする。
【００１７】以上の構成を持つ本実施例のなかで、上記
ドットカウンタ３は、ドットクロック入力端子２から供
給されるドットクロックを水平同期入力端子１から水平
同期信号がクリア信号として供給されるまでカウントす
る。このドットカウンタ３は上述したように１０ビット
であるが、このうちの下位８ビットをドットアドレス出
力端子１１に、上位２ビットをＯＲゲート７と加算器９
に供給する。
ドットカウンタ３は、ドットクロック入力端子２から供
給されるドットクロックを水平同期入力端子１から水平
同期信号がクリア信号として供給されるまでカウントす
る。このドットカウンタ３は上述したように１０ビット
であるが、このうちの下位８ビットをドットアドレス出
力端子１１に、上位２ビットをＯＲゲート７と加算器９
に供給する。
【００１８】また、上記ラインカウンタ６は、水平クロ
ック入力端子５から供給される水平クロックを垂直同期
入力端子４から垂直同期信号がクリア信号をして供給さ
れるまでカウントする。このラインカウンタ６は上述し
たように９ビットであるが、この９ビットを上記出力セ
レクタ１０のＡ端子に供給すると共に上記２ビットシフ
ト器８にも供給する。また、このラインカウンタ６は、
ライン数が５１２を越えたときにキャリー“１”を上記
出力セレクタ１０のＣ端子と上記ＯＲゲート７に供給す
る。
ック入力端子５から供給される水平クロックを垂直同期
入力端子４から垂直同期信号がクリア信号をして供給さ
れるまでカウントする。このラインカウンタ６は上述し
たように９ビットであるが、この９ビットを上記出力セ
レクタ１０のＡ端子に供給すると共に上記２ビットシフ
ト器８にも供給する。また、このラインカウンタ６は、
ライン数が５１２を越えたときにキャリー“１”を上記
出力セレクタ１０のＣ端子と上記ＯＲゲート７に供給す
る。
【００１９】上記２ビットシフト器８は、供給された９
ビットを２ビット分左シフト（上位側シフト）する。例
えば、１０進数の“１”を２進数９ビット表現した“０
０００００００１”を２ビットシフト器８に供給すると
“００００００００１００”となる。これは１０進数で
“４”となる。このように、上記２ビットシフト器８
は、入力された値を２2 倍する。
ビットを２ビット分左シフト（上位側シフト）する。例
えば、１０進数の“１”を２進数９ビット表現した“０
０００００００１”を２ビットシフト器８に供給すると
“００００００００１００”となる。これは１０進数で
“４”となる。このように、上記２ビットシフト器８
は、入力された値を２2 倍する。
【００２０】上記加算器９は、上記２ビットシフト器８
からのシフト結果に上記ドットカウンタ３からの上位２
ビットを加算し、その加算結果を出力セレクタ１０のＢ
端子に供給する。
からのシフト結果に上記ドットカウンタ３からの上位２
ビットを加算し、その加算結果を出力セレクタ１０のＢ
端子に供給する。
【００２１】上記出力セレクタ１０は、Ａ端子に供給さ
れるラインカウンタ６からの９ビットとＢ端子に供給さ
れる加算器９からの加算結果とをＣ端子に供給されるキ
ャリー“１”により、切り替えてラインアドレス出力端
子１３に供給する。ここで、ラインカウンタ６でのカウ
ントが０〜５１１であるときは、Ａ端子に供給された９
ビットをラインアドレス出力端子１３に供給し、カウン
トが５１２を越えたらＢ端子に供給されたビット列の下
位側から９ビット分をラインアドレス出力端子１３に供
給する。
れるラインカウンタ６からの９ビットとＢ端子に供給さ
れる加算器９からの加算結果とをＣ端子に供給されるキ
ャリー“１”により、切り替えてラインアドレス出力端
子１３に供給する。ここで、ラインカウンタ６でのカウ
ントが０〜５１１であるときは、Ａ端子に供給された９
ビットをラインアドレス出力端子１３に供給し、カウン
トが５１２を越えたらＢ端子に供給されたビット列の下
位側から９ビット分をラインアドレス出力端子１３に供
給する。
【００２２】上記ＯＲゲート７は、ラインカウンタ６で
のカウントが５１２を越えたときにドットカウンタ３か
らの上位２ビットにそれぞれキャリー“１”を足し、ド
ットアドレスの上位２ビットを“１１”でマスクする。
のカウントが５１２を越えたときにドットカウンタ３か
らの上位２ビットにそれぞれキャリー“１”を足し、ド
ットアドレスの上位２ビットを“１１”でマスクする。
【００２３】次に本実施例の動作原理を説明する。先
ず、上記ラインカウンタ６が０〜５１１までの５１２ラ
イン内をカウントしているときの動作を説明する。
ず、上記ラインカウンタ６が０〜５１１までの５１２ラ
イン内をカウントしているときの動作を説明する。
【００２４】上記ドットカウンタ３のカウント値を表１
に示す。
に示す。
【００２５】
【表１】
【００２６】この表１から、カウント値の上位２ビット
（Ｄ9 Ｄ8 ）は、１０進数“０”から“２５５”までの
区間Ｅ1 で“００”、１０進数“２５６”から“５１
１”までの区間Ｅ2 で“０１”、１０進数“５１２”か
ら“７６７”までの区間Ｅ3 で“１０”、１０進数“７
６８”から“１０２３”までの区間Ｅ4 で“１１”であ
る。また、下位８ビット（Ｄ7 Ｄ6 Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ
1 Ｄ0 ）は、それぞれの区間Ｅ1 、Ｅ2 、Ｅ3 及びＥ4
に共通に、“００００００００”から“１１１１１１１
１”まで繰り返す。
（Ｄ9 Ｄ8 ）は、１０進数“０”から“２５５”までの
区間Ｅ1 で“００”、１０進数“２５６”から“５１
１”までの区間Ｅ2 で“０１”、１０進数“５１２”か
ら“７６７”までの区間Ｅ3 で“１０”、１０進数“７
６８”から“１０２３”までの区間Ｅ4 で“１１”であ
る。また、下位８ビット（Ｄ7 Ｄ6 Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ
1 Ｄ0 ）は、それぞれの区間Ｅ1 、Ｅ2 、Ｅ3 及びＥ4
に共通に、“００００００００”から“１１１１１１１
１”まで繰り返す。
【００２７】ここで、図２に示す画像メモリは、０〜１
０２３までの１０２４ドットを２５６ドット毎に４分割
している。そのため、ドットカウンタ３から出力される
上位２ビットが“００”であるときは、画像メモリの
“０”から“２５５”までの区間( 表１の区間Ｅ1 ）を
示し、ドットカウンタ３から出力される上位２ビットが
“０１”であるときは、画像メモリの“２５６”から
“５１１”までの区間( 表１の区間Ｅ2 ）を示し、ドッ
トカウンタ３から出力される上位２ビットが“１０”で
あるときは、画像メモリの“５１２”から“７６７”ま
での区間( 表１の区間Ｅ3 ）を示している。
０２３までの１０２４ドットを２５６ドット毎に４分割
している。そのため、ドットカウンタ３から出力される
上位２ビットが“００”であるときは、画像メモリの
“０”から“２５５”までの区間( 表１の区間Ｅ1 ）を
示し、ドットカウンタ３から出力される上位２ビットが
“０１”であるときは、画像メモリの“２５６”から
“５１１”までの区間( 表１の区間Ｅ2 ）を示し、ドッ
トカウンタ３から出力される上位２ビットが“１０”で
あるときは、画像メモリの“５１２”から“７６７”ま
での区間( 表１の区間Ｅ3 ）を示している。
【００２８】また、ラインカウンタ６のカウント値が５
１２ライン内であれば、出力セレクタ１０ではＡ端子に
供給される９ビットのラインアドレスをラインアドレス
出力端子１３から出力する。
１２ライン内であれば、出力セレクタ１０ではＡ端子に
供給される９ビットのラインアドレスをラインアドレス
出力端子１３から出力する。
【００２９】したがって、ラインカウンタ６が０〜５１
１までの５１２ライン内をカウントしているときには、
ドットアドレス出力端子１１、ドットアドレス出力端子
１２及びラインアドレス出力端子１３から出力するアド
レスは、図４のＡに示すような１９ビットのアドレスと
なる。
１までの５１２ライン内をカウントしているときには、
ドットアドレス出力端子１１、ドットアドレス出力端子
１２及びラインアドレス出力端子１３から出力するアド
レスは、図４のＡに示すような１９ビットのアドレスと
なる。
【００３０】次に、ラインカウンタ６のカウント値が０
〜５１１までの５１２ラインを越えたときの本実施例の
動作を説明する。
〜５１１までの５１２ラインを越えたときの本実施例の
動作を説明する。
【００３１】先ず、ラインカウンタ６の出力と表示ライ
ンの関係を表２に示す。
ンの関係を表２に示す。
【００３２】
【表２】
【００３３】この表２において、表示ラインが５１１
（０を含めるので計５１２）から５１２（同様に計５１
３）に変わるとラインカウンタの出力は、“１１１１１
１１１１”から“０００００００００”になる。２進数
５１３は９ビットでは表せず、１０ビットで“１０００
００００００”となり、桁上がりの“１”が最上位に表
れ、これが上記キャリー出力となる。この桁上がり（キ
ャリー）の“１”は、上述したように出力セレクタ１０
のＣ端子及びＯＲゲート７に供給されている。つまり、
上記ラインカウンタ６でカウントしているカウント値が
５１２ラインを越えるとこのラインカウンタ６は上記出
力セレクタ１０及びＯＲゲート７にキャリー“１”を出
力する。上記ＯＲゲート７には、上記ドットカウンタ３
からの上位２ビットが供給されるが、これらの上位２ビ
ットのそれぞれについて“１”との論理和がとられるこ
とになり、“１１”となる上位２ビットをドットアドレ
ス出力端子１２から出力する。この上位２ビットが“１
１”であることは、上記表１から“７６８”から“１０
２３”までを示すことになる。したがって、図２の画像
メモリ“７６８”から“１０２３”までの領域をアクセ
スすることになる。
（０を含めるので計５１２）から５１２（同様に計５１
３）に変わるとラインカウンタの出力は、“１１１１１
１１１１”から“０００００００００”になる。２進数
５１３は９ビットでは表せず、１０ビットで“１０００
００００００”となり、桁上がりの“１”が最上位に表
れ、これが上記キャリー出力となる。この桁上がり（キ
ャリー）の“１”は、上述したように出力セレクタ１０
のＣ端子及びＯＲゲート７に供給されている。つまり、
上記ラインカウンタ６でカウントしているカウント値が
５１２ラインを越えるとこのラインカウンタ６は上記出
力セレクタ１０及びＯＲゲート７にキャリー“１”を出
力する。上記ＯＲゲート７には、上記ドットカウンタ３
からの上位２ビットが供給されるが、これらの上位２ビ
ットのそれぞれについて“１”との論理和がとられるこ
とになり、“１１”となる上位２ビットをドットアドレ
ス出力端子１２から出力する。この上位２ビットが“１
１”であることは、上記表１から“７６８”から“１０
２３”までを示すことになる。したがって、図２の画像
メモリ“７６８”から“１０２３”までの領域をアクセ
スすることになる。
【００３４】また、上記ラインカウンタ６からの９ビッ
トは、上述したように２ビットシフト器８に供給され、
上位側に２ビットシフトされる。したがって、上記出力
カウンタ１０のＢ端子には、ラインアドレスが上位側に
２ビットシフトされ、シフトされたところにドットアド
レスの上位２ビットＤ9 、Ｄ8 が加算された図４のＢに
示すラインアドレスが供給される。このラインアドレス
により、画像メモリ上でのアクセスは、ラインカウンタ
６の１ずつのインクリメントに応じて４ライン毎にイン
クリメントする。このアドレスが本実施例から出力され
ることによい、縦５１２ラインを越えたとき、未使用の
領域（余剰メモリ）を例えばＰＡＬの表示領域として使
用することができる。
トは、上述したように２ビットシフト器８に供給され、
上位側に２ビットシフトされる。したがって、上記出力
カウンタ１０のＢ端子には、ラインアドレスが上位側に
２ビットシフトされ、シフトされたところにドットアド
レスの上位２ビットＤ9 、Ｄ8 が加算された図４のＢに
示すラインアドレスが供給される。このラインアドレス
により、画像メモリ上でのアクセスは、ラインカウンタ
６の１ずつのインクリメントに応じて４ライン毎にイン
クリメントする。このアドレスが本実施例から出力され
ることによい、縦５１２ラインを越えたとき、未使用の
領域（余剰メモリ）を例えばＰＡＬの表示領域として使
用することができる。
【００３５】具体的には、図７に示すような２５６ドッ
トを１ラインとして縦に並べた各ラインを図３に示すよ
うに０〜３、４〜７、８〜１１、・・・というように４
ライン毎に読み出すのと同じである。
トを１ラインとして縦に並べた各ラインを図３に示すよ
うに０〜３、４〜７、８〜１１、・・・というように４
ライン毎に読み出すのと同じである。
【００３６】この上位側に２ビットシフトされたライン
アドレスの下位側２ビットのところに加算器９にて上記
ドットカウンタ３からの上位２ビットが加算される。言
い換えると、ラインカウンタ６の２ビット左シフトに合
わせ、ドットカウンタ３の上位２ビットをラインアドレ
スの下位２ビットに足している。これにより、未使用の
領域である７６８ドットから１０２３ドットのメモリに
おいて、左側から右側に走査するラインを重複させるこ
とはない。
アドレスの下位側２ビットのところに加算器９にて上記
ドットカウンタ３からの上位２ビットが加算される。言
い換えると、ラインカウンタ６の２ビット左シフトに合
わせ、ドットカウンタ３の上位２ビットをラインアドレ
スの下位２ビットに足している。これにより、未使用の
領域である７６８ドットから１０２３ドットのメモリに
おいて、左側から右側に走査するラインを重複させるこ
とはない。
【００３７】実際には、２５６ドットの３倍が７６８ド
ットであり、０から７６７までの１ライン７６８ドット
分に相当するのは、２５６ドットのラインが３本であ
る。このため、残りの１本（図３でいうと３ライン目、
７ライン目、１１ライン目・・・）は使用されない。
ットであり、０から７６７までの１ライン７６８ドット
分に相当するのは、２５６ドットのラインが３本であ
る。このため、残りの１本（図３でいうと３ライン目、
７ライン目、１１ライン目・・・）は使用されない。
【００３８】なお、本発明に係る画像メモリのアクセス
装置は、上記実施例にのみ限定されるものではなく、例
えば画像メモリを図５に示すように３ライン毎に読み出
すようにしてもよい。ただし、この場合は、３ライン毎
にカウントアップする別のカウンタが必要となる。
装置は、上記実施例にのみ限定されるものではなく、例
えば画像メモリを図５に示すように３ライン毎に読み出
すようにしてもよい。ただし、この場合は、３ライン毎
にカウントアップする別のカウンタが必要となる。
【００３９】また、横方向を並行処理することにより、
３８４カウントで横７６８ドットを構成してもよい。
３８４カウントで横７６８ドットを構成してもよい。
【００４０】
【発明の効果】本発明に係る画像メモリのアクセス装置
は、１ライン２M ドットを２N ドットにより２M-N 個の
ブロックに分割し、縦方向のアドレスであるラインアド
レスが縦方向のライン数２K を越えたとき、該ラインア
ドレスを上位側にＭ−Ｎビットシフトし、横方向のアド
レスであるドットアドレスの上位Ｍ−Ｎビットを上記ラ
インアドレスの下位側に付加して新たなラインアドレス
とすることによって、画像メモリの未使用の領域（余剰
メモリ）を表示領域として使用することができる。
は、１ライン２M ドットを２N ドットにより２M-N 個の
ブロックに分割し、縦方向のアドレスであるラインアド
レスが縦方向のライン数２K を越えたとき、該ラインア
ドレスを上位側にＭ−Ｎビットシフトし、横方向のアド
レスであるドットアドレスの上位Ｍ−Ｎビットを上記ラ
インアドレスの下位側に付加して新たなラインアドレス
とすることによって、画像メモリの未使用の領域（余剰
メモリ）を表示領域として使用することができる。
【００４１】具体的には、１画面の有効ライン数が５１
２（＝２9)ライン以下の第１の方式であるＮＴＳＣの画
像信号を書き込み／読み出すための横１０２４（＝
２10) ドット×縦５１２ライン分の容量を有する画像メ
モリに対し、１画面の有効ライン数が５１２を越え１ラ
イン当たりの有効ドット数が上記１０２４ドットの３／
４の７６８ドット以下の第２の方式であるＰＡＬの画像
信号を書き込み／読み出す際に、１画面の画像信号の内
の１から５１２ラインまでの画像信号については、画像
メモリの横１０２４ドットの３／４の７６８ドットの領
域に対してアスセスを行い、５１２ラインを越える画像
信号については、ラインアドレスを上位側に２ビットシ
フトし、横方向のアドレスであるドットアドレスの上位
２ビットを上記ラインアドレスの下位側に付加して新た
なラインアドレスとすることにより画像メモリの横１０
２４ドットの残り１／４の２５６（＝２8)ドットの範囲
に対してアクセスを行わせて、余剰分のメモリのアクセ
スを４ライン毎にし、横方向のカウンタは上記２ビット
をマスクし、縦方向カウンタの出力を２ビット分シフト
するだけで、ＮＴＳＣ対応の画像メモリをＰＡＬ対応に
も用いることができる。これは縦方向、横方向の表示カ
ウンタを増設することなく、セレクタのみで実現可能で
あり、大幅な回路削減が図れる。また、ゲートアレイの
展開においては、回路の簡略化に伴い、ゲート数の増加
を抑え、テストシミュレーションの時間短縮、軽減化に
も繋がる。さらに、ＮＴＳＣとＰＡＬにおいては共通の
メモリマップが使用できるため、ソフトウエアの開発を
軽減化することができる。
２（＝２9)ライン以下の第１の方式であるＮＴＳＣの画
像信号を書き込み／読み出すための横１０２４（＝
２10) ドット×縦５１２ライン分の容量を有する画像メ
モリに対し、１画面の有効ライン数が５１２を越え１ラ
イン当たりの有効ドット数が上記１０２４ドットの３／
４の７６８ドット以下の第２の方式であるＰＡＬの画像
信号を書き込み／読み出す際に、１画面の画像信号の内
の１から５１２ラインまでの画像信号については、画像
メモリの横１０２４ドットの３／４の７６８ドットの領
域に対してアスセスを行い、５１２ラインを越える画像
信号については、ラインアドレスを上位側に２ビットシ
フトし、横方向のアドレスであるドットアドレスの上位
２ビットを上記ラインアドレスの下位側に付加して新た
なラインアドレスとすることにより画像メモリの横１０
２４ドットの残り１／４の２５６（＝２8)ドットの範囲
に対してアクセスを行わせて、余剰分のメモリのアクセ
スを４ライン毎にし、横方向のカウンタは上記２ビット
をマスクし、縦方向カウンタの出力を２ビット分シフト
するだけで、ＮＴＳＣ対応の画像メモリをＰＡＬ対応に
も用いることができる。これは縦方向、横方向の表示カ
ウンタを増設することなく、セレクタのみで実現可能で
あり、大幅な回路削減が図れる。また、ゲートアレイの
展開においては、回路の簡略化に伴い、ゲート数の増加
を抑え、テストシミュレーションの時間短縮、軽減化に
も繋がる。さらに、ＮＴＳＣとＰＡＬにおいては共通の
メモリマップが使用できるため、ソフトウエアの開発を
軽減化することができる。
【図１】 本発明に係る画像メモリのアクセス装置の一
実施例の構成を示す回路図である。
実施例の構成を示す回路図である。
【図２】 本実施例に適用される画像メモリの仮想的領
域を説明するための図である。
域を説明するための図である。
【図３】 本実施例に適用される画像メモリの余剰分の
メモリの読み出しを説明するための図である。
メモリの読み出しを説明するための図である。
【図４】 本実施例が画像メモリに与えるアドレスを説
明するための図である。
明するための図である。
【図５】 画像メモリの余剰分のメモリの読み出しを３
ライン毎に行う場合を示す図である。
ライン毎に行う場合を示す図である。
【図６】 ＮＴＳＣ対応の画像メモリの仮想的領域を示
す図である。
す図である。
【図７】 ＮＴＳＣ対応の画像メモリの余剰分のメモリ
を拡大した図である。
を拡大した図である。
３・・・・・ドットカウンタ ６・・・・・ラインカウンタ ８・・・・・２ビットシフト器 １０・・・・・出力セレクタ
Claims (2)
- 【請求項１】 横方向のドット数２M と縦方向のライン
数２K と（Ｍ、Ｋは整数）の積で容量が示され、１ライ
ン２M ドットを２N ドット（Ｎ＜Ｍ）により２ M-N 個の
ブロックに分割して２M-N −１個分のブロックを使用す
る画像メモリをアクセスする画像メモリのアクセス装置
であって、 上記縦方向のライン数２K を縦方向のアドレスであるラ
インアドレスが越えたとき、該ラインアドレスを上位側
にＭ−Ｎビットシフトし、横方向のアドレスであるドッ
トアドレスの上位Ｍ−Ｎビットを上記ラインアドレスの
下位側に付加して新たなラインアドレスとすることを特
徴とする画像メモリのアクセス装置。 - 【請求項２】 １画面の有効ライン数が５１２（＝２9)
ライン以下の第１の方式の画像信号を書き込み／読み出
すための横１０２４（＝２10) ドット×縦５１２ライン
分の容量を有する画像メモリに対し、 １画面の有効ライン数が５１２を越え１ライン当たりの
有効ドット数が上記１０２４ドットの３／４の７６８ド
ット以下の第２の方式の画像信号を書き込み／読み出す
際に、 １画面の画像信号の内の１から５１２ラインまでの画像
信号については、画像メモリの横１０２４ドットの３／
４の７６８ドットの領域に対してアスセスを行い、５１
２ラインを越える画像信号については、ラインアドレス
を上位側に２ビットシフトし、横方向のアドレスである
ドットアドレスの上位２ビットを上記ラインアドレスの
下位側に付加して新たなラインアドレスとすることによ
り画像メモリの横１０２４ドットの残り１／４の２５６
（＝２8)ドットの範囲に対してアクセスを行わせること
を特徴とする画像メモリのアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147524A JPH0630372A (ja) | 1992-06-08 | 1992-06-08 | 画像メモリのアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147524A JPH0630372A (ja) | 1992-06-08 | 1992-06-08 | 画像メモリのアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0630372A true JPH0630372A (ja) | 1994-02-04 |
Family
ID=15432268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4147524A Withdrawn JPH0630372A (ja) | 1992-06-08 | 1992-06-08 | 画像メモリのアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6068704A (en) * | 1996-11-26 | 2000-05-30 | Tokyo Electron Limited | Transfer arm apparatus and semiconductor processing system using the same |
-
1992
- 1992-06-08 JP JP4147524A patent/JPH0630372A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6068704A (en) * | 1996-11-26 | 2000-05-30 | Tokyo Electron Limited | Transfer arm apparatus and semiconductor processing system using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |