JPH03164872A - 図形処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明の目的は、図形表示装置・システムに関し、さら
に詳しくは、図形表示装置に対するデータの転送を制御
するために分離直列型レジスタを使用したシステムに関
する。

（従来技術） 映像図形システムにおいて、画面上のビクセルの数およ
びしたがって表示装置のメモリから読み取らなければな
らない点の数は重要である。いずれのシステムでも経済
的に使用するためには、表示装置のメモリの量もまた重
要である。一般的なシステムの場合、表示装置のメモリ
はデータの線を有し、このデータは短い時間の間隔で画
面に読み出さなければならない。これはメモリを直列型
レジスタによって構成にすることによって実現され、こ
のレジスタはメモリからデータの線全体を移動させ、こ
れらを画面に転送する。メモリをできるだけ全体として
バックし、可能な場合には何時でもメモリ空間全体を使
用することが常に望ましい。メモリ・システムを異なる
図形要件と変化する物理的制約に適合するように設計す
ることもまた望ましい。したがって、現在のメモリ・シ
ステムの場合、行の長さが５１２ビツトのＶＲＡＭ５を
使用することが慣行である。これらのメモリは幾つかの
面、通常はそれぞれのメモリに対して４面を有し、各メ
モリの読取り周期に対してバスを占有するように構成さ
れる。したがって、３２ビツトのバスの場合、それぞれ
４面を有する８個のＶＲＡＭを使用することが可能であ
る。

このような構成で、各メモリのそれぞれの面に対する直
列型レジスタは５１２ビツトの長さになり、これによっ
てメモリから直列型レジスタへの読取り周期のそれぞれ
に対して表示装置に１６３８４ビツトを転送する。この
１６３８４ビツトは、各ビクセルが８ピントの有すると
仮定すれば、２０４８個の表示ビクセルに対するデータ
を表す。

しかし、各走査線は１２８０個のビクセルしか必要とし
ないと仮定する。従って、メモリの全ての線で、メモリ
の各行からの７６８個のビクセルが表示できない。この
メモリは他の目的に使用することは困難であり、したが
って放棄することが効果的である。

メモリ線の全てを使用するために考えられている１つの
構成は、残りの７６８ピクセルを次の線に使用すること
である。しかし、この方法では、情報が画面に送られて
いる間にレジスタは再び負荷をかけられなければならな
い。特別に高速度のハードウェアを使用しない限り、こ
の種の線の途中で行われるレジスタに対する負荷の再ロ
ードは見ている人の目に写り、非常に目障りになる。

このような構成に対する改善は、並列に組合わせたシフ
ト・レジスタを使用することであり、この場合データは
交互にレジスタから読み取られる。

この構成も、シフト・レジスタの寸法が画面の予想され
る寸法によって再び決定されるという点で全説明した条
件によって悪影響を受ける。

従って、画面の線の長さとは無関係であり、図形表示装
置の画面の線にビクセルを連続的に充填することが可能
であり、メモリとレジスタの空間を保持する直列型レジ
スタの図形再負荷システムに対する技術上の必要性があ
る。

（発明の要約） 分離直列型レジスタは、画面に転送される情報を制御す
るために図形処理システムで使用され、その結果、情報
は各線の出力の期間中にシフト・レジスタから連続的に
シフトされ、これによって画面に割り込みのないデータ
の流れを与える。このシステムでは、線の途中で負荷の
再ロードヲ行っても、見ている人には気付かれない。

線の開始点の列アドレスがアドレス・レジスタに供給さ
れるのと同時に、直列型レジスタの半分の部分の両方が
、水平帰線消去（走査線間フライバック）の画面更新周
期の期間中に負荷を与えられる。帰線消去の期間が終了
しクロックが開始された場合、このデータは片方のデー
タ・レジスタから、列アドレスに対応するビットから始
まって、画面に直列に出力される。直列レジスタのこの
アドレスは、次に開始アドレスから全ての１に至るまで
、またさらに全ての０まで一巡して論理的に計数を行う
　（レジスタからのデータのシフトとの組み合わせで）
。ゼロ点でもう片方の直列レジスタからデータのシフト
が自動的に開始される。このことによって、現在使用さ
れていない片方のレジスタを画面情報の次の部分に対応
するデータの受は取に使用することができ。

全ての１まで計算しさらに全てのＯまで再び一巡して係
数するアドレス・レジスタと同じ周期が。

前回使用されなかった片方のレジスタ（現在は使用中の
半分の部分）に対して繰り返される。このアドレスが再
びゼロに到達した場合、この行の継続に関係する新しい
情報を負荷を再びロードされ〜でいたレジスタの他方の
半分の部分は、そのデータのシフト・を開始する。この
時点で、新しい情報はもう一方の半分の部分の直列レジ
スタに供給される。この交互動作は継続し、更に図形の
行の最後までｍ続することができ、これによって、線の
途中で行われる更新を使用者に気付かれずに、連続した
情報の流れを画面に供給することができる。

もし新しい線の開始点が直列レジスタを半分以１先に進
めば、アイドル状態にある半分の部分の直列レジスタ、
すなわち最初の片方のレジスタは前回の線の終了点に関
係するが現在の線の次の部分に関係しない情報が含んで
いるという問題が潜在する。したがって、最初の片方の
レジスタは、もう片方の直列レジスタが負荷を除かれた
後、最初の片方のレジスタが次に続く組のデータ点を含
んでいることを保証するため、更新されなければならな
い。この問題は、分離直列型レジスタの更新周期を有す
ることによって解決され、この場合、通常の水平帰線に
よる画面の更新の直後に次の半行のアドレスが発生され
る。これは走査線の途中で負荷を再ロードされる画面の
更新周期に使用されるものと同じ種類の周期であり、直
列レジスタの各々の半分のみを負荷をかける。

映像画面に対するデータの連続的な流れを効果的に形成
するために分離直列型レジスタを使用することは、技術
上有利である。このレジスタの一方が画面にデータを供
給している間に、レジスタの他方の部分はメモリからデ
ータの供給を受けている。この直列型レジスタと画面に
関するデータの記憶場所を継続的に得るため、アドレス
制御レジスタが使用される。

（実施例） 本発明のこれらおよびその他の目的は、図面と関連して
以下の説明から容易に理解される。

発明の詳細な説明に移る前に、第１図と２図を参照して
、ホスト・システムと組み合わせて動作する図形処理装
置の基本動作を簡単に見ておくことが役立つであろう。

より完全に詳細議論は、１９８９年４月２７日に出願さ
れ（弁理士ドヶットＮａＴＭ−９４８４Ｂ）　、本出願
の譲受人に譲渡された特許出願番号第３４６．３８８号
で見出だすことができる。前述の出願はここに参考文献
として参照される。さらにここでテキサス・インスッル
メンツ社の使用者ガイドＴＭＳ３４０１０と７ＭＳ３４
０２０および仕様書ＴＭＳ　３４０２０／ＴＭＳ３４０
８２とＴＭＳ４４Ｃ２５１が参考文献として参照され、
これら全ての文書はテキサス・インスツルメンツ社から
現在公げに入手することができる。

ここで教示される発明の概念を容易に理解することがで
きるよう、個別の動作とデータの動きは示していないが
、その理由は、システムの本発明の実際の実施例は、相
当の程度まで、本発明の概念を実施した実際のシステム
動作によって決定されるからである。

第１図は、本発明の原理によって構成された図形コンピ
ュータ・システム１００のブロック図である。図形コン
ピュータ・システム１００は、ホスト処理システム１１
０、図形処理装置１２０、メモリ１３０、シフト・レジ
スタ１４０、映像パレッ）１５０、デジタル信号から映
像信号への変換器１６０、および映像表示装置１７０を
有する。

ホスト処理システム１１０は、図形計算システム１００
用の主要な計算機能を提供する。ホスト処理システム１
１０は、完全なコンピュータ・システムを形成するため
、少なくとも１つのマイクロプロセッサ、読取り専用メ
モリ、随時読取りメモリ、および種々の周辺装置を有す
ることが望ましい。ホスト処理システム１１０は、また
キーボードまたはマウスのような何時かの形態の入力装
置、およびディスク・ドライブのような何時かの形態の
長期間記憶装置を有することが望ましい。

ホスト処理システム１１０の構成の詳細は、当然従来の
ものであり、技術上周知であるので、本出願ではこの構
成要素をこれ以上詳細に説明しない。

ホスト処理システム１１０の基本的な機能は、本発明に
関する限り、ホスト処理システム１１０が使用者に表示
される映像表示の内容を決定することである。

図形処理装置１２０は、本発明に従って主要なデータの
処理を行い、使用者に表示される特定の映像表示を発生
する。図形処理装置１２０は、ポスト・バス１１５を介
してホスト処理システム１１０と双方向で接続される。

本発明によれば、図形処理装置１２０は、ホスト処理シ
ステム１１０から独立したデータ処理装置として動作す
るが、図形処理装置１２０は、ホスト・バス１１５を介
して行われるホスト処理システム１１０からの要求に応
答する。図形処理装置１２０はさらに、映像メモリ・バ
ス１２２を介してメモリ１３０および映像パレット１５
０と通信を行う。図形処理装置１２０は、映像メモリ・
バス１２２を介して映像ＲＡＭ１３２中に記憶されたデ
ータを制御する。

また、図形処理装置１２０は、映像ＲＡＭ１３２または
読取り専用メモリ１３４のいずれかに記憶されたプログ
ラムによって制御することも可能である。読取り専用メ
モリ１３４は、さらに一種類以上のフォントの形を有す
る英数文字およびよく使用されるアイコンのような種々
の形の図形画像データを有することもできる。更に、図
形処理装置１２０は、映像パレット１５０に記憶された
データを制御する。最後に、図形処理装置１２０は、映
像制御バス１２４を介してデジタル信号／映像信号変換
器１６０を制御する。図形処理装置１２０は、映像制御
バス１２４を介してデジタル信号／映像信号変換器１６
０を制御することによって、使用者に表示される映像画
像のフレーム当たりの線の長さと査線の数を制御するこ
とができる。

映像メモリ１３０は、映像ＲＡＭ　１３２を有し、この
映像ＲＡＭは映像メモリ・バス１２２と読取り専用メモ
リ１３４を介して図形処理装置１２０に双方向に接続さ
れる。前述のように、映像ＲＡＭ１３４は、使用者に表
示されるビデオ画像を制御ビットをマツプした図形デー
タを有する。この映像データは映像メモリ・バス１２２
を介して図形処理装置１２０によって処理することがで
きる。

また、現在の表示画面に対応する映像データは、映像出
力バス１３６を介して映像ＲＡＭ１３２から出力される
。映像出力バス１３６からのこのデータは、使用者に表
示される絵のピクセルに対応する。好適な実施例の場合
、映像ＲＡＭ１３２は、本出願の譲受人であるテキサス
・インスッルメンツ社から販売されている複数のＴＭＳ
４４２５１の２５６ＫＸ４ダイナミック随時読取り集積
回路によって形成される。このＴＭＳ４４２５１集積回
路は２連ポートを有し、干渉なしに表示のリフレッシュ
と表示の更新を行うことができる。

シフト・レジスタ１４０は、映像ＲＡＭ１３２からの映
像データを受は取り、これを表示ビットの流れに組み立
てる。映像随時読取りメモリ　１３２の一般的な構成に
よって、このメモリは幾つかの独立した随時読取り集積
回路のバンクによって構成される。これらの集積回路の
各々の出力のビットの幅は一般的に１または４に過ぎな
い。したがって、使用者に表示されるべき画像を特定す
るのに十分に速いデータ出力速度を得るため、複数のこ
れらの回路からデータを組み立てる必要がある。

シフト・レジスタ１４０は、映像出力バス１Ｇから並列
に負荷をロードされる。このデータは走査線１４５に直
列に出力される。したがって、シフト・レジスタ１４０
は、ラスタで走査された映像表示内の個々のドツトを特
定するのに十分速い速度で映像データを供給する表示ビ
ットの流れを組み立てる。

映像パレット１５０は、バス１４５を介してシフト・レ
ジスタ１４０からの高速度映像データを受は取る。映像
パレット１５０は、また映像メモリ・バス１２２を介し
て図形処理装置１２０からのデータも受は取る。映像パ
レット１５０はバス１４５で受は取ったデータをバス１
５５で映像レヘル出力に変換する。この変換は、映像メ
モリ・バス１２２を介して図形処理装置１２０によって
特定される探索表によって行われる。映像パレット１５
０の出力は、各ビクセル用の色相と飽和によって構成し
てもよく、または各ピクセル用の赤、緑、および青の原
色レベルによって構成してもよい。コードからの変換表
は映像メモリ１３２に記憶され、バス１５５を介して行
われるデジタル水準の出力は映像メモリ・ハス１２２を
介して図形処理装置１２０から制御される。

デジタル信号／映像信号変換器１６０は、バス１５５を
介して映像パレット１５０からのデジタル映像情報を受
は取る。デジタル信号／映像信号変換器１６０は、映像
制御バス１３４を介して図形処理装置１２０によって制
御される。デジタル信号／映像信号変換器１６０は、映
像出力１６５を介して映像表示装置１７０に加えるため
、映像パレット１５０のデジタル出力を所望のアナログ
・レベルに変換する機能を果たす。デジタル信号／映像
信号変換器１６０は、水平走査線当たりのピクセルの数
および１フレーム当たりの線の数を特定するために、例
えば、映像制御バス１２４を介して図形処理装置１２０
によって′制御される。

図形処理装置１２０内のデータは、同期信号と帰線信号
およびリトレース信号の発生をデジタル信号／映像信号
変換器１６０によって制御する。映像信号のこれらの部
分は、映像メモリ１３２内に記憶されたデータによって
特定されないが、所望の映像出力を特定するのに必要な
制御信号を形成する。

最後に、映像表示装置１７０は、映像出力線１６５を介
してデジタル信号／映像信号変換器１６０から映像出力
を受は取る。映像表示装置１７０は、図形コンピュータ
・システム１００のオペレータが見るための特定のビデ
オ画像を発生する。映像パレッｌ−１５０、デジタル信
号／映像信号変換器１６０および映像表示装置１７０は
、主要な２種類の映像技術によって運用することができ
ることに注意するべきである。第１の技術の場合、映像
データは個々のピクセルのそれぞれに対する色相と飽和
によって特定される。他方の技術の場合、赤、青および
緑の個々の原色が個々のピクセルのそれぞれに対して特
定される。これらの主要な技術のいずれを採用するかを
設計上の選択によって決定すると、映像パレット１５０
、デジタル信号／映像信号変換器１６０および映像表示
１７０は、この技術と互換性を有するように構成されな
ければならない。しかし、図形処理装置１２０の動作に
関する本発明の原理は、特定の映像技術を設計上選択し
ても、変らない。

第２図は、図形処理装置１２０をさらに詳細に示す。図
形処理装置１２０は、中央処理装置２００、特殊図形ハ
ードウェア２１０、レジスタ・ファイル２２０．命令用
キャッシュ２３０、ホスト・インタフェース２４０、メ
モリ・インタフェース２５０、入／出力レジスタ２６０
および映像表示装置の制御装置２７０によって構成され
る。

図形処理装置１２０の心臓部は、中央処理装置２００で
ある。中央処理装置２００は、通常汎用中央処理装置に
含まれている多数の演算論理動作を含む汎用データ処理
を行うための容量を有する。

また、中央処理装置２００は、単独でまたは特殊図形ハ
ードウェア２１０と組み合わされて多数の特殊目的の図
形命令を制御する。

図形処理装置１２０は主バス２０５を有し、これは中央
処理装置を含む図形処理装置１２０の大半の部分に接続
される。中央処理装置２００は、多数のデータ・レジス
タを含む１組のレジスタ・ファイルに双方向レジスタ・
バス２０２を介して双方向に接続される。レジスタ・フ
ァイル２２０は、中央処理装置２００によって使用され
る即アクセス可能なデータの保管場所として機能する。

以下でさらに詳しく説明するように、中央処理装置２０
０に使用することができる汎用レジスタ以外に、レジス
タ・ファイル２２０は多数のデータ・レジスタを有し、
これらは図形命令用に含まれるオペランドを記憶するた
めに使用される。

中央処理装置２００は、命令キャッシュ・バス２０４を
介して命令用キャッシュ２３０に接続される。命令用キ
ャッシュ２３０はさらにバス２０５に接続され、映像メ
モリ・バス１２２とメモリ・インタフェース２５０を介
して映像メモリ１３２（第１図）からの命令語をロード
されることもできる。命令用キャッシュ２３０の目的は
、中央処理装置２００のある機能の実行速度を上げるこ
とである。反復性のある命令すなわち中央処理装置２０
０によって実行されるプログラムの特定の部分でしばし
ば使用される機能は、命令用キャッシュ２３０に記憶す
ることが可能である。命令キャッシュ・バス２０４を介
して行われる命令用キャッシュ２３０へのアクセスは、
映像メモリ１３０へのアクセスよりはるかに速い。した
がって、中央処理装置２００によって実行されるプログ
ラムは、命令用キャッシュ２３０に命令の繰返されるま
たはしばしば使用されるシーケンスを予めロードするこ
とによってスピードアップすることが可能である。そこ
で、これらの命令はより速く実行することが可能である
が、その理由は、これらがよく速（フェッチされること
ができるからである命令用キャッシュ２３０は必ずしも
同じ組の命令を有する必要はないが、中央処理装置２０
０によって実行されるプログラムの特定の部分でしばし
ば使用される特定の組の命令をロードすることができる
。

ホスト・インタフェース２４０は、ホスト・インタフェ
ース・バス２０６を介して中央処理装置２００に接続さ
れる。ホスト・インタフェース２４０は、さらにホスト
・システム・バス１１５を介してホスト処理装置１１０
（第１図）に接続される。ホスト・インタフェース２４
０は、ホスト処理装置１１０と図形処理装置１２０との
間の通信を制御する。ホスト・インタフェース２４０は
、ホスト処理装置１１０と図形処理装置１２０との間の
データ転送のタイミングを制御する。この点で、ホスト
・インタフェース２４０は、ホスト処理装置１１０が図
形処理装置１２０に割込みを行う、または逆に図形処理
装置１２０がホスト処理装置１１０に割込みを行うのい
ずれかを可能にする。また、ホスト・インタフェース２
４０は主バス２０５に接続され、ホスト処理装置１１０
がメモリ１３０に記憶されたデータを直接制御すること
を可能にする。−殻内に、ホスト・インタフェース２４
０は、ホスト処理装置１１０からの図形要求を図形処理
装置１２０に通信し、ホスト・システムに映像表示装置
１７０によって発生される表示の種類を特定させ、図形
処理装置１２０に所望の図形機能を行わせる。

中央処理装置２００は、特殊図形バス２０８を介して特
殊図形ハードウェア２１０に接続される。

特殊図形ハードウェア２１０は、さらに、主バス２０５
に接続される。特殊図形ハードウェア２１０は、中央処
理装置２００と組み合わされて動作し、特殊図形処理操
作を行う。中央処理装置２００は、汎用データ処理を行
う機能以外に、特殊目的の図形命令を行うために特殊図
形ハードウェア２１０の用途を制御する。これらの特殊
目的の図形命令は、映像ＲＡＭ１３２のビットをマツプ
した部分内のデータの処理に関する。特殊図形ハードウ
ェア２１０は、映像ＲＡＭ１３２内のデータに関するデ
ータの取扱いを特に有利にするため、中央処理装置２０
０の制御下で動作する。

メモリ・インクフェース２５０ばバス２０５に接続され
、さらに映像メモリ・バス１２２にも接続される。メモ
リ・インタフェース２５０は、図形処理装置１２０とメ
モリ１３０との間のデータと命令の通信を制御する機能
を果たす。メモリ１３０は、映像表示１７０を介して表
示されるビットをマツプしたデータおよび図形処理装置
１２０の動作の制御に必要な命令とデータの両方を有す
る。好適な実施例の場合、映像メモリ・バス１２２は多
重化されたアドレスとデータ情報を有する。

メモリ・インタフェース２５０は、図形処理装置１２０
がメモリ１３０にアクセスするのに都合の良い時間に、
メモリ・バス１２２に適切な出力を供給することを可能
にする。

図形処理装置１２０は、最後に入／出力レジスタ２６０
と映像表示制御器２７０を有する。入／出力レジスタ２
６０は、これらのレジスタ内で読取りおよび書込みを可
能にするためバス２０５に双方向に接続される。入／出
力レジスタ２６０は、中央処理装置２００の通常のメモ
リ空間内にあることが望ましい。入／出力レジスタ２６
０は、映像表示制御装置２７０の制御パラメータを特定
するデータを有する。入／出力レジスタ２６０内に記憶
されているデータに従って、映像表示制御装置２７０は
デジタル信号／映像信号変換器１６０を所望通りに制御
するため映像制御バス１２４に信号を発生する。入／出
力レジスタ２６０内のデータは、水平走査線１本当たり
のピクセルの数、水平同期と水平帰線消去の間隔、１フ
レーム当たりの水平走査線の数、および垂直同期と垂直
帰線消去の間隔を特定するデータを有する。入／出力レ
ジスタ２６０は、さらにフレーム・インクレースの種類
および他の種類の映像制御機能を特定するデータも有す
る。最後に、入／出力レジスタ２６０は、以下で詳細に
説明する他の特定の種類の入力と出力のパラメータの保
管場所である。

画像処理装置１２０は、アドレス・メモリ　１３０に対
する異なった２種類のアドレス・モードで動作する。こ
れらの２種類のアドレス・モードとは、ｘＹアドレスと
直線アドレスである。画像処理装置１２０はビットをマ
ツプした図形データおよび通常のデータと命令の両方で
動作するので、メモリ１３０の異なった部分は、異なっ
たアドレス・モードを使用してアクセスするのが最も便
利である。選択された特定のアドレス・モードに関わり
なく、メモリ・インタフェース２５０は、アクセスされ
る適当なデータに対して適当な物理的アドレスを発生す
る。直線によってアドレスする場合、フィールドの開始
アドレスは単一多重ビツト直線アドレスによって形成さ
れる。このフィールドの寸法は中央処理装置２００内の
状態レジスタのデータによって決定される。ＸＹによっ
てアドレスする場合、開始アドレスは、１対のＸとＹの
座標値のである。フィールドの寸法は、ピクセルの寸法
に等しい、すなわち特定のピクセルで特定のデータを表
わすために必要なビットの数である。

本発明の実施例の機能の実際の詳細な説明に進む前に、
第３図で一般的な図形メモリ・システムのメモリ構造の
筒車な議論を行う。使用することのできるメモリ構造と
システムは多くあるが、第３図に示すような構造を使用
することが一般的になっており、これは１つのアレイに
８個のＶＲＡＭメモリ１３０を使用する。各ＶＲＡＭメ
モリ、すなわちユニットは４つのセクションすなわち面
Ｏ１１，２および３を有する。各面の構造は、その面に
情報を書き込むために、１つのデータ・リードを使用す
るようになっている。データ・バス１２２のように、３
２ビツトのデータ・バスを使用するシステムの場合、８
個のＶＲＡＭメモリがあり（これらの２つを第３図に示
す）、各ＶＲＡＭメモリは入力データ・バスに接続され
た４つのデータ・リードを有している。

従って、３２ビツトのデータ・バスの場合、ＶＲＡＭメ
モリ１３０はそれぞれデータ・バス・リード０、ｌ、２
．３に接続された４つのデータ・リードを有する。同様
に、次のＶＲＡＭメモリはそれぞれデータ・バス・リー
ド４．５．６．７に接続された４つのリード０，１．２
．３を有する。

このことは残りの６個のＶＲＡＭにも′ｍ続し、この結
果、最後のＶＲＡＭはバス１２２のリード２８．２９．
３０．３１に接続されたリードを有する。

これらのメモリは図形表示装置に対するピクセル情報が
同じ列の面を横切って直列に記憶されるように構成され
る。１つのピクセル・システムに対して４つのビットが
あると仮定すると、各ピクセルに対するビットは別のＶ
ＲＡＭメモリに記憶される、このような場合、ピクセル
０ば第ｌＶＲＡＭ内にあり、ピクセルｌは第２ＶＲＡＭ
内にある。ピクセル２乃至７に対するピクセルの記憶装
置は図示されていない。そこで、ピクセル８に対するピ
クセル情報は第ｌＶＲＡＭの行、すなわちまだこれの０
行であるが、列２に記憶される。ピクセル情報をこのよ
うに構成する理由は、どのようにして情報をメモリから
取り出すかはいうことを理解することによってより完全
に理解することができる。

引き続き第３図を参照して、各ＶＲＡＭの面は情報をメ
モリの行からシフトするための直列型レジスタ１４０を
有する。これらのレジスタからの出力はデータ入力のリ
ードが入力バスに接続されるのと同じ方法でバス１４５
に接続される。従って、メモリの１つの行、例えば、行
Ｏからのデータはレジスタ１４０に移動される。このこ
とは８個のメモリ・アレイの各面について発生ずる。

各シフト・レジスタの第１ビツトがバス上に存在する場
合のデータ出力バス１４５を見てみる。

ここで、行Ｏがそのバスに出力されていると仮定すれば
、このバスはそのリードＯにメモリ１３０の行０、ピッ
１−ＡＯ（面０）を有する）。バス１４５のリードｌは
その上に行Ｏ、ビットＡＯ（面１）を有し、一方リード
２は行Ｏ、ビットＡＯ（面２）を有し、リード３はその
上に行Ｏ、ビットＡＯ（面３）を有する。これらのピン
トの次には、次のＶＲＡＭからのビットが続く。従って
、最初の時点において、データ・バス１４５は、その上
にピクセルＯを形成する４ビツトを有し、これにはピク
セル１を形成する４ビツトが続き、その次にはピクセル
２を形成する４ビツトが続く。

このことは、８個のピクセル０乃至７を形成する３２ビ
ツトがデータ・バス１４５の連続したリード上に位置す
るまで＋ａ続する。これらのビットは図形表示装置に供
給され、シフト・レジスタは全て１つに位置だけシフト
し、バスに次の８ビクセルすなわちビクセル８乃至１５
のピクセル情報を与える。このシフトは、行全体がシフ
トされ、次いで新しい線が選択されて出力直列型レジス
タにロードされるまで継続する。

この点まで、我々はビクセル当たりのビット情報は４ビ
ツトであると仮定した。もしビクセル情報が、８ビツト
であれば、２つのＶＲＡＭが１つのピクセルに対して使
用されなければならない。

このことによってビット・パターンは若干変化する。ま
た、留意するべきことは、メモリのサイズと構造は変化
し続けるが、図示のサイズと構造は図示の目的のための
みのものであり、本発明は多くの異なったメモリ構成と
ことなったピクセルのサイズに使用することができるこ
とである。

前に論じたように、各メモリの各面に対する直列型レジ
スタは長さが５１２ビツトであり、これによって各メモ
リから直列型レジスタへの読み取りサイクルの度に１６
３８４ビツトを表示装置に転送する。各ピクセルが８ビ
ツトを有していると仮定すれば、これらの１６３８４ビ
ツトは２０４８デイスプレイ・ピクセルに対するデータ
を表す。

しかし、各走査線は１２８０ビクセルのみを必要とする
と仮定する。従って、各メモリの線について、メモリの
各行からの７６８ピクセルを表示することができない。

議論を進めるに従って、より明確になるように、このメ
モリは他の目的に使用することは困難であり、従って放
棄することが効果的である。

この問題を解決するため、シリアル出力レジスタは、半
分に分割され、各半分がＶＲＡＭからデータを出力する
ために使用されている。３２個のシフト・レジスタが使
用されていると理解しているが、全ての面は同じ方法で
動作していると理解して、我々の議論はメモリの１つの
面のみに焦点を当てる。レジスタの２つに分割した部分
はＡ半分およびＢ半分として知られる。直列型レジスタ
の目的は、メモリから画面メモリの行全体を取り出し、
その行を滑らかで平坦な流れのビクセル対ビクセルで画
面に与えることである。

上で議論したように、もしこのことが１つの分割してい
ない直列型レジスタで発生すれば、表示装置の１本の走
査線に対する情報はメモリ１３０から直列型レジスタに
移動され、次いで画面のクロックの速度で画面に対して
シフトされなければならない。そこで、このことは、各
行のメモリが画面情報の１つの線（またはこれの完全に
多重化されたもの）のみを含むことを必要とする。我々
にとって明らかなように、これは分割された直列型レジ
スタの場合ではなく、この分割された直列型レジスタの
場合にはビットはＡセクションからシフトすることがで
き、一方他のビットはＢセクションにロードされてバス
・セクションから画面にシフトされ、一方他のビットは
Ａセクションにロードされる。

第４図は図形画面４０１を示し、これはその面を横切っ
て３９のピクセルを有すると共に下方向に幾つかのピク
セルの行を有する。ここで使用されている数は図示の目
的のためのみであり、実際の図形画面の面を横切って一
般的に１２８０個あるピクセルの数とは関係ないことを
理解しなければならない。実際の数は非常に多いため、
もしここで引用する例が一般的なシステムで実際に見ら
れるような数に近い数を使用したとすれば、本発明は非
常にやっかいなものになる。おなしことは以下の第５図
のメモリ５０１の議論にも当てはまり、実際の数を使用
したシステムの構成は議論を曖昧にするだけである。事
実、図から分かる通り、議論の目的に使用されるメモリ
５０１は、画面４０１よりもピクセルに関してより小さ
い列の能力（１６）を有している。実用上はこれは一般
的に逆になっている。

一時主題から外れて、１つの線に対して１２８０のピク
セルと１２８４本の線を有する一般的なシステムは、１
秒について６０回の割合でリフレッシュされ、従って、
ピクセルは１２．７ナノ秒毎に１回の割合で表示されな
ければならない。２つの４ビツトのＶＲＡＭが１つのピ
クセルに対してデータを与える８ビツトのピクセルを使
用すると、４組のＶＲＡＭが３２ビツトのバスに接続さ
れる。

このことは５０．８ナノ秒に１回の割合でＶＲＡＭをク
ロックすることを必要とし、これは１９．６　ＭＨ２の
周波数である。データがこのように高速で移動されると
、全ての小さなポーズ（直列型レジスタを再ロードする
ような）も人目を引くようになる。

第５図は４つの面を有するメモリ５０１を示す。

各ピクセルは４ビツトを有すると仮定する。この目的の
ため、ここでこのようなメモリ・ユニットが２つのみ使
用されるとまた仮定し、１つは偶数のピクセルを有し、
１つ（図示せず）は奇数のピクセルを有する。このこと
は各メモリユニットから４ビツトずつの８つのビットの
バスすなわちリードのみを使用することになる。我々は
またこのメモリが１６の列のみを有するものと仮定し、
これらはＯ乃至１５で示す。従って、行０はＡＯ乃至Ａ
１５で示され、一方行１はＢＯ乃至Ｂ１５で示される。

もし我々が議論の偶数のピクセルのみを有するメモリ・
ユニットに限定することによって我々の議論を更に単純
化すれば、ピッ）ＡＯはピクセル０に対するデータを表
し、ビットＡｔはピクセル２に対するデータを表すと考
えることができる。この事は、見えない第２のＶＲＡＭ
のＡＯピントがピクセル１の情報を含んでいるために成
立する。

この極めて非現実的であるが、しかし模式的な実施例に
従うことによって、行Ａ内に存在する（偶数）ピクセル
０−３０に対する情報、行Ｂに存在する（奇数）ピクセ
ル３２−６２に対する情報等が、第５図に示すように、
得られる。

さて、画面の第２行に対して必要なピクセルを表す画面
ビクセル４０−７９　（第４図）のピクセル情報を画面
に対して転送することが希望されていると仮定する。

この作業を達成するため、システムはメモリに対して行
Ｂでメモリにアドレスする命令ビットを送るが、この理
由は、上で論じたように、ピクセル４０−７９に対する
情報が第５図のメモリの行ＢとＣ内に位置しているから
である。

この動作の結果、直列型レジスタには行Ｂからのピクセ
ル３２−６２に対するビクセル情報がロードされる。こ
のことは第６図に示す。しかし、もしレジスフ全体が画
面に対してシフトされるべきであれば、ビットＢＯ乃至
Ｂ３もまたシフトされ、このことによって困難が発生す
るが、その理由は、これらのビットが画面の行０に存在
する（第４図から分かるように）ピクセル３２−３８に
属しているからである。この問題を回避するため、メモ
リの転送を制御する図示しないプロセッサがシフトを開
始するべき正しいビットの位置の情報を得て、この情報
を前述の命令の一部としてメモリに提供する。この位置
はタップ・ポイントとして知られる。

分離型レジスタの動作の局面を制御するため、レジスタ
の第１部分に何時再ロードを行うかを知ること、すなわ
ち、データが何時第２部分から取り除かれつつあり、そ
してデータが何時第１部分から既に取り除かれたか、ま
たは帰線間隔の直後に発生する可能性があるように第１
部分のデータが何時前の画面の行に関連したかを知るこ
とが必要である。レジスタの第２部分に何時再ロードを
行うべきであるか、すなわち、データが第２部分から読
み出された後、データが何時第１部分から読み出されて
いるかを知ることもまた勿論必要である。この機能を達
成するため、カウンタを使用して所定の時間に活性状態
にある直列型レジスタの位置の情報を得る。このカウン
タが正しく動作するためには、レジスタに於ける第１デ
ータのシフトの開始点（タップ・ポイント）を知らなけ
ればならない。これが必要である理由は、上で論じたよ
うに、開始点は必ずしもメモリの行の始めに存在しない
からである。直列型レジスタの２つの半分の部分に対す
るローディングと再ローデイングを制御するためには、
カウンタを行対行のヘースで校正するため、幾つかのス
テップを取らなければならない。

直列型レジスタの制御は、このレジスタの第１の半分の
部分がデータの転送を終了すると、これはクリアされて
再ロードされることが可能になり、その結果、ビットが
レジスタの第２の半分の部分から送られている間に新し
いデータ・ビットを第１の半分の部分にロードすること
ができるというように行われる。事実、もし最初に送ら
れるべきビットがレジスタの第２の半分の部分、すなわ
ち半分の部分Ｂにあれば、半分の部分Ａには直ちに再ロ
ードが行なわれなければならない。この事実はまた判断
されなければならない。これらの判断は、メモリに対し
て与えられるアドレス情報から行われ、ピントの位置と
アドレスを特定するのに必要なビットの数に基づいて行
われる。

この問題の１つの例として、第９図と第１０図に関連す
る幾つかの代表的なアドレス・ビットの構成を見てみよ
う。第９図は１０ビツトの行と列のアドレスを示し、こ
れの前には３つのバンク選択ビットと５つのその他のア
ドレス・ビットがついている。第１０図は８ビツトの行
と列のアドレス・ビットを示し、これの前にはその他の
アドレス・ビットのみがついている。

システムの構成を形成するために、ユーザはマスクを形
成する。第１１図は第９図のアドレス構成に使用するマ
スクを示し、第１２図は第１θ図の構成に使用するマス
クを示す。第１３図は、我々が議論しているシステム、
すなわち、前に２つのバンク選択ビットのついた３つの
タップ・ポイント・ビット（１６の可能な列があり、８
個ずつが各半分の直列型レジスタ内にある）に使用する
マスクを示す。これらのビットは議論のために加えられ
たものである。

第１４図はこれらのマスクをどのように使用するかを示
す図である。第１５図乃至第２０図は、我々の例を示す
。

第１５図はメモリの行１、列４に対する行および列アド
レス・ビットを示し、このメモリは、思い出されるよう
に、選択された画面の行に対する第１ピクセル４０が存
在する場所である。第１５図に示すビット・ワードは、
また他のアドレス・ビン）０　４およびバンク・ビット
５−６を有する。タップ・ポイント・ビットはタップ・
ポイント・レジスタ９１にロードされる。タップ・ポイ
ントは最初にバスに対して読み出されるレジスタ内のビ
ット位置として定義される。このタップ・ポイントは第
１５図のアドレス情報から計算される。我々の例におい
て、アドレス（０−４）の第１の５つのビットは無視す
ることができるが、その理由は、これらが設計上の問題
として全ての構成に対して一定であるからである。アド
レスの次の１３ビツトは第１６図でタップ・レジスタ９
１に転送されるｉ 第１７図および第１８図に示し、第１４図によって制御
されるように、我々の例のシステム（第１３図）のため
に作られたマスク９３はマスク・シフト・レジスタ９２
にコピーされる。このマスクは、バンク選択ビットの可
能な変化に対してタップ・ポイントを調整するのに役立
つ。我々の例では、このようなビットが２つ存在し、従
って、このマスクの最初の２ビツトはＯである。クロッ
クは、次に１が直列型レジスタ９２の一番右の位置に現
れるまで、直列型レジスタ９２と９１を右にシフトさせ
る（第１９図）。この動作はバンク・ビットをタップ・
ポイントから取り除（のに役立ち、これは第２０図のレ
ジスタ９Ｉから分かるように、１００になる。

これは次にタップ・ポイント・カウンタ９４（第２１図
）にロードされる。シフトされたマスク９２　（第１９
図はカウンタ９４のどれ位多くのビットが有意であるか
を決定する）。データ・バスに対して最初に読み込まれ
るべき直列型レジスタの位置として定義されるこのタッ
プ・ポイントは、半分のレジスタＡ内のビットＢ４によ
って制御されるピクセル４０に対応することが第６図か
ら分かる。

レジスタＡは、レジスタＢと並置されるように選択され
るが、その理由は、一番人端の列のビットが第１５図で
Ｏに等しいからである。もし列アドレスの一番左端の位
置が１を含んでいれば、直列型レジスタの半分の部分Ｂ
が選択されたことになる。

一度シフトされたタップ・ポイントが選択されてしまう
と、メモリ・シフト・クロックと協同して動作している
クロック２００１は直列型レジスタから読み出されてい
るデータと協同してタップ・ポイント・直列型レジスタ
をインクリメントする機能を果たす。従って、タップ・
ポイント・レジスタが１１１を全て含んでいる場合、こ
れは、第６図の半分の部分のレジスタＡの位？＆　１１
１かさデータがバスに読み出されていることを知らせる
。これは、ピクセル４６、メモリ・ビットＢ７に対応す
る。タップ・ポイント・カウンタは、シフトが半分の部
分のレジスタＢから始まると、０００にオーバーフロー
し、この場合メモリの位置Ｂ８乃至Ｂ１５はこれと交替
に図形表示装置に送られる。全説明したレジスタの動作
によって、データからの実際のシフトは制御されないが
、直列型レジスタに対するデータの再ロードは制御され
ることに留意のこと。

この時、第７図に示すように、半分のレジスタＡはクリ
アされ、メモリ位ｆｆｃＯ乃至Ｃ７、すなわち次のメモ
リの行からの情報がこの半分のレジスタＡにロードされ
る。この交互動作は、画面が行の最後に到達するまで、
すなわち、ピクセル７９が画面に送られるまで継続する
。半行の再ロードには、再ロードされている半行の第１
ビツトを指すアドレスが必要である。このアドレスは、
「行アドレスのインクリメンタル可能なコピー」から来
る。レジスタ９１がレジスタ９０からロードされる場合
、レジスタ９５はレジスタ９０からロードされる。これ
は、そこで、次の半行を指すために列アドレスの左端の
ビットでインクリメントされる。レジスタ９３はそのイ
ンクリメント（左端の１の左に対するビット）に対する
ビット位置を決めるために使用される。アドレスが出力
されると、レジスタ９３は、この点の右に対するビット
が全てゼロであることを保証するためにまた使用される
（ゼロ・タップ・アドレスを知らせ、直列型レジスタの
第１ビツトを指す）。カウンタがオーバーフローする毎
に、このレジスタのアドレスが出力され、次にインクリ
メントされる。

従って、タップ・ポイント・クロックが再び１１１に到
達しピクセル６２、すなわち、メモリ位置Ｂ１５がピク
セル７９未満の場合、タップ・ポイント・カウンタは０
００にリセットされ、第８図に示すように、メモリ・ビ
ットＣＯ乃至Ｃ７は半分のレジスタＡからバスに転送さ
れる。しかし、クロックが再び１１１に到達すると、フ
ライ・バッフ・インタバルもまた終了し、レジスタは、
プロセッサによって決定されたように、画面に対して読
み出されるべき次の線全体でリセットされる。この時、
サイクルは繰り返され、新しいタップ・ポイントが計算
される。

もし新しいタップ・ポイントが、これはピクセル行８０
乃至１１９が次にあるケースであるが、読み出されるべ
き第１ビツトはレジスタの半分の部分Ｂにあることを示
せば、レジスタのＡ半分は第８図に示すように現れ、タ
ップ・ポイントは位ＨＣ８にある。このことは、半分の
レジスタＡが直ちにクリアされ、メモリ・ビットＤＯ乃
至Ｄ７をロードされなければならないことを意味するが
、これは、レジスタの第１の半分Ａからのデータの８売
み出しをフォローするため、タップ・ポイント・カウン
タが、再び１１１に達しロール・オーバーを行う準備を
するためである。

以上の記載に関連して、以下の各項を開示する。

（１）　　図形を提供する媒体； 線対線のベースで上記の媒体にデータを転送する直列型
レジスタであって、上記のレジスタは順番に動作する第
１および第２部分を有し、各部分は他の部分からのデー
タの転送期間中に負荷を再び与えることが可能である上
記の直列型レジスタ；上記の媒体に提供された情報のア
ドレス位置の情報を得る監視用レジスタ；および 上記の監視用レジスタによって起動され、上記のレジス
タの上記の第１および第２部分に対するデータの転送を
制御する制御回路；によって構成されることを特徴とす
る図形処理システム。

（２）上記の監視用レジスタには新しい媒体線の第１デ
ータ位置のロケーションがロードされ、上記の監視用レ
ジスタは、その後上記の媒体線に対する上記のデータの
転送の期間中、所定のカウントにインクリメントされ、
これによって上記のレジスタの上記の第１および第２部
分を交互に制御することを特徴とする前記環１記載の図
形処理システム。

（３）　　転送されるべき上記のデータはメモリ内の行
と列に含まれ、データは完全行対行ベースで上記のメモ
リ位置から上記の直列型レジスタに移動され、その結果
、上記の直列型レジスタの上記の第１および第２部分は
それぞれ所定の行の第１の半分と第２の半分からのデー
タを有するか、または上記のデータは半行ベースで上記
のメモリ位置から上記の直列型レジスタに移動され、そ
の結果、上記のレジスタの上記の第１部分または第２部
分のいずれかが同じ行または異なった行のそれぞれ第１
の半分と第２の半分からのデータを含むことを特徴とす
る前記項２記載の図形処理システム。

（４１１＋Ｉ！立されたシフト・レジスタ用マスク；お
よび 上記の第１データ位置を表すビ・ノドを含むタップ・ポ
イント・シフト・レジスタであって、上記のタップ・ポ
イント・ビットは上記のシフト・レジスタ・マスクを上
記のアドレス・ロケーションの行および列アドレス・デ
ータを有する提供されたデータ・ビット・パターンに対
してマツチングさせることによって形成される上記のタ
ップ・ポイント・シフト・レジスタ；によって更に構成
されることを特徴とする前記項２記載の図形処理システ
ム。

（５）上記の直列型レジスタから転送されているデータ
に従って上記の監視用レジスタを制御する回路をインク
リメントするステップを更に有することを特徴とする前
記環４記載の図形処理システム。

（６）上記の半行のベースで上記の直列型レジスタに対
する上記のデータの移動を制御する行アドレス・レジス
タによって更に構成されることを特徴とする前記項３記
載の図形処理システム。

（７）バスに提供するためにメモリからデータを取り除
く方法であって、上記のデータは２つの部分に分割され
たレジスタを介して行および列ベースでアドレス可能で
あり、各部分は、他方の部分が同時にデータをロードさ
れている間に、当該部分からデータを転送するために動
作することが可能である上記の方法において； 上記の行から上記のバスにデータを提供するために上記
のメモリの全ての行の全ての列位置の上記のメモリ内の
アドレス・ロケーションを受は入れるステップ； 上記のデータを上記の行から上記の分離型レジスタに転
送するステップ； ビット対ビット・又−スで上記の分離型レジスタから上
記のバスに対するデータの転送を制御するステップであ
って、上記の制御は部分的に上記の分離型レジスタ内の
データの上記の列位置をカウントすることによって行わ
れる上記のステップ；上記の受は入れられたアドレス位
置の上記の列位置に基づいて、上記の分離型レジスタの
開始ビット位置を計算するステップ；および 上記のカウントされたコラム位置に制御され上記の計算
されたビット位置で始まる上記の分離型レジスタの１つ
の部分または他の部分から上記のバスに対して交互にデ
ータを転送するステップ；によって構成されることを特
徴する方法。・（８）データを上記のメモリの次の半分
の行から上記の分離型レジスタの第１部分に対して転送
し、一方上記の受は入れられた行に関連するデータは上
記の分離型レジスタの第２部分から転送されているステ
ップによって更に構成されることを特徴とする前記環７
記載の方法。

（９）上記のバスに提供された上記のデータはビクセル
対ビクセル・ベースでデータとして映像デイスプレィに
直ちに提供され、上記の最後に述べた上記の分離型レジ
スタに対する転送はフライ・バック・インタバルまたは
上記の映像デイスプレィの間に上記の映像デイスプレィ
に対するデータの転送の期間中に発生することを特徴と
する特許項８記載の方法。

０ω　上記の計算ステップは： ビット・マスクを形成するステップ；および上記の開始
ビット位置を表すタップ・ポイントを形成するステップ
であって、上記のタップ・ポイントは上記のビット・マ
スクを上記の行および列アドレス・データを有する提供
されたデータ・ビット・パターンに対してマツチングさ
せることによって形成される上記の段階によって構成さ
れ、上記の制御ステップは： 上記のタップ・ポイントに対応する上記の分離型レジス
タ内の位置で始まる上記の分離型レジスタの位置をカウ
ントするステップによって構成されることを特徴とする
前記項７記載の方法。

ａυ　カウンタに上記のタップポイントの２進値をロー
ドするステップ；および 上記の分離型レジスタからの上記のビットの索引を行う
と共に上記のカウンタをインクリメントし、これによっ
て上記の転送ステップを制御するステップ；を更に有す
ることを特徴とする前記項ｌＯ記載の方法。

（２）図形処理システムを動作させる方法において、上
記の方法は： 図形を提供する媒体；および 線対線のベースで上記の媒体にデータを転送する直列型
レジスタであって、上記のレジスタは順番に動作する第
１および第２部分を有し、各部分は他の部分からのデー
タの転送期間中に再ロード可能であり、上記のシステム
は上記の媒体に提供される上記のアドレス位置の情報を
得るステップを有する上記の直列型レジスタ；および上
記の得られたアドレス位置に従って上記のレジスタの上
記の第１および第２部分に対するデータの転送を制御す
るステップ；を有することを特徴とする方法。

Ｏｌ　　新しい媒体線の第１データ位置のロケーション
をロードするステップ； 上記の媒体線に対する上記のデータの転送の期間中、所
定のカウントにインクリメントを行い、これによって上
記のレジスタの上記の第１および第２部分を交互に制御
するステップによって更に構成されることを特徴とする
前記環１２記載の方法。

Ｏａ　　転送されるべき上記のデータはメモリ内の行と
列に含まれ、データは完全行対行ベースで上記のメモリ
位置から上記の直列型レジスタに移動され、その結果、
上記の直列型レジスタの上記の第１および第２部分はそ
れぞれ所定の行の第１の半分と第２の半分からのデータ
を有するか、または上記のデータは半行ベースで上記の
メモリ位置から上記の直列型レジスタに移動され、その
結果、上記のレジスタの上記の第１部分または第２部分
のいずれかが同じ行または異なった行のそれぞれ第１の
半分と第２の半分からのデータを含むことを特徴とする
前記項１３記載の方法。

０９　　図形表示装置の線上のピクセルの寸法またはピ
クセルの数に関係なく、映像メモリ　（１３０）をタイ
トにバッキングすの図形データ提供回路と方法が開示さ
れ、メモリ出力用の分離直列型レジスタ（１４０）がレ
ジスタ（１４０）の現在実行している出力段のカウント
を維持するカウンタ（９４）と共に使用され、レジスタ
（１４０）の第１の半分の部分が表示装置に対するその
データの転送を完了すると、該レジスタはクリアされて
次のメモリ行の第１部分を再ロードされ、レジスタ（１
４０）の第２の半分の部分が表示装置に対するそのデー
タの転送を同様に完了すると、該レジスタはまたクリア
されて前記メモリ行の第２部分からのデータを再ロード
され、このような動作を交互に行うことによって、デー
タ転送の性能に影響を与えることなく、行の中間でレジ
スタのす。

フレッシュを行うことができる。

【図面の簡単な説明】

第１図は、本発明の原理によって構成された図形能力を
有するコンピュータのブロック図である。 第２図は、本発明の図形処理回路の好適な実施例のブロ
ック図である。 第３図（用紙２に示す）は、本発明の１実施例を示すた
め、分離直列形レジスタに関連して動作する映像メモリ
の拡大様式化した図である。 第４図は、図示目的のための図形表示装置である。 第５図は、図示目的のためのメモリ・アドレスである。 第６図、第７図および第８図は、異なる時間の直列レジ
スタのビットである。 第９図および第１Ｏ図（用紙ｌに示す）は、サイズが異
なるメモリに対する可能な２種類の行と列のアドレス構
成である。 第１１図、第１２図および第１３図は、アドレスの物理
的構成が異なる直列レジスタの接続点を制御するマスク
・ビットである。 第１４図は、直列レジスタの計算制御用のアルゴリズム
とフローチャートである。 第１５図ないし第２１図は、本発明の図示例による制御
レジスタのビットである。 １１０−ｍ−ホスト処理システム １２０−・・図形処理装置プロセッサ １３２−ｍ−映像ＲＡＭ １４０−−−−シフト・レジスタ １５０・−映像パレット １６０・−ディジタル信号／映像信号交換器１７０−・
−映像表示装置 ２１０−・・特殊図形ハードウェア ２２０−・レジスタ・ファイル ２３０−・−命令用キャッシュ ２４０・・−ホスト・インターフェース２５０−・メモ
リ・インターフェース ２６０−・−人／出力レジスタ ２７０−・・映像表示装置用制御装置。

Claims (1)

【特許請求の範囲】
1. （１）図形を提供する媒体； 線対線のベースで上記の媒体にデータを転送する直列型
   レジスタであって、上記のレジスタは順番に動作する第
   １および第２部分を有し、各部分は他の部分からのデー
   タの転送期間中に再び負荷を与えることが可能である上
   記の直列型レジスタ； 上記の媒体に提供された情報のアドレス位置の情報を得
   る監視用レジスタ；および 上記の監視用レジスタによって起動され、上記のレジス
   タの上記の第１および第２部分に対するデータの転送を
   制御する制御回路； によって構成されることを特徴とする図形処理システム
   。