JP3055390B2 - 画像処理装置 - Google Patents
画像処理装置Info
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- JP3055390B2 JP3055390B2 JP6051254A JP5125494A JP3055390B2 JP 3055390 B2 JP3055390 B2 JP 3055390B2 JP 6051254 A JP6051254 A JP 6051254A JP 5125494 A JP5125494 A JP 5125494A JP 3055390 B2 JP3055390 B2 JP 3055390B2
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Description
【０００１】
【産業上の利用分野】本発明は画像処理装置に関し、特
に画像データを高速にメモリセルに書込む必要のある装
置に用いられる半導体画像記憶素子に関する。
に画像データを高速にメモリセルに書込む必要のある装
置に用いられる半導体画像記憶素子に関する。
【０００２】
【従来の技術】従来、コンピュータグラフィックスの分
野では画像をよりリアルに表現するためにシェーディン
グモデルが用いられている。このシェーディングモデル
とは三次元空間の中に物体や光源があるとき、物体の各
点がどのような色や明るさに見えるかを近似的に計算す
る方式である。
野では画像をよりリアルに表現するためにシェーディン
グモデルが用いられている。このシェーディングモデル
とは三次元空間の中に物体や光源があるとき、物体の各
点がどのような色や明るさに見えるかを近似的に計算す
る方式である。
【０００３】すなわち、画像が徐々に明るくなっていく
場合や暗くなっていく場合、あるいは画像の色が徐々に
濃くなっていく場合や薄くなっていく場合に、それを表
現するためにシェーディングの手法が用いられる。
場合や暗くなっていく場合、あるいは画像の色が徐々に
濃くなっていく場合や薄くなっていく場合に、それを表
現するためにシェーディングの手法が用いられる。
【０００４】このシェーディングの手法では画像の明る
さや暗さ、あるいは色の濃さを画像データに対して１画
素ずつ計算しており、その計算はソフトウェアまたは外
部のハードウェアを用いて行われている。
さや暗さ、あるいは色の濃さを画像データに対して１画
素ずつ計算しており、その計算はソフトウェアまたは外
部のハードウェアを用いて行われている。
【０００５】これらソフトウェアまたは外部のハードウ
ェアの計算結果は、行アドレスストローブ信号及び列ア
ドレスストローブ信号の立下りのタイミングで決定され
るアドレスによって画素の色データを一画素分ずつ画像
記憶素子のメモリに記憶している。
ェアの計算結果は、行アドレスストローブ信号及び列ア
ドレスストローブ信号の立下りのタイミングで決定され
るアドレスによって画素の色データを一画素分ずつ画像
記憶素子のメモリに記憶している。
【０００６】
【発明が解決しようとする課題】上述した従来の画像記
憶素子では、シェーディングの手法を用いたソフトウェ
アまたは外部のハードウェアの計算結果である画素の色
データのみが記憶されているが、ソフトウェアにより上
記の計算を行い、その計算結果をメモリに記憶する方法
の場合、上記の計算に多大な計算コストがかかるため、
メモリのアクセス速度を高速化しても、シェーディング
の手法を用いて画像を描画する際に充分な処理速度を得
ることができない。
憶素子では、シェーディングの手法を用いたソフトウェ
アまたは外部のハードウェアの計算結果である画素の色
データのみが記憶されているが、ソフトウェアにより上
記の計算を行い、その計算結果をメモリに記憶する方法
の場合、上記の計算に多大な計算コストがかかるため、
メモリのアクセス速度を高速化しても、シェーディング
の手法を用いて画像を描画する際に充分な処理速度を得
ることができない。
【０００７】また、外部のハードウェアにより上記の計
算を行い、その計算結果をメモリに記憶する方法の場
合、上記の計算を行うために多大な部品コスト及び広い
部品実装面積が要求されるので、これらが装置を小型化
する際の大きな障害となっている。
算を行い、その計算結果をメモリに記憶する方法の場
合、上記の計算を行うために多大な部品コスト及び広い
部品実装面積が要求されるので、これらが装置を小型化
する際の大きな障害となっている。
【０００８】そこで、本発明の目的は上記の問題点を解
消し、シェーディングの手法を用いて画像を描画する際
に充分な処理速度を得ることができ、部品コスト及び部
品実装面積を低減して装置の小型化を可能とすることが
できる画像処理装置を提供することにある。
消し、シェーディングの手法を用いて画像を描画する際
に充分な処理速度を得ることができ、部品コスト及び部
品実装面積を低減して装置の小型化を可能とすることが
できる画像処理装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明による画像処理装
置は、各々色情報をもつ画素データ列を記憶する画像記
憶素子を含む画像処理装置であって、前記画素データ列
の色情報を保持する保持手段と、前記保持手段に保持さ
れた画素データ列の色情報のうち指定された画素データ
各々の色情報を予め設定された方向に順次可変する色情
報可変手段と、前記色情報可変手段で可変された色情報
を前記保持手段に書込む書込み手段と、前記書込み手段
によって前記保持手段に書込まれた複数個の色情報を同
時に複数の画素データ列の色情報を格納するメモリセル
に転送する手段とを前記画像記憶素子に備えている。
置は、各々色情報をもつ画素データ列を記憶する画像記
憶素子を含む画像処理装置であって、前記画素データ列
の色情報を保持する保持手段と、前記保持手段に保持さ
れた画素データ列の色情報のうち指定された画素データ
各々の色情報を予め設定された方向に順次可変する色情
報可変手段と、前記色情報可変手段で可変された色情報
を前記保持手段に書込む書込み手段と、前記書込み手段
によって前記保持手段に書込まれた複数個の色情報を同
時に複数の画素データ列の色情報を格納するメモリセル
に転送する手段とを前記画像記憶素子に備えている。
【００１０】本発明による他の画像処理装置は、上記の
構成のほかに、前記書込み手段による前記色情報可変手
段で可変された色情報を前記保持手段に書込む際に外部
から指定された画素データの色情報の書込みを禁止する
手段を前記画像記憶素子に具備している。
構成のほかに、前記書込み手段による前記色情報可変手
段で可変された色情報を前記保持手段に書込む際に外部
から指定された画素データの色情報の書込みを禁止する
手段を前記画像記憶素子に具備している。
【００１１】本発明による別の画像処理装置は、上記の
構成のほかに、前記書込み手段による前記色情報可変手
段で可変された色情報を前記保持手段に書込む際に前記
色情報を構成するビット情報のうち外部から指定された
ビット情報の書込みを禁止する手段を前記画像記憶素子
に具備している。
構成のほかに、前記書込み手段による前記色情報可変手
段で可変された色情報を前記保持手段に書込む際に前記
色情報を構成するビット情報のうち外部から指定された
ビット情報の書込みを禁止する手段を前記画像記憶素子
に具備している。
【００１２】
【作用】画素データ列のうち指定された描画開始点の画
素の色データと、描画終了点の画素の色データとの差と
描画画素数とから隣合う画素の可変量を算出し、この可
変量を描画開始点の画素の色データに加算する。
素の色データと、描画終了点の画素の色データとの差と
描画画素数とから隣合う画素の可変量を算出し、この可
変量を描画開始点の画素の色データに加算する。
【００１３】その加算結果を描画開始点の画素の色デー
タが保持されたレジスタの隣のレジスタに保持する。こ
の動作を描画終了点の画素の色データを保持すべきレジ
スタまで順次繰返し行う。
タが保持されたレジスタの隣のレジスタに保持する。こ
の動作を描画終了点の画素の色データを保持すべきレジ
スタまで順次繰返し行う。
【００１４】これによって、各画素の色データをメモリ
セルに転送する前にシェーディングを行うことができる
ので、シェーディングの手法を用いて画像を描画する際
に充分な処理速度を得ることができ、部品コスト及び部
品実装面積を低減して装置の小型化を可能とすることが
できる。
セルに転送する前にシェーディングを行うことができる
ので、シェーディングの手法を用いて画像を描画する際
に充分な処理速度を得ることができ、部品コスト及び部
品実装面積を低減して装置の小型化を可能とすることが
できる。
【００１５】また、色データに可変量を加算してレジス
タに書込む際に外部から指定された画素の色データの書
込みを禁止することで、シェーディングされた色データ
に対するラスタ方向のマスクが可能となり、シェーディ
ングされた色データの配置制御が高速化される。
タに書込む際に外部から指定された画素の色データの書
込みを禁止することで、シェーディングされた色データ
に対するラスタ方向のマスクが可能となり、シェーディ
ングされた色データの配置制御が高速化される。
【００１６】さらに、色データに可変量を加算してレジ
スタに書込む際に色データを構成するビット情報のうち
外部から指定されたビット情報の書込みを禁止すること
で、シェーディングされた色データに対するメモリの奥
行き方向のマスクガ可能となり、シェーディングされた
色データ全体に対する明暗等の制御を高速化される。
スタに書込む際に色データを構成するビット情報のうち
外部から指定されたビット情報の書込みを禁止すること
で、シェーディングされた色データに対するメモリの奥
行き方向のマスクガ可能となり、シェーディングされた
色データ全体に対する明暗等の制御を高速化される。
【００１７】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による画
像記憶素子は入出力バッファ（Ｉｎｐｕｔ／Ｏｕｔｐｕ
ｔＢｕｆｆｅｒ）１と、カウンタ（Ｃｏｕｎｔｅｒ）２
と、ライトデータコントローラ（Ｗｒｉｔｅ Ｄａｔａ
Ｃｏｎｔｒｏｌｌｅｒ）３と、レジスタ群（Ｒｅｇｉ
ｓｔｅｒ）４と、色データシェーディング演算器（Ｄｅ
ｌｔａ Ｖａｌｕｅ＆ Ｓｈａｄｅ Ｃｏｌｏｒ Ｃａ
ｌｃｕｌａｔｏｒ）５と、シリアルライトコントローラ
（Ｓｅｒｉａｌ Ｗｒｉｔｅ Ｃｏｎｔｒｏｌｌｅｒ）
６と、ライトコントローラ（Ｗｒｉｔｅ Ｃｏｎｔｒｏ
ｌｌｅｒ）７と、カラムアドレスレコーダ（Ｃｏｌｕｍ
ｎ Ｄｅｃｏｄｅｒ）８と、アドレスバッファ（Ａｄｄ
ｒｅｓｓ Ｂｕｆｆｅｒ）９と、ロウアドレスデコーダ
（Ｌａｗ Ｄｅｃｏｄｅｒ）１０と、メモリセルアレイ
（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）１１と、シリ
アルアクセスメモリ（Ｓｅｒｉａｌ Ａｃｃｅｓｓ Ｍ
ｅｍ）１２と、シリアル出力バッファ（Ｓｅｒｉａｌ
Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）１３と、ライトマスクレ
ジスタ（Ｗｒｉｔｅ Ｍａｓｋ Ｒｅｇｉｓｔｅｒ）１
４と、ライトプレーンマスクコントローラ（Ｗｒｉｔｅ
Ｐｌａｎｅ Ｍａｓｋ Ｃｏｎｔｒｏｌｌｅｒ）１５
とから構成されている。
ック図である。図において、本発明の一実施例による画
像記憶素子は入出力バッファ（Ｉｎｐｕｔ／Ｏｕｔｐｕ
ｔＢｕｆｆｅｒ）１と、カウンタ（Ｃｏｕｎｔｅｒ）２
と、ライトデータコントローラ（Ｗｒｉｔｅ Ｄａｔａ
Ｃｏｎｔｒｏｌｌｅｒ）３と、レジスタ群（Ｒｅｇｉ
ｓｔｅｒ）４と、色データシェーディング演算器（Ｄｅ
ｌｔａ Ｖａｌｕｅ＆ Ｓｈａｄｅ Ｃｏｌｏｒ Ｃａ
ｌｃｕｌａｔｏｒ）５と、シリアルライトコントローラ
（Ｓｅｒｉａｌ Ｗｒｉｔｅ Ｃｏｎｔｒｏｌｌｅｒ）
６と、ライトコントローラ（Ｗｒｉｔｅ Ｃｏｎｔｒｏ
ｌｌｅｒ）７と、カラムアドレスレコーダ（Ｃｏｌｕｍ
ｎ Ｄｅｃｏｄｅｒ）８と、アドレスバッファ（Ａｄｄ
ｒｅｓｓ Ｂｕｆｆｅｒ）９と、ロウアドレスデコーダ
（Ｌａｗ Ｄｅｃｏｄｅｒ）１０と、メモリセルアレイ
（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）１１と、シリ
アルアクセスメモリ（Ｓｅｒｉａｌ Ａｃｃｅｓｓ Ｍ
ｅｍ）１２と、シリアル出力バッファ（Ｓｅｒｉａｌ
Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）１３と、ライトマスクレ
ジスタ（Ｗｒｉｔｅ Ｍａｓｋ Ｒｅｇｉｓｔｅｒ）１
４と、ライトプレーンマスクコントローラ（Ｗｒｉｔｅ
Ｐｌａｎｅ Ｍａｓｋ Ｃｏｎｔｒｏｌｌｅｒ）１５
とから構成されている。
【００１９】この画像記憶素子において、レジスタ群４
は各々８ビット長の色データを保持する２５６個のレジ
スタ（レジスタ番号＃０〜＃２５５）からなり、２５６
通りの異なる８ビット長の色データを保持することがで
きる。ここで、８ビット長の色データ各々は符号無し整
数１バイトで表現できる範囲０〜２５５の色値を表して
いる。
は各々８ビット長の色データを保持する２５６個のレジ
スタ（レジスタ番号＃０〜＃２５５）からなり、２５６
通りの異なる８ビット長の色データを保持することがで
きる。ここで、８ビット長の色データ各々は符号無し整
数１バイトで表現できる範囲０〜２５５の色値を表して
いる。
【００２０】また、色データシェーディング演算器５は
レジスタ群４に保持された２５６通りの異なる８ビット
長の色データをシェーディングする機能を持っている。
レジスタ群４に保持された２５６通りの異なる８ビット
長の色データをシェーディングする機能を持っている。
【００２１】上記の画像記憶素子を用いて色データのシ
ェーディングを行う場合、まずレジスタ群４内のレジス
タ番号＃０〜＃２５５の間の任意の隣接しない２つのレ
ジスタに夫々描画開始点及び描画終了点の画素の色デー
タを与える必要がある。
ェーディングを行う場合、まずレジスタ群４内のレジス
タ番号＃０〜＃２５５の間の任意の隣接しない２つのレ
ジスタに夫々描画開始点及び描画終了点の画素の色デー
タを与える必要がある。
【００２２】そこで、シェーディングされた画素の色デ
ータの書込みを行う開始点及び終了点のカラムアドレス
をカラムアドレスデコーダ８でデコードしてライトデー
タコントローラ３に出力し、ライトデータコントローラ
３によってそれらのカラムアドレスに対応するレジスタ
群４のレジスタに描画開始点及び描画終了点各々の画素
の色データのみをストアする。
ータの書込みを行う開始点及び終了点のカラムアドレス
をカラムアドレスデコーダ８でデコードしてライトデー
タコントローラ３に出力し、ライトデータコントローラ
３によってそれらのカラムアドレスに対応するレジスタ
群４のレジスタに描画開始点及び描画終了点各々の画素
の色データのみをストアする。
【００２３】このシェーディング描画を行う描画画素数
は、「（描画終了点のカラムアドレス）−（描画開始点
のカラムアドレス）＋１」という計算式からカウンタ２
で演算されて保持される。
は、「（描画終了点のカラムアドレス）−（描画開始点
のカラムアドレス）＋１」という計算式からカウンタ２
で演算されて保持される。
【００２４】色データシェーディング演算器５は描画開
始点の色データと描画終了点の色データとを線形補完す
ることでシェーディングを行う。すなわち、色データシ
ェーディング演算器５は描画開始点の色データと描画終
了点の色データとの差分を計算し、その差分を描画画素
数で割って画素毎に順次累算していく値を求める。
始点の色データと描画終了点の色データとを線形補完す
ることでシェーディングを行う。すなわち、色データシ
ェーディング演算器５は描画開始点の色データと描画終
了点の色データとの差分を計算し、その差分を描画画素
数で割って画素毎に順次累算していく値を求める。
【００２５】色データシェーディング演算器５はその求
めた値を順次隣合う画素の色データに加算していくこと
でシェーディングを行う。色データシェーディング演算
器５でシェーディングされた画素の色データはライトデ
ータコントローラ３によってレジスタ群４の対応するレ
ジスタに順次書込まれていく。
めた値を順次隣合う画素の色データに加算していくこと
でシェーディングを行う。色データシェーディング演算
器５でシェーディングされた画素の色データはライトデ
ータコントローラ３によってレジスタ群４の対応するレ
ジスタに順次書込まれていく。
【００２６】レジスタ群４にシェーディング描画を行お
うとする画素の色データが全て書込まれると、シリアル
ライトコントローラ６によってレジスタ群４のデータが
最大２５６画素分同時にメモリセルアレイ１１に書込ま
れる。
うとする画素の色データが全て書込まれると、シリアル
ライトコントローラ６によってレジスタ群４のデータが
最大２５６画素分同時にメモリセルアレイ１１に書込ま
れる。
【００２７】ここで、メモリセルアレイ１１は２５６ビ
ット×５１２のメモリセルが８個で構成されており、こ
れら８個のメモリセル各々には８個のカラムアドレスデ
コーダ８から夫々カラムアドレスが供給される。
ット×５１２のメモリセルが８個で構成されており、こ
れら８個のメモリセル各々には８個のカラムアドレスデ
コーダ８から夫々カラムアドレスが供給される。
【００２８】一方、入出力バッファ１に接続されたデー
タバス（図示せず）に、描画開始点及び描画終了点各々
の色データとともにラスタ方向のマスクデータを与えた
場合、そのマスクデータによってマスクされる色データ
のレジスタ群４への書込みは禁止される。
タバス（図示せず）に、描画開始点及び描画終了点各々
の色データとともにラスタ方向のマスクデータを与えた
場合、そのマスクデータによってマスクされる色データ
のレジスタ群４への書込みは禁止される。
【００２９】すなわち、色データシェーディング演算器
５でシェーディングされた画素の色データがライトデー
タコントローラ３によってレジスタ群４の対応するレジ
スタに書込まれるとき、ライトデータコントローラ３は
マスクデータにしたがって対応する色データのレジスタ
群４への書込みを禁止する。
５でシェーディングされた画素の色データがライトデー
タコントローラ３によってレジスタ群４の対応するレジ
スタに書込まれるとき、ライトデータコントローラ３は
マスクデータにしたがって対応する色データのレジスタ
群４への書込みを禁止する。
【００３０】よって、レジスタ群４からメモリセルアレ
イ１１にはマスクデータによってマスクされなかった色
データのみが転送されることとなる。これによって、表
示画面（図示せず）のラスタ方向にシェーディングされ
た色データの書込みを画素単位で禁止することができ
る。
イ１１にはマスクデータによってマスクされなかった色
データのみが転送されることとなる。これによって、表
示画面（図示せず）のラスタ方向にシェーディングされ
た色データの書込みを画素単位で禁止することができ
る。
【００３１】また、入出力バッファ１に接続されたデー
タバスに、描画開始点及び描画終了点各々の色データと
ともにメモリの奥行き方向のマスクデータを与えた場
合、色データを構成する８ビットのうちマスクデータに
よってマスクされるビットに対応する色データのメモリ
セルアレイ１１への書込みが禁止される。
タバスに、描画開始点及び描画終了点各々の色データと
ともにメモリの奥行き方向のマスクデータを与えた場
合、色データを構成する８ビットのうちマスクデータに
よってマスクされるビットに対応する色データのメモリ
セルアレイ１１への書込みが禁止される。
【００３２】すなわち、データバスから入出力バッファ
１に入力されたマスクデータは、入出力バッファ１から
ライトマスクレジスタ１４にストアされる。ライトプレ
ーンマスクコントローラ１５はレジスタ群４からメモリ
セルアレイ１１にシェーディングされた色データが転送
されるときに、ライトマスクレジスタ１４にストアされ
ているマスクデータに基づき、色データを構成する８ビ
ットのうち対応するビットの色データをレジスタ群４か
らメモリセルアレイ１１に転送するのを禁止する。これ
によって、メモリセルアレイ１１の奥行き方向の任意の
ビットにシェーディングされた色データの書込みを禁止
することができる。
１に入力されたマスクデータは、入出力バッファ１から
ライトマスクレジスタ１４にストアされる。ライトプレ
ーンマスクコントローラ１５はレジスタ群４からメモリ
セルアレイ１１にシェーディングされた色データが転送
されるときに、ライトマスクレジスタ１４にストアされ
ているマスクデータに基づき、色データを構成する８ビ
ットのうち対応するビットの色データをレジスタ群４か
らメモリセルアレイ１１に転送するのを禁止する。これ
によって、メモリセルアレイ１１の奥行き方向の任意の
ビットにシェーディングされた色データの書込みを禁止
することができる。
【００３３】図２は図１の色データシェーディング演算
器５の構成を示すブロック図である。図において、色デ
ータシェーディング演算器５は８ビット減算器（８ ｂ
ｉｔｓｕｂｂｅｒ）５１と、１６ビット除算器（１６
ｂｉｔ ｄｉｖｉｄｅｒ）５２と、１６ビットデータレ
ジスタ（１６ ｂｉｔ ｄａｔａ ｒｅｇｉｓｔｅｒ）
５３と、１６ビット加算器（１６ ｂｉｔ ａｄｄｅ
ｒ）５４とから構成されている。ここで、１６ビットデ
ータレジスタ５３は内部を整数部８ビット及び小数部８
ビットとして使用する。
器５の構成を示すブロック図である。図において、色デ
ータシェーディング演算器５は８ビット減算器（８ ｂ
ｉｔｓｕｂｂｅｒ）５１と、１６ビット除算器（１６
ｂｉｔ ｄｉｖｉｄｅｒ）５２と、１６ビットデータレ
ジスタ（１６ ｂｉｔ ｄａｔａ ｒｅｇｉｓｔｅｒ）
５３と、１６ビット加算器（１６ ｂｉｔ ａｄｄｅ
ｒ）５４とから構成されている。ここで、１６ビットデ
ータレジスタ５３は内部を整数部８ビット及び小数部８
ビットとして使用する。
【００３４】色データシェーディング演算器５は色デー
タをシェーディングする際に、レジスタ群４から与えら
れた２点（描画開始点及び描画終了点）の画素の色デー
タと描画画素数とに基づいて２点間の色データの差を算
出する。
タをシェーディングする際に、レジスタ群４から与えら
れた２点（描画開始点及び描画終了点）の画素の色デー
タと描画画素数とに基づいて２点間の色データの差を算
出する。
【００３５】すなわち、８ビット減算器５１は描画終了
点の色データから描画開始点の色データを引いて、それ
ら２点間の差を算出する。１６ビット除算器５２は８ビ
ット減算器５１で算出された２点間の差を描画画素数で
割って２点間の色データの差分Δ値を算出する。
点の色データから描画開始点の色データを引いて、それ
ら２点間の差を算出する。１６ビット除算器５２は８ビ
ット減算器５１で算出された２点間の差を描画画素数で
割って２点間の色データの差分Δ値を算出する。
【００３６】上述したように、２点間の色データの差分
Δ値は、「［（描画終了点の色データ）−（描画開始点
の色データ）］／描画画素数」という計算式で求めるこ
とができる。この求められた２点間の色データの差分Δ
値は１６ビットデータレジスタ５３に保持される。
Δ値は、「［（描画終了点の色データ）−（描画開始点
の色データ）］／描画画素数」という計算式で求めるこ
とができる。この求められた２点間の色データの差分Δ
値は１６ビットデータレジスタ５３に保持される。
【００３７】描画開始点と描画終了点との間の各画素の
メモリセルアレイ１１に書込む色データを決定するに
は、１６ビット加算器５４で描画開始点の色データに２
点間の色データの差分Δ値を加算していくことによって
行う。
メモリセルアレイ１１に書込む色データを決定するに
は、１６ビット加算器５４で描画開始点の色データに２
点間の色データの差分Δ値を加算していくことによって
行う。
【００３８】すなわち、レジスタ＃ｎに描画開始点の色
データが格納されている場合、このレジスタ＃ｎに格納
された色データに１６ビットデータレジスタ５３に保持
された差分Δ値を１６ビット加算器５４で加算し、その
値をレジスタ＃（ｎ＋１）に画素の色データとして書込
む。
データが格納されている場合、このレジスタ＃ｎに格納
された色データに１６ビットデータレジスタ５３に保持
された差分Δ値を１６ビット加算器５４で加算し、その
値をレジスタ＃（ｎ＋１）に画素の色データとして書込
む。
【００３９】また、レジスタ＃（ｎ＋１）の色データに
差分Δ値を加算し、その値をレジスタ＃（ｎ＋２）に画
素の色データとして書込むというように、隣のレジスタ
に保持された色データに差分Δ値を加算してライトデー
タコントローラ３の制御でレジスタ群４に順次書込んで
いく。ここで、レジスタ群４には計算された色データの
整数部８ビットが書込まれる。
差分Δ値を加算し、その値をレジスタ＃（ｎ＋２）に画
素の色データとして書込むというように、隣のレジスタ
に保持された色データに差分Δ値を加算してライトデー
タコントローラ３の制御でレジスタ群４に順次書込んで
いく。ここで、レジスタ群４には計算された色データの
整数部８ビットが書込まれる。
【００４０】上記のようにして計算された色データの書
込み順序は、（描画開始点の色データが格納されたレジ
スタ番号）＜（描画終了点の色データが格納されたレジ
スタ番号）の場合、レジスタ群４の左から右の順とな
る。
込み順序は、（描画開始点の色データが格納されたレジ
スタ番号）＜（描画終了点の色データが格納されたレジ
スタ番号）の場合、レジスタ群４の左から右の順とな
る。
【００４１】一方、（描画開始点の色データが格納され
たレジスタ番号）＞（描画終了点の色データが格納され
たレジスタ番号）の場合、色データの書込み順序はレジ
スタ群４の右から左の順となる。
たレジスタ番号）＞（描画終了点の色データが格納され
たレジスタ番号）の場合、色データの書込み順序はレジ
スタ群４の右から左の順となる。
【００４２】例えば、シェーディングされた色データが
レジスタ＃２９〜＃２２８に格納され、描画開始点の色
データをｘ、描画終了点の色データをｙとすると、レジ
スタ＃３０にはｘ＋（ｘ−ｙ）／２００が、レジスタ＃
３１にはｘ＋２［（ｘ−ｙ）／２００］が夫々格納され
る。
レジスタ＃２９〜＃２２８に格納され、描画開始点の色
データをｘ、描画終了点の色データをｙとすると、レジ
スタ＃３０にはｘ＋（ｘ−ｙ）／２００が、レジスタ＃
３１にはｘ＋２［（ｘ−ｙ）／２００］が夫々格納され
る。
【００４３】以降、レジスタ＃３２〜＃２２７に順次差
分△値が累算された色データが格納され、レジスタ＃２
２８に描画終了点の色データｙが格納されるというよう
に順次Δ値［（ｘ−ｙ）／２００］が累算されて格納さ
れることになる。
分△値が累算された色データが格納され、レジスタ＃２
２８に描画終了点の色データｙが格納されるというよう
に順次Δ値［（ｘ−ｙ）／２００］が累算されて格納さ
れることになる。
【００４４】したがって、色データシェーディング演算
器５に１６ビット加算器５４の加算結果を保持するレジ
スタと、このレジスタと外部から入力される色データと
のうち一方を選択するセレクタとを設けて１６ビット加
算器５４の加算結果に順次Δ値を加算していくようにし
てもよい。
器５に１６ビット加算器５４の加算結果を保持するレジ
スタと、このレジスタと外部から入力される色データと
のうち一方を選択するセレクタとを設けて１６ビット加
算器５４の加算結果に順次Δ値を加算していくようにし
てもよい。
【００４５】このように、色データのシェーディングを
画像記憶素子の内部に設けた色データシェーディング演
算器５で行うことによって、色データをシェーディング
するための外部のハードウェアが不要となる。
画像記憶素子の内部に設けた色データシェーディング演
算器５で行うことによって、色データをシェーディング
するための外部のハードウェアが不要となる。
【００４６】よって、シェーディングの手法を用いて画
像を描画する際に充分な処理速度を得ることができ、部
品コスト及び部品実装面積を低減して装置の小型化を可
能とすることができる。
像を描画する際に充分な処理速度を得ることができ、部
品コスト及び部品実装面積を低減して装置の小型化を可
能とすることができる。
【００４７】また、１回のメモリアクセスで、シェーデ
ィングされた色データをラスタ方向に同時に描画するこ
とができるので、極めて高速なシェーディング描画を行
うことができる。
ィングされた色データをラスタ方向に同時に描画するこ
とができるので、極めて高速なシェーディング描画を行
うことができる。
【００４８】さらに、この１回のメモリアクセスで、シ
ェーディングされた色データに対するラスタ方向または
メモリの奥行き方向のマスクも行うことができるので、
シェーディングされた色データの配置やその色データ全
体に対する明暗等の制御を高速に行うことができる。
ェーディングされた色データに対するラスタ方向または
メモリの奥行き方向のマスクも行うことができるので、
シェーディングされた色データの配置やその色データ全
体に対する明暗等の制御を高速に行うことができる。
【００４９】
【発明の効果】以上説明したように本発明の画像処理装
置によれば、画素データ列のうち指定された画素データ
各々の色情報を予め設定された方向に順次可変してレジ
スタに書込み、このレジスタに書込まれた画素データの
色情報をメモリセルに転送することによって、シェーデ
ィングの手法を用いて画像を描画する際に充分な処理速
度を得ることができ、部品コスト及び部品実装面積を低
減して装置の小型化を可能とすることができるという効
果がある。
置によれば、画素データ列のうち指定された画素データ
各々の色情報を予め設定された方向に順次可変してレジ
スタに書込み、このレジスタに書込まれた画素データの
色情報をメモリセルに転送することによって、シェーデ
ィングの手法を用いて画像を描画する際に充分な処理速
度を得ることができ、部品コスト及び部品実装面積を低
減して装置の小型化を可能とすることができるという効
果がある。
【００５０】また、本発明の他の画像処理装置によれ
ば、可変された画素データの色情報をレジスタに書込む
際に外部から指定された画素データの色情報の書込みを
禁止することによって、シェーディングされた色情報に
対するラスタ方向のマスクを行うことができ、シェーデ
ィングされた色データの配置制御を高速化することがで
きるという効果がある。
ば、可変された画素データの色情報をレジスタに書込む
際に外部から指定された画素データの色情報の書込みを
禁止することによって、シェーディングされた色情報に
対するラスタ方向のマスクを行うことができ、シェーデ
ィングされた色データの配置制御を高速化することがで
きるという効果がある。
【００５１】さらに、本発明の別の画像処理装置によれ
ば、可変された画素データの色情報をレジスタに書込む
際に色情報を構成するビット情報のうち外部から指定さ
れたビット情報の書込みを禁止することによって、シェ
ーディングされた色情報に対するメモリの奥行き方向の
マスクを行うことができ、シェーディングされた色情報
全体に対する明暗等の制御を高速化することができると
いう効果がある。
ば、可変された画素データの色情報をレジスタに書込む
際に色情報を構成するビット情報のうち外部から指定さ
れたビット情報の書込みを禁止することによって、シェ
ーディングされた色情報に対するメモリの奥行き方向の
マスクを行うことができ、シェーディングされた色情報
全体に対する明暗等の制御を高速化することができると
いう効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の色データシェーディング演算器の構成を
示すブロック図である。
示すブロック図である。
２ カウンタ ３ ライトデータコントローラ ４ レジスタ群 ５ 色データシェーディング演算器 ６ シリアルライトコントローラ ７ ライトコントローラ ８ カラムアドレスデコーダ １１ メモリセルアレイ １４ ライトマスクレジスタ １５ ライトプレーンマスクコントローラ ５１ ８ビット減算器 ５２ １６ビット除算器 ５３ １６ビットデータレジスタ ５４ １６ビット加算器
Claims (5)
- 【請求項１】 各々色情報をもつ画素データ列を記憶す
る画像記憶素子を含む画像処理装置であって、前記画素
データ列の色情報を保持する保持手段と、前記保持手段
に保持された画素データ列の色情報のうち指定された画
素データ各々の色情報を予め設定された方向に順次可変
する色情報可変手段と、前記色情報可変手段で可変され
た色情報を前記保持手段に書込む書込み手段と、前記書
込み手段によって前記保持手段に書込まれた複数個の色
情報を同時に複数の画素データ列の色情報を格納するメ
モリセルに転送する手段とを前記画像記憶素子に有する
ことを特徴とする画像処理装置。 - 【請求項２】 前記書込み手段による前記色情報可変手
段で可変された色情報を前記保持手段に書込む際に外部
から指定された画素データの色情報の書込みを禁止する
手段を前記画像記憶素子に含むことを特徴とする請求項
１記載の画像処理装置。 - 【請求項３】 前記書込み手段による前記色情報可変手
段で可変された色情報を前記保持手段に書込む際に前記
色情報を構成するビット情報のうち外部から指定された
ビット情報の書込みを禁止する手段を前記画像記憶素子
に含むことを特徴とする請求項１または請求項２記載の
画像処理装置。 - 【請求項４】 前記色情報可変手段は、前記指定された
画素データの色情報うち描画開始点となる画素データの
色情報及び描画終了点となる画素データの色情報に基づ
いて前記描画開始点と前記描画終了点との間の画素デー
タ各々の色情報を順次可変するよう構成されたことを特
徴とする請求項１から請求項３のいずれか記載の画像処
理装置。 - 【請求項５】 前記色情報可変手段は、前記描画開始点
となる画素データの色情報と前記描画終了点となる画素
データの色情報との減算を行う減算手段と、前記減算手
段の減算結果を前記描画開始点と前記描画終了点との間
の画素数で除算する除算手段と、前記除算手段の除算結
果を隣合う画素データの色情報に加算する加算手段とか
ら構成されたことを特徴とする請求項４記載の画像処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051254A JP3055390B2 (ja) | 1994-02-23 | 1994-02-23 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051254A JP3055390B2 (ja) | 1994-02-23 | 1994-02-23 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07234948A JPH07234948A (ja) | 1995-09-05 |
| JP3055390B2 true JP3055390B2 (ja) | 2000-06-26 |
Family
ID=12881820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6051254A Expired - Fee Related JP3055390B2 (ja) | 1994-02-23 | 1994-02-23 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055390B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2885239B1 (ja) | 1998-02-27 | 1999-04-19 | 日本電気株式会社 | 画像処理装置 |
| MY125897A (en) | 1998-11-02 | 2006-08-30 | Seiko Epson Corp | Ink cartridge and printer using the same |
| JP4314702B2 (ja) * | 1998-11-26 | 2009-08-19 | セイコーエプソン株式会社 | 印刷装置、書込方法およびプリンタ |
| JP4395943B2 (ja) * | 1998-11-26 | 2010-01-13 | セイコーエプソン株式会社 | 印刷装置およびその情報の管理方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166473A (ja) * | 1986-01-20 | 1987-07-22 | Hitachi Ltd | 陰影図形発生装置 |
| EP0288629A1 (en) * | 1987-04-30 | 1988-11-02 | International Business Machines Corporation | Gouraud shading on graphics display apparatus |
-
1994
- 1994-02-23 JP JP6051254A patent/JP3055390B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07234948A (ja) | 1995-09-05 |
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