JPH06303122A - 入力回路 - Google Patents
入力回路Info
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- JPH06303122A JPH06303122A JP5091332A JP9133293A JPH06303122A JP H06303122 A JPH06303122 A JP H06303122A JP 5091332 A JP5091332 A JP 5091332A JP 9133293 A JP9133293 A JP 9133293A JP H06303122 A JPH06303122 A JP H06303122A
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- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＴＴＬやＣＭＯＳレベルの入力信号をＥＣＬ
信号に変換する際等に用いられる入力回路において、入
力信号の最高周波数の許容値を低下させることなく、ノ
イズパルスの発生を防止する。 【構成】 入力信号を検出して当該入力信号を所定電圧
に制限するレベルコンパレータＱ１、Ｑ２をＥＣＬ信号
出力のためのレベルコンパレータＱ３、Ｑ４の前段に設
ける。
信号に変換する際等に用いられる入力回路において、入
力信号の最高周波数の許容値を低下させることなく、ノ
イズパルスの発生を防止する。 【構成】 入力信号を検出して当該入力信号を所定電圧
に制限するレベルコンパレータＱ１、Ｑ２をＥＣＬ信号
出力のためのレベルコンパレータＱ３、Ｑ４の前段に設
ける。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＴＴＬまたはＣ
ＭＯＳレベルの入力信号をＥＣＬ信号に変換する際等に
用いられる入力回路（ＩＣ）に関する。
ＭＯＳレベルの入力信号をＥＣＬ信号に変換する際等に
用いられる入力回路（ＩＣ）に関する。
【０００２】
【従来の技術】図２はＴＴＬ、ＣＭＯＳレベルの入力信
号をＥＣＬ信号に変換回路（ＩＣ）である。
号をＥＣＬ信号に変換回路（ＩＣ）である。
【０００３】入力端子２にはＣＭＯＳ回路またはＴＴＬ
回路の出力ドライバによる入力信号が入力され、抵抗Ｒ
４を介してトランジスタＱ３のベースに接続される。一
方、基準電圧ＶＲはボルテイジホロワ１により低インピ
ーダンス化され抵抗Ｒ３を介してトランジスタＱ３のベ
ースに入力されるとともに抵抗Ｒ７と定電流源Ｉ１によ
って、所定の電圧降下させてトランジスタＱ４のベース
に入力される。
回路の出力ドライバによる入力信号が入力され、抵抗Ｒ
４を介してトランジスタＱ３のベースに接続される。一
方、基準電圧ＶＲはボルテイジホロワ１により低インピ
ーダンス化され抵抗Ｒ３を介してトランジスタＱ３のベ
ースに入力されるとともに抵抗Ｒ７と定電流源Ｉ１によ
って、所定の電圧降下させてトランジスタＱ４のベース
に入力される。
【０００４】トランジスタＱ３とトランジスタＱ４の各
エミッタは短絡され定電流源Ｉ３に接続されている。ト
ランジスタＱ３のコレクタ、トランジスタＱ４のコレク
タは各々抵抗Ｒ５，Ｒ６を介して電源端子ＶＣＣに接続
されおり、各々、逆相出力端子Ｑ及び正出力端子Ｑ＊と
なる。
エミッタは短絡され定電流源Ｉ３に接続されている。ト
ランジスタＱ３のコレクタ、トランジスタＱ４のコレク
タは各々抵抗Ｒ５，Ｒ６を介して電源端子ＶＣＣに接続
されおり、各々、逆相出力端子Ｑ及び正出力端子Ｑ＊と
なる。
【０００５】図４は入力端子２における入力信号とそれ
によるトランジスタＱ３のベースの電圧変化を示す端子
電圧図である。図４（ａ）はＣＭＯＳ回路の入力信号の
電圧範囲で電源電圧ＶＣＣが５ＶとするとＨレベルは４
〜５ＶでＬレベルは０〜１Ｖの範囲で保証されている。
によるトランジスタＱ３のベースの電圧変化を示す端子
電圧図である。図４（ａ）はＣＭＯＳ回路の入力信号の
電圧範囲で電源電圧ＶＣＣが５ＶとするとＨレベルは４
〜５ＶでＬレベルは０〜１Ｖの範囲で保証されている。
【０００６】図４（ｃ）はＴＴＬ回路の入力信号の電圧
範囲でＨレベルは２〜３．５ＶでＬレベルは０．２〜
０．４Ｖで保証されている。
範囲でＨレベルは２〜３．５ＶでＬレベルは０．２〜
０．４Ｖで保証されている。
【０００７】トランジスタＱ３、Ｑ４からなるレベルコ
ンパレータが比較電圧であるトランジスタＱ４のベース
電圧に対して、トランジスタＱ３のベース電圧がいかな
るＨ、Ｌレベル入力条件でもトランジスタＱ４に比べて
±４ＶＴ（ＶＴはｋＴ／ｑｋ：ボルツマン常数 Ｔ：絶
対温度 ｑ：電子１個の電荷）以上確保しなければなら
ない。高温動作時を考慮すると±１５０ｍＶは確保する
必要がある。つまり、ＣＭＯＳレベルが１Ｖの時（Ｌレ
ベルの最大時）、トランジスタＱ３のベース電圧−トラ
ンジスタＱ４のベース電圧が＜−０．１５Ｖかつ、ＴＴ
Ｌレベルが２Ｖのとき（Ｈレベルの最小時）、トランジ
スタＱ３のベース電圧−トランジスタＱ４のベース電圧
が＞０．１５Ｖが成り立つ必要がある。
ンパレータが比較電圧であるトランジスタＱ４のベース
電圧に対して、トランジスタＱ３のベース電圧がいかな
るＨ、Ｌレベル入力条件でもトランジスタＱ４に比べて
±４ＶＴ（ＶＴはｋＴ／ｑｋ：ボルツマン常数 Ｔ：絶
対温度 ｑ：電子１個の電荷）以上確保しなければなら
ない。高温動作時を考慮すると±１５０ｍＶは確保する
必要がある。つまり、ＣＭＯＳレベルが１Ｖの時（Ｌレ
ベルの最大時）、トランジスタＱ３のベース電圧−トラ
ンジスタＱ４のベース電圧が＜−０．１５Ｖかつ、ＴＴ
Ｌレベルが２Ｖのとき（Ｈレベルの最小時）、トランジ
スタＱ３のベース電圧−トランジスタＱ４のベース電圧
が＞０．１５Ｖが成り立つ必要がある。
【０００８】ここで例えば、基準電圧ＶＲを２．９Ｖと
しＲ４／Ｒ３の値を２とするとＣＭＯＳ、ＴＴＬ各入力
レベルのトランジスタＱ３のベース電圧は図４（ｂ）、
（ｄ）の様に電圧変換される。この場合トランジスタＱ
３のベース電圧は、ＣＭＯＳレベルが１Ｖのとき約２．
２７Ｖ、ＴＴＬレベルが２Ｖのとき２．６Ｖでありその
差は０．３Ｖを越えているので前記条件を満たしてい
る。トランジスタＱ４のベース電圧を２．４３５Ｖ程度
になるように抵抗Ｒ７及び定電流源Ｉ１を設定すると図
２の入力回路はＣＭＯＳ、ＴＴＬ各回路からの入力信号
を正及び逆相出力Ｑ、Ｑ＊端子に差動ＥＣＬ信号として
出力する。またＴＴＬ信号の一般的なスレシュホルドレ
ベル１．４ＶにおいてトランジスタＱ３のベース電圧は
２．４Ｖになり図２の入力回路のスレシュホルドレベル
と非常に近いのでこの件においても望ましい特性を持ち
合わせている。
しＲ４／Ｒ３の値を２とするとＣＭＯＳ、ＴＴＬ各入力
レベルのトランジスタＱ３のベース電圧は図４（ｂ）、
（ｄ）の様に電圧変換される。この場合トランジスタＱ
３のベース電圧は、ＣＭＯＳレベルが１Ｖのとき約２．
２７Ｖ、ＴＴＬレベルが２Ｖのとき２．６Ｖでありその
差は０．３Ｖを越えているので前記条件を満たしてい
る。トランジスタＱ４のベース電圧を２．４３５Ｖ程度
になるように抵抗Ｒ７及び定電流源Ｉ１を設定すると図
２の入力回路はＣＭＯＳ、ＴＴＬ各回路からの入力信号
を正及び逆相出力Ｑ、Ｑ＊端子に差動ＥＣＬ信号として
出力する。またＴＴＬ信号の一般的なスレシュホルドレ
ベル１．４ＶにおいてトランジスタＱ３のベース電圧は
２．４Ｖになり図２の入力回路のスレシュホルドレベル
と非常に近いのでこの件においても望ましい特性を持ち
合わせている。
【０００９】
【発明が解決しようとする課題】ところが図２に示す従
来の入力回路は特にトランジスタのコレクタ出力である
定電流源Ｉ３などに存在する寄生容量Ｃｘによって以下
の問題点が生じる。この問題点を図３を使用して説明す
る。図３（ａ）は入力端子２及びトランジスタＱ３のベ
ースの入力信号波形であり、図３（ｂ）、（ｃ）は各々
トランジスタＱ３、Ｑ４のコレクタの逆正相ＥＣＬ出力
信号である。
来の入力回路は特にトランジスタのコレクタ出力である
定電流源Ｉ３などに存在する寄生容量Ｃｘによって以下
の問題点が生じる。この問題点を図３を使用して説明す
る。図３（ａ）は入力端子２及びトランジスタＱ３のベ
ースの入力信号波形であり、図３（ｂ）、（ｃ）は各々
トランジスタＱ３、Ｑ４のコレクタの逆正相ＥＣＬ出力
信号である。
【００１０】時刻ｔ１以前ではのコレクタＱ３、Ｑ４の
エミッタ電圧はＶＲ−Ｒ７・Ｉ１−Ｖｆ（Ｖｆはトラン
ジスタの導通時のベースエミッタ間降下電圧）であり、
寄生容量Ｃｘの放電動作は終了している。
エミッタ電圧はＶＲ−Ｒ７・Ｉ１−Ｖｆ（Ｖｆはトラン
ジスタの導通時のベースエミッタ間降下電圧）であり、
寄生容量Ｃｘの放電動作は終了している。
【００１１】時刻ｔ１で入力信号がＬ→Ｈレベルに変化
したとき、トランジスタＱ３のベースエミッタ間電圧は
瞬時的に大電圧になりよって図３（ｂ）の様にトランジ
スタＱ３のコレクタに負のオーバーシュートを発生す
る。一方、トランジスタＱ４のベースエミッタ間電圧を
十分大きくしたがってトランジスタＱ４は直ちにＯＦＦ
状態にならなず寄生容量Ｃｘの充電が終了するまでその
コレクタ電圧は徐々に上昇する。入力信号のＨレベルが
５ＶのときトランジスタＱ３のエミッタ電圧が３．６−
Ｖｆになるまで寄生容量Ｃｘは充電される。
したとき、トランジスタＱ３のベースエミッタ間電圧は
瞬時的に大電圧になりよって図３（ｂ）の様にトランジ
スタＱ３のコレクタに負のオーバーシュートを発生す
る。一方、トランジスタＱ４のベースエミッタ間電圧を
十分大きくしたがってトランジスタＱ４は直ちにＯＦＦ
状態にならなず寄生容量Ｃｘの充電が終了するまでその
コレクタ電圧は徐々に上昇する。入力信号のＨレベルが
５ＶのときトランジスタＱ３のエミッタ電圧が３．６−
Ｖｆになるまで寄生容量Ｃｘは充電される。
【００１２】時刻ｔ２のとき、入力信号はＨ→Ｌレベル
に変化するのでトランジスタＱ３はＯＦＦし、トランジ
スタＱ３のコレクタ電圧はＬ→Ｈレベル変化する（図３
（ｂ））。しかし、トランジスタＱ４は寄生容量Ｃｘの
定電流源Ｉ３による放電動作が終了するまでＯＮしない
ので、そのコレクタ電圧はこの終了時間ｔ３からＬレベ
ルに変化する（図３（ｃ））。この放電動作はトランジ
スタＱ４のエミッタ電圧がＶＲ−Ｒ７・Ｉ１−Ｖｆにな
るまで続く。
に変化するのでトランジスタＱ３はＯＦＦし、トランジ
スタＱ３のコレクタ電圧はＬ→Ｈレベル変化する（図３
（ｂ））。しかし、トランジスタＱ４は寄生容量Ｃｘの
定電流源Ｉ３による放電動作が終了するまでＯＮしない
ので、そのコレクタ電圧はこの終了時間ｔ３からＬレベ
ルに変化する（図３（ｃ））。この放電動作はトランジ
スタＱ４のエミッタ電圧がＶＲ−Ｒ７・Ｉ１−Ｖｆにな
るまで続く。
【００１３】以上説明した従来例の差動ＥＣＬ出力信号
では入力信号がＨ→Ｌレベルに変化したとき論理レベル
が双方ともＨレベルになる期間（ｔ２からｔ３）が存在
し、この期間において次段のＥＣＬ回路において図３
（ｄ）ようにノイズパルスを発生したりパルスデューテ
ィーを悪化させる。特に入力信号がクロック信号のとき
致命的な場合が多い。このため、ノイズパルスの発生を
抑制するように時定数を含む回路を使用していたために
入力信号の最高周波数の許容値を低下させていた。
では入力信号がＨ→Ｌレベルに変化したとき論理レベル
が双方ともＨレベルになる期間（ｔ２からｔ３）が存在
し、この期間において次段のＥＣＬ回路において図３
（ｄ）ようにノイズパルスを発生したりパルスデューテ
ィーを悪化させる。特に入力信号がクロック信号のとき
致命的な場合が多い。このため、ノイズパルスの発生を
抑制するように時定数を含む回路を使用していたために
入力信号の最高周波数の許容値を低下させていた。
【００１４】本発明の目的は入力信号の最高周波数の許
容値を低下させることなく、ノイズパルスを発生しない
入力回路を提供することである。
容値を低下させることなく、ノイズパルスを発生しない
入力回路を提供することである。
【００１５】
【課題を解決するための手段及び作用】ＣＭＯＳ、ＴＴ
Ｌレベルの入力信号を差動ＥＣＬ信号に変換する入力回
路において、入力信号を減衰して入力する第１のレベル
コンパレータの被比較端子の最大電圧がＴＴＬ最小Ｈレ
ベル以上の近傍電圧に制限する第２のレベルコンパレー
タを設けたものである。
Ｌレベルの入力信号を差動ＥＣＬ信号に変換する入力回
路において、入力信号を減衰して入力する第１のレベル
コンパレータの被比較端子の最大電圧がＴＴＬ最小Ｈレ
ベル以上の近傍電圧に制限する第２のレベルコンパレー
タを設けたものである。
【００１６】
【実施例】図１は本発明を使用した入力回路（ＩＣ）の
実施例である。
実施例である。
【００１７】図２の従来例と同じ動作をするものについ
ては同番号が付けられている。以下、図２との差異につ
いて説明する。
ては同番号が付けられている。以下、図２との差異につ
いて説明する。
【００１８】トランジスタＱ３のベースに入力される減
衰入力信号はコレクタとベースが短絡されたトランジス
タＱ２に接続される。基準電圧ＶＲは抵抗Ｒ１と定電流
源Ｉ１からなる所定の電圧を降下させてトランジスタＱ
１のベースに接続させ、トランジスタＱ１のコレクタは
電源ＶＣＣに接続し、トランジスタＱ１のエミッタはト
ランジスタＱ２のエミッタと短絡させて、トランジスタ
Ｑ１のエミッタは定電流源Ｉ２に接続される。さらに抵
抗Ｒ２と定電流源Ｉ１からなる電圧を降下してトランジ
スタＱ４のベースに接続する。ここでＲ１＋Ｒ２＝Ｒ７
とする。
衰入力信号はコレクタとベースが短絡されたトランジス
タＱ２に接続される。基準電圧ＶＲは抵抗Ｒ１と定電流
源Ｉ１からなる所定の電圧を降下させてトランジスタＱ
１のベースに接続させ、トランジスタＱ１のコレクタは
電源ＶＣＣに接続し、トランジスタＱ１のエミッタはト
ランジスタＱ２のエミッタと短絡させて、トランジスタ
Ｑ１のエミッタは定電流源Ｉ２に接続される。さらに抵
抗Ｒ２と定電流源Ｉ１からなる電圧を降下してトランジ
スタＱ４のベースに接続する。ここでＲ１＋Ｒ２＝Ｒ７
とする。
【００１９】今、トランジスタＱ１のベース電圧をＴＴ
Ｌレベル最小Ｈレベル電圧２．６Ｖにするとトランジス
タＱ３のベース電圧が２．６Ｖより大きくなるとトラン
ジスタＱ２はＯＮし最大電流Ｉ２が抵抗Ｒ４と抵抗Ｒ３
にシンク電流としてながれトランジスタＱ３のベース電
圧の上昇を抑制する。もし、定電流源Ｉ２が（ＶＣＣ
（５Ｖ）−２．６Ｖ）／Ｒ４＋（ＶＲ（２．９Ｖ）−
２．６Ｖ）／Ｒ３を越える値に設定したときトランジス
タＱ３のベースの電圧は入力信号レベルいかなる場合に
も２．６Ｖを越えない。ところで、従来例の問題点は入
力信号がＨ及びＬレベルに変化したときの電位差分だけ
寄生容量Ｃｘを定電流源Ｉ３で放電動作させるために発
生する。本実施例ではこの最大電位差は０．２６５Ｖで
あり、従来例の１．１６５Ｖに比べて大幅に低減したの
で従来例の様な問題はなくなる。勿論、回路動作を満た
せばトランジスタＱ１のベース電圧はＴＴＬレベルの最
小Ｈレベルに限ったものではない。
Ｌレベル最小Ｈレベル電圧２．６Ｖにするとトランジス
タＱ３のベース電圧が２．６Ｖより大きくなるとトラン
ジスタＱ２はＯＮし最大電流Ｉ２が抵抗Ｒ４と抵抗Ｒ３
にシンク電流としてながれトランジスタＱ３のベース電
圧の上昇を抑制する。もし、定電流源Ｉ２が（ＶＣＣ
（５Ｖ）−２．６Ｖ）／Ｒ４＋（ＶＲ（２．９Ｖ）−
２．６Ｖ）／Ｒ３を越える値に設定したときトランジス
タＱ３のベースの電圧は入力信号レベルいかなる場合に
も２．６Ｖを越えない。ところで、従来例の問題点は入
力信号がＨ及びＬレベルに変化したときの電位差分だけ
寄生容量Ｃｘを定電流源Ｉ３で放電動作させるために発
生する。本実施例ではこの最大電位差は０．２６５Ｖで
あり、従来例の１．１６５Ｖに比べて大幅に低減したの
で従来例の様な問題はなくなる。勿論、回路動作を満た
せばトランジスタＱ１のベース電圧はＴＴＬレベルの最
小Ｈレベルに限ったものではない。
【００２０】以下、上述した入力回路の適用例を説明す
る。
る。
【００２１】図５はＬＢＰ（レーザー・ビーム・プリン
タ）や画像メモリなどに使用される同期クロック・ジェ
ネレータの構成例である。三角波信号を発生する三角波
ＶＣＯ３の充放電切換を制御する矩形波信号と水晶発振
器２より出力される基準クロック信号は位相比較器４で
位相比較される。これによって、三角波ＶＣＯ３の三角
波信号は基準クロック信号と等しく周波数の安定した信
号となる。この三角波信号はレベル比較器群５１〜５Ｎ
に入力され比較電圧群Ｖ１〜ＶＮと比較され充放電切換
信号とともに位相計測記憶部６に入力される。比較電圧
群Ｖ１〜ＶＮは三角波信号に対して適切に選ぶことによ
ってレベル比較器群５１〜５Ｎの出力パルスエッジが三
角波信号の１周期を等分割に領域分けできる。
タ）や画像メモリなどに使用される同期クロック・ジェ
ネレータの構成例である。三角波信号を発生する三角波
ＶＣＯ３の充放電切換を制御する矩形波信号と水晶発振
器２より出力される基準クロック信号は位相比較器４で
位相比較される。これによって、三角波ＶＣＯ３の三角
波信号は基準クロック信号と等しく周波数の安定した信
号となる。この三角波信号はレベル比較器群５１〜５Ｎ
に入力され比較電圧群Ｖ１〜ＶＮと比較され充放電切換
信号とともに位相計測記憶部６に入力される。比較電圧
群Ｖ１〜ＶＮは三角波信号に対して適切に選ぶことによ
ってレベル比較器群５１〜５Ｎの出力パルスエッジが三
角波信号の１周期を等分割に領域分けできる。
【００２２】一方、位相計測記憶部６には同期トリガ信
号１１を入力回路７を介して入力される。同期トリガ信
号はＬＢＰの場合、紙の横位置を代表するＢＤ（ビーム
・ディテクト）パルスであり、画像メモリの場合はビデ
オ信号水平同期信号である。この同期トリガ信号の所定
のエッジで前述のレベル比較出力パルスエッジをラッチ
することにより、同期トリガエッジの位相計測し記憶す
る。この同期トリガ位相データとレベル比較パルス群は
出力セット・リセット制御部に入力され、ＲＳＦＦ１０
に入力され出力信号１２を同期トリガ信号に同期した基
準クロック信号周波数と等しい同期クロック信号にす
る。この同期クロック信号は、ＬＢＰの場合は印画素ク
ロック、画像メモリの場合サンプリングクロックとな
る。同期精度はレベル比較器の個数で決定される。
号１１を入力回路７を介して入力される。同期トリガ信
号はＬＢＰの場合、紙の横位置を代表するＢＤ（ビーム
・ディテクト）パルスであり、画像メモリの場合はビデ
オ信号水平同期信号である。この同期トリガ信号の所定
のエッジで前述のレベル比較出力パルスエッジをラッチ
することにより、同期トリガエッジの位相計測し記憶す
る。この同期トリガ位相データとレベル比較パルス群は
出力セット・リセット制御部に入力され、ＲＳＦＦ１０
に入力され出力信号１２を同期トリガ信号に同期した基
準クロック信号周波数と等しい同期クロック信号にす
る。この同期クロック信号は、ＬＢＰの場合は印画素ク
ロック、画像メモリの場合サンプリングクロックとな
る。同期精度はレベル比較器の個数で決定される。
【００２３】また同期クロック周波数は２０ＭＨｚ以上
の周波数で同期精度もクロック周期の１／１０以下が望
まれているため位相計測記憶部６、出力セット・リセッ
ト制御部、ＲＳＦＦ１０などは高速のＥＣＬ回路が必要
になる。このため入力回路７はＣＭＯＳ、ＴＴＬレベル
からＥＣＬレベルに変換するものでなければならない。
加えて同期トリガエッジはただ一つであり、ノイズパル
ス発生やエッジがなまることによるジッタ発生はＬＢ
Ｐ、画像メモリとも画質を崩すので禁物である。したが
って、入力回路７は上述した入力回路でなければならな
い。
の周波数で同期精度もクロック周期の１／１０以下が望
まれているため位相計測記憶部６、出力セット・リセッ
ト制御部、ＲＳＦＦ１０などは高速のＥＣＬ回路が必要
になる。このため入力回路７はＣＭＯＳ、ＴＴＬレベル
からＥＣＬレベルに変換するものでなければならない。
加えて同期トリガエッジはただ一つであり、ノイズパル
ス発生やエッジがなまることによるジッタ発生はＬＢ
Ｐ、画像メモリとも画質を崩すので禁物である。したが
って、入力回路７は上述した入力回路でなければならな
い。
【００２４】図６はビデオ画像などの中間調画像を印画
するＬＢＰにおいてレーザービームを印画素内で画素情
報に応じてパルス幅変調する画素変調回路である。入力
端子１４には図５に示す同期クロックジェネレータの同
期クロック信号出力であるところの印画素クロック信号
が入力され入力回路７１を介して三角波信号発生部１３
に入力されこれと同期した三角波信号発生してレベルコ
ンパレータ１７に入力される。
するＬＢＰにおいてレーザービームを印画素内で画素情
報に応じてパルス幅変調する画素変調回路である。入力
端子１４には図５に示す同期クロックジェネレータの同
期クロック信号出力であるところの印画素クロック信号
が入力され入力回路７１を介して三角波信号発生部１３
に入力されこれと同期した三角波信号発生してレベルコ
ンパレータ１７に入力される。
【００２５】一方、入力端子１３１〜１３Ｘには画素情
報が印画素クロック単位で入力され各々入力回路７２〜
７Ｘを介してＤ／Ａ変換器１６に入力される。Ｄ／Ａ変
換器１６の出力電圧はレベル比較器１７に入力され前述
の三角波信号とレベル比較され画素情報に応じたパルス
幅の出力信号１５を発生してこれがレーザー照射量を制
御することにより印画像に階調を持たせる。画素情報の
ビット数が階調性を決定する。低電圧電源（ｅｘ．５
ｖ）で三角波信号を発生するためには充放電電流を高速
で切り換える電流ロジックであるＥＣＬ回路が必須であ
る。
報が印画素クロック単位で入力され各々入力回路７２〜
７Ｘを介してＤ／Ａ変換器１６に入力される。Ｄ／Ａ変
換器１６の出力電圧はレベル比較器１７に入力され前述
の三角波信号とレベル比較され画素情報に応じたパルス
幅の出力信号１５を発生してこれがレーザー照射量を制
御することにより印画像に階調を持たせる。画素情報の
ビット数が階調性を決定する。低電圧電源（ｅｘ．５
ｖ）で三角波信号を発生するためには充放電電流を高速
で切り換える電流ロジックであるＥＣＬ回路が必須であ
る。
【００２６】またＤ／Ａ変換器１６は印画素単位でレベ
ル比較電圧をできるだけ速く発生する必要がある（変換
時間を極力短く）ため、高速のＥＣＬ回路で構成する必
要がある。これより入力回路７１、７２〜７Ｘは本発明
を使用した入力回路が必要である。
ル比較電圧をできるだけ速く発生する必要がある（変換
時間を極力短く）ため、高速のＥＣＬ回路で構成する必
要がある。これより入力回路７１、７２〜７Ｘは本発明
を使用した入力回路が必要である。
【００２７】以上説明したように高速高精度なタイミン
グパルスを入力する入力回路が必要な回路システムが数
多くあり、特にＩＣ回路において本発明の入力回路は有
効である。
グパルスを入力する入力回路が必要な回路システムが数
多くあり、特にＩＣ回路において本発明の入力回路は有
効である。
【００２８】
【発明の効果】以上説明したように本発明によれば、広
いＨレベル範囲を所定レベル以下に制限するレベルコン
パレータを設けたことによりＣＭＯＳ及びＴＴＬレベル
の入力信号をＥＣＬレベルに変換する入力回路におい
て、入力信号の最高周波数の許容値を低下させることな
く、ノイズ・パルスの発生を防止することができる。
いＨレベル範囲を所定レベル以下に制限するレベルコン
パレータを設けたことによりＣＭＯＳ及びＴＴＬレベル
の入力信号をＥＣＬレベルに変換する入力回路におい
て、入力信号の最高周波数の許容値を低下させることな
く、ノイズ・パルスの発生を防止することができる。
【図１】本発明を実施した入力回路である。
【図２】従来の入力回路である。
【図３】従来の入力回路の動作タイムチャートである。
【図４】入力論理電圧の変換図である。
【図５】図１に示す入力回路を適用した同期クロック・
ジェネレータの構成図である。
ジェネレータの構成図である。
【図６】図１に示す入力回路を適用したＬＢＰの画素変
調回路の構成図である。
調回路の構成図である。
１ ボルテージホロア Ｑ３、Ｑ４ トランジスタ Ｒ１〜Ｒ６ 抵抗 Ｉ１〜Ｉ３ 低電流源
Claims (2)
- 【請求項１】 少なくとも１つのトランジスタペアのエ
ミッタを電気的に接続されている第１のレベルコンパレ
ータを含み、入力信号を所定のレベルに変換する入力回
路において、入力信号を検出し入力信号を所定電圧に制
限する第２のレベルコンパレータを含むことを特徴とす
る入力回路。 - 【請求項２】 請求項１に記載の入力回路において、前
記第２のレベルコンパレータは第１のレベルコンパレー
タの被比較入力端子にコレクタとベースを接続したトラ
ンジスタを含むことを特徴とする入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05091332A JP3143543B2 (ja) | 1993-04-19 | 1993-04-19 | 入力回路 |
| US08/225,311 US5463329A (en) | 1993-04-19 | 1994-04-08 | Input circuit for level-shifting TTL or CMOS to ECL signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05091332A JP3143543B2 (ja) | 1993-04-19 | 1993-04-19 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303122A true JPH06303122A (ja) | 1994-10-28 |
| JP3143543B2 JP3143543B2 (ja) | 2001-03-07 |
Family
ID=14023495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05091332A Expired - Fee Related JP3143543B2 (ja) | 1993-04-19 | 1993-04-19 | 入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463329A (ja) |
| JP (1) | JP3143543B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920729A (en) * | 1996-04-30 | 1999-07-06 | Vtc Inc. | Apparatus for providing pair of complementary outputs with first and subcircuits to convert non-complementary and complementary inputs to first and second pair of complementary output |
| US8121180B1 (en) * | 1999-10-07 | 2012-02-21 | Globalfoundries Inc. | Automatic output drive level control in home networking transceiver |
| DE10133500A1 (de) * | 2001-07-10 | 2003-01-30 | Siemens Ag | Verfahren zur Übertragung von Daten über eine Datenübertragungseinheit und Datenverarbeitungsanlage |
| US7082178B2 (en) * | 2001-12-14 | 2006-07-25 | Seiko Epson Corporation | Lock detector circuit for dejitter phase lock loop (PLL) |
| US8436671B2 (en) | 2010-08-19 | 2013-05-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Level shifters having diode-connected devices for input-output interfaces |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4518876A (en) * | 1983-03-30 | 1985-05-21 | Advanced Micro Devices, Inc. | TTL-ECL Input translation with AND/NAND function |
| US4700087A (en) * | 1986-12-23 | 1987-10-13 | Tektronix, Inc. | Logic signal level conversion circuit |
| US4806800A (en) * | 1987-11-20 | 1989-02-21 | Tandem Computers Incorporated | TTL-to-ECL input translator/driver circuit |
| JPH088484B2 (ja) * | 1989-07-27 | 1996-01-29 | 日本電気株式会社 | エミッタフォロワ回路 |
| US5075580A (en) * | 1990-09-06 | 1991-12-24 | Nvision, Inc. | Circuit for converting an ECL signal into a CMOS signal |
| US5349253A (en) * | 1992-12-17 | 1994-09-20 | Vtc Inc. | Logic translator interfacing between five-volt TTL/CMOS and three-volt CML |
-
1993
- 1993-04-19 JP JP05091332A patent/JP3143543B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-08 US US08/225,311 patent/US5463329A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5463329A (en) | 1995-10-31 |
| JP3143543B2 (ja) | 2001-03-07 |
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