JPH06302243A - リレー制御回路 - Google Patents
リレー制御回路Info
- Publication number
- JPH06302243A JPH06302243A JP5091423A JP9142393A JPH06302243A JP H06302243 A JPH06302243 A JP H06302243A JP 5091423 A JP5091423 A JP 5091423A JP 9142393 A JP9142393 A JP 9142393A JP H06302243 A JPH06302243 A JP H06302243A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- relay
- cpu
- input
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- Pending
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- Keying Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 CPUに異常が発生してもリレーを制御する
ことができるリレー制御回路を提供する。 【構成】 CPU2の正常動作時はスイッチ1がオンし
て入力信号ISが入力されると、CPU2から動作信号
CSが出力される。否定的論理和回路4bから制御信号
OSが出力されることによりリレー5が動作する。CP
U2の異常動作時は監視回路3がCPU2の異常を検出
して異常検出信号WSを出力する。スイッチ1がオンし
て入力信号ISが入力されると、論理積回路4aから出
力信号ASが出力される。否定的論理和回路4bから制
御信号OSが出力されてリレー5が動作する。よって、
CPU2に異常が発生してもスイッチ1の状態を検出し
てリレー5を制御することができる。
ことができるリレー制御回路を提供する。 【構成】 CPU2の正常動作時はスイッチ1がオンし
て入力信号ISが入力されると、CPU2から動作信号
CSが出力される。否定的論理和回路4bから制御信号
OSが出力されることによりリレー5が動作する。CP
U2の異常動作時は監視回路3がCPU2の異常を検出
して異常検出信号WSを出力する。スイッチ1がオンし
て入力信号ISが入力されると、論理積回路4aから出
力信号ASが出力される。否定的論理和回路4bから制
御信号OSが出力されてリレー5が動作する。よって、
CPU2に異常が発生してもスイッチ1の状態を検出し
てリレー5を制御することができる。
Description
【0001】
【産業上の利用分野】本発明は、リレー制御回路に関
し、特にCPUを有するリレー制御回路に関するもので
ある。
し、特にCPUを有するリレー制御回路に関するもので
ある。
【0002】
【従来の技術】図4は従来のリレー制御回路のブロック
図である。11はリレーを動作させるためのスイッチ、
12はスイッチ11の状態を監視してスイッチ11が操
作されたと判断すると動作信号を出力するCPU、15
はCPU12から動作信号が入力されると動作するリレ
ーである。ここではスイッチ11を手動操作の押しボタ
ンスイッチとして図示しているが、その他のスイッチ又
はその動作に相当する信号を出力する回路になっている
こともある。
図である。11はリレーを動作させるためのスイッチ、
12はスイッチ11の状態を監視してスイッチ11が操
作されたと判断すると動作信号を出力するCPU、15
はCPU12から動作信号が入力されると動作するリレ
ーである。ここではスイッチ11を手動操作の押しボタ
ンスイッチとして図示しているが、その他のスイッチ又
はその動作に相当する信号を出力する回路になっている
こともある。
【0003】次に、このようなリレー制御回路の動作に
ついて説明する。CPU12はスイッチ11の状態を常
に監視しており、例えばスイッチ11のチャタリングや
ノイズによる誤動作を防止するフィルタとして動作する
と共に、スイッチ11が何回押されたかあるいはその押
されたタイミング等を検出し、あらかじめ設定された条
件に基づいてスイッチ11の状態を判断する。そして、
スイッチ11がオン状態と判断すると「L」レベルの動
作信号を出力する。よって、図示しない電源から電流が
流れることによりリレー15が動作する。
ついて説明する。CPU12はスイッチ11の状態を常
に監視しており、例えばスイッチ11のチャタリングや
ノイズによる誤動作を防止するフィルタとして動作する
と共に、スイッチ11が何回押されたかあるいはその押
されたタイミング等を検出し、あらかじめ設定された条
件に基づいてスイッチ11の状態を判断する。そして、
スイッチ11がオン状態と判断すると「L」レベルの動
作信号を出力する。よって、図示しない電源から電流が
流れることによりリレー15が動作する。
【0004】
【発明が解決しようとする課題】従来のリレー制御回路
は以上のように構成されているので、CPUに異常が発
生するとスイッチの状態を監視して動作信号を出力する
ことができないので、リレーの制御を行うことができな
いという問題点があった。本発明は、上記課題を解決す
るために、CPUに異常が発生してもリレーを制御する
ことができるリレー制御回路を提供することを目的とす
る。
は以上のように構成されているので、CPUに異常が発
生するとスイッチの状態を監視して動作信号を出力する
ことができないので、リレーの制御を行うことができな
いという問題点があった。本発明は、上記課題を解決す
るために、CPUに異常が発生してもリレーを制御する
ことができるリレー制御回路を提供することを目的とす
る。
【0005】
【課題を解決するための手段】本発明は、動作命令であ
る入力信号を出力する入力回路と、入力信号に基づいて
判断して動作信号を出力するCPUと、CPUの動作が
異常と判断すると異常検出信号を出力する監視回路と、
動作信号が入力されるか又は異常検出信号及び入力信号
が入力されたときは制御信号を出力する制御信号出力回
路と、制御信号が入力されると動作するリレーとを有す
るものである。
る入力信号を出力する入力回路と、入力信号に基づいて
判断して動作信号を出力するCPUと、CPUの動作が
異常と判断すると異常検出信号を出力する監視回路と、
動作信号が入力されるか又は異常検出信号及び入力信号
が入力されたときは制御信号を出力する制御信号出力回
路と、制御信号が入力されると動作するリレーとを有す
るものである。
【0006】
【作用】本発明によれば、CPUに異常が発生すると監
視回路から異常検出信号が出力される。そして、入力回
路から入力信号が出力されると、この入力信号と異常検
出信号によって制御信号出力回路から制御信号が出力さ
れてリレーの制御が行われる。
視回路から異常検出信号が出力される。そして、入力回
路から入力信号が出力されると、この入力信号と異常検
出信号によって制御信号出力回路から制御信号が出力さ
れてリレーの制御が行われる。
【0007】
【実施例】図1は本発明の1実施例を示すリレー制御回
路のブロック図、図2はCPUの正常動作時におけるこ
のリレー制御回路の各部の信号波形を示す図、図3はC
PUの異常動作時におけるこのリレー制御回路の各部の
信号波形を示す図である。
路のブロック図、図2はCPUの正常動作時におけるこ
のリレー制御回路の各部の信号波形を示す図、図3はC
PUの異常動作時におけるこのリレー制御回路の各部の
信号波形を示す図である。
【0008】図1において、1はリレーを動作させるた
めの入力信号を出力する入力回路であるスイッチ、2は
図4の例と同様のCPU、3はCPU2の動作状態を常
時監視してCPU2が異常と判断すると異常検出信号を
出力する監視回路、4はリレーを動作させる制御信号を
出力する制御信号出力回路、4aはスイッチ1から出力
された入力信号と監視回路3から出力された異常検出信
号の論理積をとる制御信号出力回路4内の論理積回路、
4bはこの論理積回路4aの出力信号とCPU2から出
力される動作信号の否定的論理和をとることにより制御
信号を出力する否定的論理和回路、5は制御信号出力回
路4から制御信号が入力されると動作するリレーであ
る。
めの入力信号を出力する入力回路であるスイッチ、2は
図4の例と同様のCPU、3はCPU2の動作状態を常
時監視してCPU2が異常と判断すると異常検出信号を
出力する監視回路、4はリレーを動作させる制御信号を
出力する制御信号出力回路、4aはスイッチ1から出力
された入力信号と監視回路3から出力された異常検出信
号の論理積をとる制御信号出力回路4内の論理積回路、
4bはこの論理積回路4aの出力信号とCPU2から出
力される動作信号の否定的論理和をとることにより制御
信号を出力する否定的論理和回路、5は制御信号出力回
路4から制御信号が入力されると動作するリレーであ
る。
【0009】また、図1、2において、ISはスイッチ
1から出力される入力信号、CSはCPU2から出力さ
れる動作信号、ASは論理積回路4aから出力される出
力信号、WSは監視回路3から出力される異常検出信
号、OSは制御信号出力回路4から出力される制御信号
である。
1から出力される入力信号、CSはCPU2から出力さ
れる動作信号、ASは論理積回路4aから出力される出
力信号、WSは監視回路3から出力される異常検出信
号、OSは制御信号出力回路4から出力される制御信号
である。
【0010】次に、このようなリレー制御回路の動作を
説明する。まず、CPU2の正常動作時はスイッチ1が
オンして図2(b)のような入力信号ISが入力される
と、CPU2から図2(d)のような「H」レベルの動
作信号CSが出力される。そして、否定的論理和回路4
bから図2(e)のような制御信号OSが出力されるこ
とにより、図示しない電源から電流が流れてリレー5が
動作する。すなわち、CPU2が正常なときは図4の例
と同様の動作である。
説明する。まず、CPU2の正常動作時はスイッチ1が
オンして図2(b)のような入力信号ISが入力される
と、CPU2から図2(d)のような「H」レベルの動
作信号CSが出力される。そして、否定的論理和回路4
bから図2(e)のような制御信号OSが出力されるこ
とにより、図示しない電源から電流が流れてリレー5が
動作する。すなわち、CPU2が正常なときは図4の例
と同様の動作である。
【0011】このとき、監視回路3はCPU2の動作状
態を常に監視しているが、CPU2が正常なので、図2
(a)のように異常検出信号WSを出力しない。よっ
て、スイッチ1がオンして図2(b)のような入力信号
ISが入力されても、監視回路3から出力される異常検
出信号WSとこの入力信号ISの論理積をとる論理積回
路4aの出力信号ASは図2(c)のように「L」レベ
ルのままである。
態を常に監視しているが、CPU2が正常なので、図2
(a)のように異常検出信号WSを出力しない。よっ
て、スイッチ1がオンして図2(b)のような入力信号
ISが入力されても、監視回路3から出力される異常検
出信号WSとこの入力信号ISの論理積をとる論理積回
路4aの出力信号ASは図2(c)のように「L」レベ
ルのままである。
【0012】次に、CPU2に異常が発生すると、図3
(b)のように入力信号ISが入力されてもCPU2か
らは図3(d)のように動作信号CSは出力されず、リ
レー5を制御することができない。このとき、監視回路
3は、CPU2の異常を検出して図3(a)のような
「H」レベルの異常検出信号WSを出力する。
(b)のように入力信号ISが入力されてもCPU2か
らは図3(d)のように動作信号CSは出力されず、リ
レー5を制御することができない。このとき、監視回路
3は、CPU2の異常を検出して図3(a)のような
「H」レベルの異常検出信号WSを出力する。
【0013】ここで、スイッチ1がオンして図3(b)
のような入力信号ISが入力されると、論理積回路4a
の出力信号ASは図3(c)のように「H」レベルとな
る。そして、否定的論理和回路4bから図3(e)のよ
うな制御信号OSが出力されてリレー5が動作する。し
たがって、CPU2に異常が発生してもスイッチ1の状
態を検出してリレー5を制御することができる。
のような入力信号ISが入力されると、論理積回路4a
の出力信号ASは図3(c)のように「H」レベルとな
る。そして、否定的論理和回路4bから図3(e)のよ
うな制御信号OSが出力されてリレー5が動作する。し
たがって、CPU2に異常が発生してもスイッチ1の状
態を検出してリレー5を制御することができる。
【0014】このような監視回路3及び制御信号出力回
路4によるリレー5の制御は、正常動作時のCPU2に
よるリレー5の制御とは厳密には異なる。しかし、例え
ばこのリレー5が電力系統の遮断器を制御していて、C
PU2に異常が発生して遮断器を緊急に動作させたい場
合のようにとりあえず動作させたい状況では、その違い
は問題とはならない。
路4によるリレー5の制御は、正常動作時のCPU2に
よるリレー5の制御とは厳密には異なる。しかし、例え
ばこのリレー5が電力系統の遮断器を制御していて、C
PU2に異常が発生して遮断器を緊急に動作させたい場
合のようにとりあえず動作させたい状況では、その違い
は問題とはならない。
【0015】
【発明の効果】本発明によれば、CPUに異常が発生す
ると異常検出信号を出力する監視回路と、この異常検出
信号及び入力信号によって制御信号を出力する制御信号
出力回路とを用いることにより、CPUに異常が発生し
てもリレーを制御することができる。
ると異常検出信号を出力する監視回路と、この異常検出
信号及び入力信号によって制御信号を出力する制御信号
出力回路とを用いることにより、CPUに異常が発生し
てもリレーを制御することができる。
【図1】本発明の1実施例を示すリレー制御回路のブロ
ック図である。
ック図である。
【図2】CPUの正常動作時における図1のリレー制御
回路の各部の信号波形を示す図である。
回路の各部の信号波形を示す図である。
【図3】CPUの異常動作時における図1のリレー制御
回路の各部の信号波形を示す図である。
回路の各部の信号波形を示す図である。
【図4】従来のリレー制御回路のブロック図である。
1 スイッチ 2 CPU 3 監視回路 4 制御信号出力回路 4a 論理積回路 4b 否定的論理和回路 5 リレー IS 入力信号 CS 動作信号 WS 異常検出信号 OS 制御信号
Claims (1)
- 【請求項1】 動作命令である入力信号を出力する入力
回路と、 前記入力信号に基づいて判断して動作信号を出力するC
PUと、 前記CPUの動作が異常と判断すると異常検出信号を出
力する監視回路と、 前記動作信号が入力されるか又は前記異常検出信号及び
入力信号が入力されたときは制御信号を出力する制御信
号出力回路と、 前記制御信号が入力されると動作するリレーとを有する
ことを特徴とするリレー制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5091423A JPH06302243A (ja) | 1993-04-19 | 1993-04-19 | リレー制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5091423A JPH06302243A (ja) | 1993-04-19 | 1993-04-19 | リレー制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06302243A true JPH06302243A (ja) | 1994-10-28 |
Family
ID=14025972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5091423A Pending JPH06302243A (ja) | 1993-04-19 | 1993-04-19 | リレー制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06302243A (ja) |
-
1993
- 1993-04-19 JP JP5091423A patent/JPH06302243A/ja active Pending
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