JPH06302243A - リレー制御回路 - Google Patents
リレー制御回路Info
- Publication number
- JPH06302243A JPH06302243A JP5091423A JP9142393A JPH06302243A JP H06302243 A JPH06302243 A JP H06302243A JP 5091423 A JP5091423 A JP 5091423A JP 9142393 A JP9142393 A JP 9142393A JP H06302243 A JPH06302243 A JP H06302243A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- relay
- cpu
- input
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵに異常が発生してもリレーを制御する
ことができるリレー制御回路を提供する。 【構成】 ＣＰＵ２の正常動作時はスイッチ１がオンし
て入力信号ＩＳが入力されると、ＣＰＵ２から動作信号
ＣＳが出力される。否定的論理和回路４ｂから制御信号
ＯＳが出力されることによりリレー５が動作する。ＣＰ
Ｕ２の異常動作時は監視回路３がＣＰＵ２の異常を検出
して異常検出信号ＷＳを出力する。スイッチ１がオンし
て入力信号ＩＳが入力されると、論理積回路４ａから出
力信号ＡＳが出力される。否定的論理和回路４ｂから制
御信号ＯＳが出力されてリレー５が動作する。よって、
ＣＰＵ２に異常が発生してもスイッチ１の状態を検出し
てリレー５を制御することができる。
ことができるリレー制御回路を提供する。 【構成】 ＣＰＵ２の正常動作時はスイッチ１がオンし
て入力信号ＩＳが入力されると、ＣＰＵ２から動作信号
ＣＳが出力される。否定的論理和回路４ｂから制御信号
ＯＳが出力されることによりリレー５が動作する。ＣＰ
Ｕ２の異常動作時は監視回路３がＣＰＵ２の異常を検出
して異常検出信号ＷＳを出力する。スイッチ１がオンし
て入力信号ＩＳが入力されると、論理積回路４ａから出
力信号ＡＳが出力される。否定的論理和回路４ｂから制
御信号ＯＳが出力されてリレー５が動作する。よって、
ＣＰＵ２に異常が発生してもスイッチ１の状態を検出し
てリレー５を制御することができる。
Description
【０００１】
【産業上の利用分野】本発明は、リレー制御回路に関
し、特にＣＰＵを有するリレー制御回路に関するもので
ある。
し、特にＣＰＵを有するリレー制御回路に関するもので
ある。
【０００２】
【従来の技術】図４は従来のリレー制御回路のブロック
図である。１１はリレーを動作させるためのスイッチ、
１２はスイッチ１１の状態を監視してスイッチ１１が操
作されたと判断すると動作信号を出力するＣＰＵ、１５
はＣＰＵ１２から動作信号が入力されると動作するリレ
ーである。ここではスイッチ１１を手動操作の押しボタ
ンスイッチとして図示しているが、その他のスイッチ又
はその動作に相当する信号を出力する回路になっている
こともある。
図である。１１はリレーを動作させるためのスイッチ、
１２はスイッチ１１の状態を監視してスイッチ１１が操
作されたと判断すると動作信号を出力するＣＰＵ、１５
はＣＰＵ１２から動作信号が入力されると動作するリレ
ーである。ここではスイッチ１１を手動操作の押しボタ
ンスイッチとして図示しているが、その他のスイッチ又
はその動作に相当する信号を出力する回路になっている
こともある。
【０００３】次に、このようなリレー制御回路の動作に
ついて説明する。ＣＰＵ１２はスイッチ１１の状態を常
に監視しており、例えばスイッチ１１のチャタリングや
ノイズによる誤動作を防止するフィルタとして動作する
と共に、スイッチ１１が何回押されたかあるいはその押
されたタイミング等を検出し、あらかじめ設定された条
件に基づいてスイッチ１１の状態を判断する。そして、
スイッチ１１がオン状態と判断すると「Ｌ」レベルの動
作信号を出力する。よって、図示しない電源から電流が
流れることによりリレー１５が動作する。
ついて説明する。ＣＰＵ１２はスイッチ１１の状態を常
に監視しており、例えばスイッチ１１のチャタリングや
ノイズによる誤動作を防止するフィルタとして動作する
と共に、スイッチ１１が何回押されたかあるいはその押
されたタイミング等を検出し、あらかじめ設定された条
件に基づいてスイッチ１１の状態を判断する。そして、
スイッチ１１がオン状態と判断すると「Ｌ」レベルの動
作信号を出力する。よって、図示しない電源から電流が
流れることによりリレー１５が動作する。
【０００４】
【発明が解決しようとする課題】従来のリレー制御回路
は以上のように構成されているので、ＣＰＵに異常が発
生するとスイッチの状態を監視して動作信号を出力する
ことができないので、リレーの制御を行うことができな
いという問題点があった。本発明は、上記課題を解決す
るために、ＣＰＵに異常が発生してもリレーを制御する
ことができるリレー制御回路を提供することを目的とす
る。
は以上のように構成されているので、ＣＰＵに異常が発
生するとスイッチの状態を監視して動作信号を出力する
ことができないので、リレーの制御を行うことができな
いという問題点があった。本発明は、上記課題を解決す
るために、ＣＰＵに異常が発生してもリレーを制御する
ことができるリレー制御回路を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、動作命令であ
る入力信号を出力する入力回路と、入力信号に基づいて
判断して動作信号を出力するＣＰＵと、ＣＰＵの動作が
異常と判断すると異常検出信号を出力する監視回路と、
動作信号が入力されるか又は異常検出信号及び入力信号
が入力されたときは制御信号を出力する制御信号出力回
路と、制御信号が入力されると動作するリレーとを有す
るものである。
る入力信号を出力する入力回路と、入力信号に基づいて
判断して動作信号を出力するＣＰＵと、ＣＰＵの動作が
異常と判断すると異常検出信号を出力する監視回路と、
動作信号が入力されるか又は異常検出信号及び入力信号
が入力されたときは制御信号を出力する制御信号出力回
路と、制御信号が入力されると動作するリレーとを有す
るものである。
【０００６】
【作用】本発明によれば、ＣＰＵに異常が発生すると監
視回路から異常検出信号が出力される。そして、入力回
路から入力信号が出力されると、この入力信号と異常検
出信号によって制御信号出力回路から制御信号が出力さ
れてリレーの制御が行われる。
視回路から異常検出信号が出力される。そして、入力回
路から入力信号が出力されると、この入力信号と異常検
出信号によって制御信号出力回路から制御信号が出力さ
れてリレーの制御が行われる。
【０００７】
【実施例】図１は本発明の１実施例を示すリレー制御回
路のブロック図、図２はＣＰＵの正常動作時におけるこ
のリレー制御回路の各部の信号波形を示す図、図３はＣ
ＰＵの異常動作時におけるこのリレー制御回路の各部の
信号波形を示す図である。
路のブロック図、図２はＣＰＵの正常動作時におけるこ
のリレー制御回路の各部の信号波形を示す図、図３はＣ
ＰＵの異常動作時におけるこのリレー制御回路の各部の
信号波形を示す図である。
【０００８】図１において、１はリレーを動作させるた
めの入力信号を出力する入力回路であるスイッチ、２は
図４の例と同様のＣＰＵ、３はＣＰＵ２の動作状態を常
時監視してＣＰＵ２が異常と判断すると異常検出信号を
出力する監視回路、４はリレーを動作させる制御信号を
出力する制御信号出力回路、４ａはスイッチ１から出力
された入力信号と監視回路３から出力された異常検出信
号の論理積をとる制御信号出力回路４内の論理積回路、
４ｂはこの論理積回路４ａの出力信号とＣＰＵ２から出
力される動作信号の否定的論理和をとることにより制御
信号を出力する否定的論理和回路、５は制御信号出力回
路４から制御信号が入力されると動作するリレーであ
る。
めの入力信号を出力する入力回路であるスイッチ、２は
図４の例と同様のＣＰＵ、３はＣＰＵ２の動作状態を常
時監視してＣＰＵ２が異常と判断すると異常検出信号を
出力する監視回路、４はリレーを動作させる制御信号を
出力する制御信号出力回路、４ａはスイッチ１から出力
された入力信号と監視回路３から出力された異常検出信
号の論理積をとる制御信号出力回路４内の論理積回路、
４ｂはこの論理積回路４ａの出力信号とＣＰＵ２から出
力される動作信号の否定的論理和をとることにより制御
信号を出力する否定的論理和回路、５は制御信号出力回
路４から制御信号が入力されると動作するリレーであ
る。
【０００９】また、図１、２において、ＩＳはスイッチ
１から出力される入力信号、ＣＳはＣＰＵ２から出力さ
れる動作信号、ＡＳは論理積回路４ａから出力される出
力信号、ＷＳは監視回路３から出力される異常検出信
号、ＯＳは制御信号出力回路４から出力される制御信号
である。
１から出力される入力信号、ＣＳはＣＰＵ２から出力さ
れる動作信号、ＡＳは論理積回路４ａから出力される出
力信号、ＷＳは監視回路３から出力される異常検出信
号、ＯＳは制御信号出力回路４から出力される制御信号
である。
【００１０】次に、このようなリレー制御回路の動作を
説明する。まず、ＣＰＵ２の正常動作時はスイッチ１が
オンして図２（ｂ）のような入力信号ＩＳが入力される
と、ＣＰＵ２から図２（ｄ）のような「Ｈ」レベルの動
作信号ＣＳが出力される。そして、否定的論理和回路４
ｂから図２（ｅ）のような制御信号ＯＳが出力されるこ
とにより、図示しない電源から電流が流れてリレー５が
動作する。すなわち、ＣＰＵ２が正常なときは図４の例
と同様の動作である。
説明する。まず、ＣＰＵ２の正常動作時はスイッチ１が
オンして図２（ｂ）のような入力信号ＩＳが入力される
と、ＣＰＵ２から図２（ｄ）のような「Ｈ」レベルの動
作信号ＣＳが出力される。そして、否定的論理和回路４
ｂから図２（ｅ）のような制御信号ＯＳが出力されるこ
とにより、図示しない電源から電流が流れてリレー５が
動作する。すなわち、ＣＰＵ２が正常なときは図４の例
と同様の動作である。
【００１１】このとき、監視回路３はＣＰＵ２の動作状
態を常に監視しているが、ＣＰＵ２が正常なので、図２
（ａ）のように異常検出信号ＷＳを出力しない。よっ
て、スイッチ１がオンして図２（ｂ）のような入力信号
ＩＳが入力されても、監視回路３から出力される異常検
出信号ＷＳとこの入力信号ＩＳの論理積をとる論理積回
路４ａの出力信号ＡＳは図２（ｃ）のように「Ｌ」レベ
ルのままである。
態を常に監視しているが、ＣＰＵ２が正常なので、図２
（ａ）のように異常検出信号ＷＳを出力しない。よっ
て、スイッチ１がオンして図２（ｂ）のような入力信号
ＩＳが入力されても、監視回路３から出力される異常検
出信号ＷＳとこの入力信号ＩＳの論理積をとる論理積回
路４ａの出力信号ＡＳは図２（ｃ）のように「Ｌ」レベ
ルのままである。
【００１２】次に、ＣＰＵ２に異常が発生すると、図３
（ｂ）のように入力信号ＩＳが入力されてもＣＰＵ２か
らは図３（ｄ）のように動作信号ＣＳは出力されず、リ
レー５を制御することができない。このとき、監視回路
３は、ＣＰＵ２の異常を検出して図３（ａ）のような
「Ｈ」レベルの異常検出信号ＷＳを出力する。
（ｂ）のように入力信号ＩＳが入力されてもＣＰＵ２か
らは図３（ｄ）のように動作信号ＣＳは出力されず、リ
レー５を制御することができない。このとき、監視回路
３は、ＣＰＵ２の異常を検出して図３（ａ）のような
「Ｈ」レベルの異常検出信号ＷＳを出力する。
【００１３】ここで、スイッチ１がオンして図３（ｂ）
のような入力信号ＩＳが入力されると、論理積回路４ａ
の出力信号ＡＳは図３（ｃ）のように「Ｈ」レベルとな
る。そして、否定的論理和回路４ｂから図３（ｅ）のよ
うな制御信号ＯＳが出力されてリレー５が動作する。し
たがって、ＣＰＵ２に異常が発生してもスイッチ１の状
態を検出してリレー５を制御することができる。
のような入力信号ＩＳが入力されると、論理積回路４ａ
の出力信号ＡＳは図３（ｃ）のように「Ｈ」レベルとな
る。そして、否定的論理和回路４ｂから図３（ｅ）のよ
うな制御信号ＯＳが出力されてリレー５が動作する。し
たがって、ＣＰＵ２に異常が発生してもスイッチ１の状
態を検出してリレー５を制御することができる。
【００１４】このような監視回路３及び制御信号出力回
路４によるリレー５の制御は、正常動作時のＣＰＵ２に
よるリレー５の制御とは厳密には異なる。しかし、例え
ばこのリレー５が電力系統の遮断器を制御していて、Ｃ
ＰＵ２に異常が発生して遮断器を緊急に動作させたい場
合のようにとりあえず動作させたい状況では、その違い
は問題とはならない。
路４によるリレー５の制御は、正常動作時のＣＰＵ２に
よるリレー５の制御とは厳密には異なる。しかし、例え
ばこのリレー５が電力系統の遮断器を制御していて、Ｃ
ＰＵ２に異常が発生して遮断器を緊急に動作させたい場
合のようにとりあえず動作させたい状況では、その違い
は問題とはならない。
【００１５】
【発明の効果】本発明によれば、ＣＰＵに異常が発生す
ると異常検出信号を出力する監視回路と、この異常検出
信号及び入力信号によって制御信号を出力する制御信号
出力回路とを用いることにより、ＣＰＵに異常が発生し
てもリレーを制御することができる。
ると異常検出信号を出力する監視回路と、この異常検出
信号及び入力信号によって制御信号を出力する制御信号
出力回路とを用いることにより、ＣＰＵに異常が発生し
てもリレーを制御することができる。
【図１】本発明の１実施例を示すリレー制御回路のブロ
ック図である。
ック図である。
【図２】ＣＰＵの正常動作時における図１のリレー制御
回路の各部の信号波形を示す図である。
回路の各部の信号波形を示す図である。
【図３】ＣＰＵの異常動作時における図１のリレー制御
回路の各部の信号波形を示す図である。
回路の各部の信号波形を示す図である。
【図４】従来のリレー制御回路のブロック図である。
１ スイッチ ２ ＣＰＵ ３ 監視回路 ４ 制御信号出力回路 ４ａ 論理積回路 ４ｂ 否定的論理和回路 ５ リレー ＩＳ 入力信号 ＣＳ 動作信号 ＷＳ 異常検出信号 ＯＳ 制御信号
Claims (1)
- 【請求項１】 動作命令である入力信号を出力する入力
回路と、 前記入力信号に基づいて判断して動作信号を出力するＣ
ＰＵと、 前記ＣＰＵの動作が異常と判断すると異常検出信号を出
力する監視回路と、 前記動作信号が入力されるか又は前記異常検出信号及び
入力信号が入力されたときは制御信号を出力する制御信
号出力回路と、 前記制御信号が入力されると動作するリレーとを有する
ことを特徴とするリレー制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091423A JPH06302243A (ja) | 1993-04-19 | 1993-04-19 | リレー制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091423A JPH06302243A (ja) | 1993-04-19 | 1993-04-19 | リレー制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302243A true JPH06302243A (ja) | 1994-10-28 |
Family
ID=14025972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091423A Pending JPH06302243A (ja) | 1993-04-19 | 1993-04-19 | リレー制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302243A (ja) |
-
1993
- 1993-04-19 JP JP5091423A patent/JPH06302243A/ja active Pending
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