JPH06289956A - 着脱型情報処理装置 - Google Patents
着脱型情報処理装置Info
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- JPH06289956A JPH06289956A JP5073340A JP7334093A JPH06289956A JP H06289956 A JPH06289956 A JP H06289956A JP 5073340 A JP5073340 A JP 5073340A JP 7334093 A JP7334093 A JP 7334093A JP H06289956 A JPH06289956 A JP H06289956A
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- Japan
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- ppm
- local bus
- auxiliary storage
- cpu
- storage device
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Abstract
(57)【要約】
【目的】パーソナルプロセッサモジュール（ＰＰＭ）と
ドッキングステーション（ＤＳ）から成る着脱型情報処
理装置において、ＰＰＭ内の補助記憶装置を他のＰＰＭ
から利用可能とすること。 【構成】ＤＳに二つ以上のＰＰＭ接続部を設け、ある接
続部に装着されたＰＰＭ（スレーブＰＰＭ）のＣＰＵと
バスブリッジ回路を不活性化する。スレーブＰＰＭ内の
補助記憶装置は、接続部のローカルバスを介して、他の
ＰＰＭ内のＣＰＵからアクセスできる。 【効果】ＰＰＭを買い替えたりした場合に、補助記憶装
置に蓄積されている重要な情報を、円滑に他のＰＰＭへ
転送することができる。
ドッキングステーション（ＤＳ）から成る着脱型情報処
理装置において、ＰＰＭ内の補助記憶装置を他のＰＰＭ
から利用可能とすること。 【構成】ＤＳに二つ以上のＰＰＭ接続部を設け、ある接
続部に装着されたＰＰＭ（スレーブＰＰＭ）のＣＰＵと
バスブリッジ回路を不活性化する。スレーブＰＰＭ内の
補助記憶装置は、接続部のローカルバスを介して、他の
ＰＰＭ内のＣＰＵからアクセスできる。 【効果】ＰＰＭを買い替えたりした場合に、補助記憶装
置に蓄積されている重要な情報を、円滑に他のＰＰＭへ
転送することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ワークステーション、
パソコンのような情報処理装置の分野において、特定の
コンポーネントを取り外して持ち運びできるよな着脱型
情報処理装置に係わり、その使い勝手、操作性を向上す
る手段に関する。
パソコンのような情報処理装置の分野において、特定の
コンポーネントを取り外して持ち運びできるよな着脱型
情報処理装置に係わり、その使い勝手、操作性を向上す
る手段に関する。
【０００２】
【従来の技術】現在、パソコンの普及に伴いその利用形
態が多様化しつつある。その一つとして、一人が複数の
パソコンを利用する傾向にあることである。具体的な例
として、オフィスで使用するデスクトップ型パソコン、
出張時に携帯するノート型パソコン及び自宅で使用する
低価格パソコンの３機種を使うビジネスマンが挙げられ
る。
態が多様化しつつある。その一つとして、一人が複数の
パソコンを利用する傾向にあることである。具体的な例
として、オフィスで使用するデスクトップ型パソコン、
出張時に携帯するノート型パソコン及び自宅で使用する
低価格パソコンの３機種を使うビジネスマンが挙げられ
る。
【０００３】このような要求に応えるため、着脱型パソ
コンが登場した。その考え方は、オフィスで使用してい
るデスクトップ型パソコンから携帯時に必要な要素だけ
を取り外して使用できることである。その基本構成は、
ノート型パソコンとドッキングステーション（以下、Ｄ
Ｓと略記する。）であり、ノート型パソコンを接続する
とデスクトップ型パソコンとして使用できる。具体的な
製品例としては、米国Apple社の「Macintosh PowerBook
Duo」などがある。
コンが登場した。その考え方は、オフィスで使用してい
るデスクトップ型パソコンから携帯時に必要な要素だけ
を取り外して使用できることである。その基本構成は、
ノート型パソコンとドッキングステーション（以下、Ｄ
Ｓと略記する。）であり、ノート型パソコンを接続する
とデスクトップ型パソコンとして使用できる。具体的な
製品例としては、米国Apple社の「Macintosh PowerBook
Duo」などがある。
【０００４】
【発明が解決しようとする課題】以上述べた従来技術で
はノート型パソコンが持ち運びの対象となるが、本発明
では、携帯性の向上を狙って、ＣＰＵ、メモリおよびび
ＨＤＤからなるコンポーネントを本体から着脱できるシ
ステムを想定する。ここで、上記コンポーネントはパー
ソナルプロセッサモジュール（以下、ＰＰＭと略記す
る）、ＰＰＭ以外のＩ／Ｏなどを有する部分をドッキン
グステーション（以下ＤＳと略記する）と定義する。Ｐ
ＰＭとＤＳは、ビデオシステムのカセットテープとビデ
オデッキの関係と同じイメージである。ＰＰＭとＤＳは
個々には何も機能しないが、ＰＰＭをＤＳに装着すると
使用可能なパソコンとして機能する。
はノート型パソコンが持ち運びの対象となるが、本発明
では、携帯性の向上を狙って、ＣＰＵ、メモリおよびび
ＨＤＤからなるコンポーネントを本体から着脱できるシ
ステムを想定する。ここで、上記コンポーネントはパー
ソナルプロセッサモジュール（以下、ＰＰＭと略記す
る）、ＰＰＭ以外のＩ／Ｏなどを有する部分をドッキン
グステーション（以下ＤＳと略記する）と定義する。Ｐ
ＰＭとＤＳは、ビデオシステムのカセットテープとビデ
オデッキの関係と同じイメージである。ＰＰＭとＤＳは
個々には何も機能しないが、ＰＰＭをＤＳに装着すると
使用可能なパソコンとして機能する。
【０００５】このようなＰＰＭとＤＳから成る着脱型情
報処理装置に関して、次のような課題がある。すなわ
ち、近年はＰＰＭ内のＣＰＵの性能増加がめざましい。
パソコンの分野では、米国Intel社のi386、i486が現在
主流であるが、ここ１〜２年のうちにはPentiumと呼ば
れる高性能ＣＰＵが主流となると予想されている。また
内部でクロックを逓倍するオーバードライブプロセッサ
の登場もある。
報処理装置に関して、次のような課題がある。すなわ
ち、近年はＰＰＭ内のＣＰＵの性能増加がめざましい。
パソコンの分野では、米国Intel社のi386、i486が現在
主流であるが、ここ１〜２年のうちにはPentiumと呼ば
れる高性能ＣＰＵが主流となると予想されている。また
内部でクロックを逓倍するオーバードライブプロセッサ
の登場もある。
【０００６】従来の形態のパソコンでは、新しいＣＰＵ
が登場すると本体を全部買い替えるか、あるいはマザー
ボードと呼ばれるパソコン内部のボードを交換して対応
していた。
が登場すると本体を全部買い替えるか、あるいはマザー
ボードと呼ばれるパソコン内部のボードを交換して対応
していた。
【０００７】一方、本発明の特徴であるＰＰＭは、小型
のモジュールの中にＣＰＵを始めとする基本要素を備え
ている。そのため新しいＣＰＵが登場したなら、その新
しいＣＰＵを持つＰＰＭに買い替えることになる。
のモジュールの中にＣＰＵを始めとする基本要素を備え
ている。そのため新しいＣＰＵが登場したなら、その新
しいＣＰＵを持つＰＰＭに買い替えることになる。
【０００８】このとき、ＰＰＭは内部に補助記憶装置を
備えていることが特徴であるが、ＣＰＵが新しくなって
も情報の価値はなんら変わらず重要であるから、古いＰ
ＰＭの補助記憶装置から新しいＰＰＭの補助記憶装置へ
内容を複写する必要がある。
備えていることが特徴であるが、ＣＰＵが新しくなって
も情報の価値はなんら変わらず重要であるから、古いＰ
ＰＭの補助記憶装置から新しいＰＰＭの補助記憶装置へ
内容を複写する必要がある。
【０００９】ＣＰＵのアップグレードだけではなく、た
とえば補助記憶装置の容量が大きなＰＰＭに買い替えた
ときも、内容を転送する必要が出てくる。
とえば補助記憶装置の容量が大きなＰＰＭに買い替えた
ときも、内容を転送する必要が出てくる。
【００１０】本発明の目的は、ＰＰＭ内の補助記憶装置
の情報を、他のＰＰＭの補助記憶装置として利用するこ
とと、他のＰＰＭ内の補助記憶装置へ円滑に内容を複写
する手段を提供することである。
の情報を、他のＰＰＭの補助記憶装置として利用するこ
とと、他のＰＰＭ内の補助記憶装置へ円滑に内容を複写
する手段を提供することである。
【００１１】
【課題を解決するための手段】目的を達成するために、
ＤＳに二つ以上のＰＰＭ接続部を備える接続部のバスを
ローカルバスと呼ぶ。なお本発明では、ＰＣＩ（Periph
eral Components Interconnect）規格を想定する。
ＤＳに二つ以上のＰＰＭ接続部を備える接続部のバスを
ローカルバスと呼ぶ。なお本発明では、ＰＣＩ（Periph
eral Components Interconnect）規格を想定する。
【００１２】ＤＳからは接続部を通して、あるＰＰＭに
は内部のＣＰＵを動作させてマスタＰＰＭとなり得るこ
とを示す信号を供給する。また他のＰＰＭには内部のＣ
ＰＵなどの動作を停止させスレーブＰＰＭを指令する信
号を供給する。
は内部のＣＰＵを動作させてマスタＰＰＭとなり得るこ
とを示す信号を供給する。また他のＰＰＭには内部のＣ
ＰＵなどの動作を停止させスレーブＰＰＭを指令する信
号を供給する。
【００１３】ＰＰＭは、ＤＳから与えられた動作のモー
ドを示す信号に基づいて、ＣＰＵとバスブリッジ回路を
停止させる。
ドを示す信号に基づいて、ＣＰＵとバスブリッジ回路を
停止させる。
【００１４】またＰＰＭにおいては、補助記憶装置はロ
ーカルバスに接続されているものとする。
ーカルバスに接続されているものとする。
【００１５】ローカルバスに接続されている補助記憶装
置は、元々ＣＰＵが動作可能かどうかにかかわらず、ロ
ーカルバスを介して外部からアクセス可能である。
置は、元々ＣＰＵが動作可能かどうかにかかわらず、ロ
ーカルバスを介して外部からアクセス可能である。
【００１６】よってスレーブＰＰＭの補助記憶装置は、
マスタＰＰＭからアクセスを行える。つまりマスタＰＰ
Ｍは、スレーブＰＰＭの補助記憶装置の内容を読みだ
し、自分の補助記憶装置へと転送すれば情報の複写が容
易に行える。
マスタＰＰＭからアクセスを行える。つまりマスタＰＰ
Ｍは、スレーブＰＰＭの補助記憶装置の内容を読みだ
し、自分の補助記憶装置へと転送すれば情報の複写が容
易に行える。
【００１７】
【作用】ＤＳには、二つ以上のＰＰＭ接続部を設けてお
く。本発明の特徴は、二つ以上のＰＰＭ接続部をＤＳに
設けたことと、ＰＰＭに対しマスタないしはスレーブを
通知する手段を設けたことである。
く。本発明の特徴は、二つ以上のＰＰＭ接続部をＤＳに
設けたことと、ＰＰＭに対しマスタないしはスレーブを
通知する手段を設けたことである。
【００１８】通知する手段は、たとえば、特定のＰＰＭ
接続部に装着したＰＰＭがマスタＰＰＭになるよう、ま
た他のＰＰＭ接続部に装着したＰＰＭがスレーブＰＰＭ
になるよう、固定的な信号を与える。
接続部に装着したＰＰＭがマスタＰＰＭになるよう、ま
た他のＰＰＭ接続部に装着したＰＰＭがスレーブＰＰＭ
になるよう、固定的な信号を与える。
【００１９】あるいは、ＰＰＭから出力されるＰＰＭの
種別信号を読み取って、たとえば上位のＣＰＵを持って
いるＰＰＭをマスタとし、下位のＣＰＵを持っているＰ
ＰＭをスレーブとするように切り替えてもよい。上位の
ＣＰＵというのは、一般に言えば性能が高い方である。
こうすれば、ＤＳと組み合わせた装置全体を、高速なＣ
ＰＵで動作させることができるからである。
種別信号を読み取って、たとえば上位のＣＰＵを持って
いるＰＰＭをマスタとし、下位のＣＰＵを持っているＰ
ＰＭをスレーブとするように切り替えてもよい。上位の
ＣＰＵというのは、一般に言えば性能が高い方である。
こうすれば、ＤＳと組み合わせた装置全体を、高速なＣ
ＰＵで動作させることができるからである。
【００２０】あるいは、使用者の設定によって、どの接
続部のＰＰＭをマスタするかを任意に決めるようにして
もよい。
続部のＰＰＭをマスタするかを任意に決めるようにして
もよい。
【００２１】スレーブＰＰＭのＣＰＵを停止するには、
電源を供給しない、クロックを入力しない、バスホール
ド信号を入力し続けバス権を与えない、などの各種の方
法がある。バスブリッジを停止させるには、全端子をハ
イインピーダンス状態にするピンを使用する、ないしは
外部バッファ回路によってハイインピーダンスに見せ
る、ブリッジ回路にリセットを入力し続ける、などの各
種の方法がある。
電源を供給しない、クロックを入力しない、バスホール
ド信号を入力し続けバス権を与えない、などの各種の方
法がある。バスブリッジを停止させるには、全端子をハ
イインピーダンス状態にするピンを使用する、ないしは
外部バッファ回路によってハイインピーダンスに見せ
る、ブリッジ回路にリセットを入力し続ける、などの各
種の方法がある。
【００２２】補助記憶装置はローカルバスに接続されて
いる。ローカルバスのデバイスは、基本的にどこからで
もアクセス可能である。例えばＤＭＡＣやバスマスタを
考えれば理解できよう。したがって、マスタＰＰＭのＣ
ＰＵからスレーブＰＰＭの補助記憶装置をアクセスする
ことも問題なくできる。考慮しなければならないのは、
そのままではマスタＰＰＭの補助記憶装置制御部とスレ
ーブＰＰＭの補助記憶制御部のＩ／Ｏアドレスが同一で
あり衝突を起こすことである。しかしこれは、スレーブ
ＰＰＭ側の補助記憶装置制御部のアドレスを他へマッピ
ングすることで解決できる。
いる。ローカルバスのデバイスは、基本的にどこからで
もアクセス可能である。例えばＤＭＡＣやバスマスタを
考えれば理解できよう。したがって、マスタＰＰＭのＣ
ＰＵからスレーブＰＰＭの補助記憶装置をアクセスする
ことも問題なくできる。考慮しなければならないのは、
そのままではマスタＰＰＭの補助記憶装置制御部とスレ
ーブＰＰＭの補助記憶制御部のＩ／Ｏアドレスが同一で
あり衝突を起こすことである。しかしこれは、スレーブ
ＰＰＭ側の補助記憶装置制御部のアドレスを他へマッピ
ングすることで解決できる。
【００２３】具体的には、スレーブＰＰＭ側の補助記憶
装置制御部のアドレス設定は、通常電源投入時に行われ
る。マスタＰＰＭのＣＰＵが、ローカルバス上の１デバ
イスとして認識し他のデバイスと衝突しないようアドレ
スを設定すればよい。これを自動コンフィグレーション
機能と呼ぶ。
装置制御部のアドレス設定は、通常電源投入時に行われ
る。マスタＰＰＭのＣＰＵが、ローカルバス上の１デバ
イスとして認識し他のデバイスと衝突しないようアドレ
スを設定すればよい。これを自動コンフィグレーション
機能と呼ぶ。
【００２４】
【実施例】以下に、本発明の実施例を説明する。
【００２５】図１は、本発明で説明するＰＰＭとＤＳの
外観図である。１ＡはＰＰＭ１、１ＢはＰＰＭ２、２は
ＤＳ、３ＡはＤＳ２のマスタＰＰＭ接続部、３ＢはＤＳ
２のスレーブＰＰＭ接続部、４は表示装置、５はキーボ
ードである。
外観図である。１ＡはＰＰＭ１、１ＢはＰＰＭ２、２は
ＤＳ、３ＡはＤＳ２のマスタＰＰＭ接続部、３ＢはＤＳ
２のスレーブＰＰＭ接続部、４は表示装置、５はキーボ
ードである。
【００２６】本システムを使用するときは、ＰＰＭ１を
ＤＳ２のマスタ接続部３Ａに装着する。ＰＰＭ１を持ち
運ぶ時は、ＤＳ２から取り外し、例えば職場と家庭との
間を携帯する。ＰＰＭ１は一つで、ＤＳを職場と家庭の
両方に設置しておけばよい。ノート型情報処理装置に比
べると、ＰＰＭ１は表示装置４やキーボード５を含まな
い構成のため、小型軽量であり携帯性に優れていると言
える。
ＤＳ２のマスタ接続部３Ａに装着する。ＰＰＭ１を持ち
運ぶ時は、ＤＳ２から取り外し、例えば職場と家庭との
間を携帯する。ＰＰＭ１は一つで、ＤＳを職場と家庭の
両方に設置しておけばよい。ノート型情報処理装置に比
べると、ＰＰＭ１は表示装置４やキーボード５を含まな
い構成のため、小型軽量であり携帯性に優れていると言
える。
【００２７】次に、ＰＰＭ１とＤＳ２の概念を明確にす
るために、ＰＰＭが一つの場合について内部の基本構成
を説明する。図４はＰＰＭ１とＤＳ２の内部ブロック図
である。ＰＰＭ１は、システム回路１０と、ＤＳ２と橋
渡しをする接続部１１で構成する。システム回路１０の
中で、１２はＣＰＵ、１３はバスブリッジ回路、１４は
メモリ、１５はリードオンリーメモリ（以下ＲＯＭと略
記する）、１６はハードディスクドライブ（以下、ＨＤ
Ｄと略記する）制御回路、１７は補助記憶装置の一例で
あるＨＤＤ、１８はローカルバスである。
るために、ＰＰＭが一つの場合について内部の基本構成
を説明する。図４はＰＰＭ１とＤＳ２の内部ブロック図
である。ＰＰＭ１は、システム回路１０と、ＤＳ２と橋
渡しをする接続部１１で構成する。システム回路１０の
中で、１２はＣＰＵ、１３はバスブリッジ回路、１４は
メモリ、１５はリードオンリーメモリ（以下ＲＯＭと略
記する）、１６はハードディスクドライブ（以下、ＨＤ
Ｄと略記する）制御回路、１７は補助記憶装置の一例で
あるＨＤＤ、１８はローカルバスである。
【００２８】ＤＳ２は、システム回路２０、ＰＰＭ１と
橋渡しをする接続部２１、電力を供給する電源制御回路
２３で構成される。また、システム回路１０と２０は、
接続部１１と２１で接続されたローカルバス１８を通し
各種情報の授受ができる。このように、ＰＰＭ１とＤＳ
２は、接続部１１と２１を接点として着脱可能である。
橋渡しをする接続部２１、電力を供給する電源制御回路
２３で構成される。また、システム回路１０と２０は、
接続部１１と２１で接続されたローカルバス１８を通し
各種情報の授受ができる。このように、ＰＰＭ１とＤＳ
２は、接続部１１と２１を接点として着脱可能である。
【００２９】ここで、ＤＳ２内のシステム回路２０の詳
細な構成を説明する。ローカルバス１８に接続している
デバイスとして、３０はネットワーク接続用のＬＡＮ回
路、３１は音声、映像などの信号をデジタル処理するＤ
ＳＰ回路、３２は表示装置４に必要な情報を表示する表
示制御回路３２、３３はファイル装置などに情報を出し
入れを制御するＳＣＳＩ制御回路、３４と３５はＳＣＳ
Ｉ回路３３が制御するＨＤＤとＣＤ−ＲＯＭ、３６はロ
ーカルバス１８とＩ／Ｏバス３７の橋渡しをするＩ／Ｏ
制御回路である。Ｉ／Ｏバス３７に接続するデバイスと
して、３８〜４０は各種Ｉ／Ｏカードを装着できる拡張
スロット、４１はキーボード５を制御するキーボード制
御回路、４２はフロッピーディスクを制御するＦＤＣ、
４３は各種システム情報を格納する不揮発性ＲＡＭ、４
４はプリンタを制御するプリンタ制御回路である。
細な構成を説明する。ローカルバス１８に接続している
デバイスとして、３０はネットワーク接続用のＬＡＮ回
路、３１は音声、映像などの信号をデジタル処理するＤ
ＳＰ回路、３２は表示装置４に必要な情報を表示する表
示制御回路３２、３３はファイル装置などに情報を出し
入れを制御するＳＣＳＩ制御回路、３４と３５はＳＣＳ
Ｉ回路３３が制御するＨＤＤとＣＤ−ＲＯＭ、３６はロ
ーカルバス１８とＩ／Ｏバス３７の橋渡しをするＩ／Ｏ
制御回路である。Ｉ／Ｏバス３７に接続するデバイスと
して、３８〜４０は各種Ｉ／Ｏカードを装着できる拡張
スロット、４１はキーボード５を制御するキーボード制
御回路、４２はフロッピーディスクを制御するＦＤＣ、
４３は各種システム情報を格納する不揮発性ＲＡＭ、４
４はプリンタを制御するプリンタ制御回路である。
【００３０】これら、システム回路２０内の全てのデバ
イスは、接続部１１と２２が接続さている状態におい
て、ＰＰＭ１内のＣＰＵ１２によってアクセスされるこ
とが可能である。この場合のシステム全体の動作につい
て以下に説明する。
イスは、接続部１１と２２が接続さている状態におい
て、ＰＰＭ１内のＣＰＵ１２によってアクセスされるこ
とが可能である。この場合のシステム全体の動作につい
て以下に説明する。
【００３１】電源制御回路２３から接続部２１および１
１を経由して電力の供給を受け、ＣＰＵ１２は動作を開
始する。先ず、ＲＯＭ１５内に格納した初期化プログラ
ムを実行する。この初期化プログラムは、システム回路
１０及びシステム回路２０内の各デバイスの接続を認識
し、初期化に必要な情報を設定する。設定される情報
は、デバイスのＩ／Ｏアドレス、使用割り込みレベル、
使用バスアービトレーションレベル、レジスタの初期情
報、などである。これらは、初期化処理内の自動コンフ
ィグレーションルーチンによって行われ、複数のデバイ
スを同一のＩ／Ｏアドレスへ割り当てないよう工夫され
る。なお、これら設定は、ローカルバス１８のコンフィ
グレーション空間へのアクセスを通じて、各デバイスへ
与えられる。
１を経由して電力の供給を受け、ＣＰＵ１２は動作を開
始する。先ず、ＲＯＭ１５内に格納した初期化プログラ
ムを実行する。この初期化プログラムは、システム回路
１０及びシステム回路２０内の各デバイスの接続を認識
し、初期化に必要な情報を設定する。設定される情報
は、デバイスのＩ／Ｏアドレス、使用割り込みレベル、
使用バスアービトレーションレベル、レジスタの初期情
報、などである。これらは、初期化処理内の自動コンフ
ィグレーションルーチンによって行われ、複数のデバイ
スを同一のＩ／Ｏアドレスへ割り当てないよう工夫され
る。なお、これら設定は、ローカルバス１８のコンフィ
グレーション空間へのアクセスを通じて、各デバイスへ
与えられる。
【００３２】以上の初期化処理終了後、ＨＤＤ１７に格
納してあるＯＳをＲＡＭ１４へ読み込み、ＯＳが起動さ
れる。
納してあるＯＳをＲＡＭ１４へ読み込み、ＯＳが起動さ
れる。
【００３３】次に図２に、本発明の特徴である複数のＰ
ＰＭ１をＤＳ２に接続した場合を示す。この図でのＤＳ
２は、接続部２１Ａと２１Ｂを持つ。またそれらに対
し、ＰＰＭ動作指令信号８０Ａと８０Ｂが追加される。
本例では、接続部２１Ａに接続されるＰＰＭ１をマスタ
とし、接続部２１Ｂに接続されるＰＰＭ１をスレーブと
するために、動作指令信号８０Ａはアクティブレベル
（Ｈ）に、８０Ｂはインアクティブレベル（Ｌ）に固定
して考える。
ＰＭ１をＤＳ２に接続した場合を示す。この図でのＤＳ
２は、接続部２１Ａと２１Ｂを持つ。またそれらに対
し、ＰＰＭ動作指令信号８０Ａと８０Ｂが追加される。
本例では、接続部２１Ａに接続されるＰＰＭ１をマスタ
とし、接続部２１Ｂに接続されるＰＰＭ１をスレーブと
するために、動作指令信号８０Ａはアクティブレベル
（Ｈ）に、８０Ｂはインアクティブレベル（Ｌ）に固定
して考える。
【００３４】ＰＰＭ１Ａ、１Ｂは、図２で説明したＰＰ
Ｍ１と基本的に同じである。ただし、動作指令信号８０
によってＣＰＵ１２の動作を停止するか否かの停止制御
回路８１が追加されている。
Ｍ１と基本的に同じである。ただし、動作指令信号８０
によってＣＰＵ１２の動作を停止するか否かの停止制御
回路８１が追加されている。
【００３５】図３にＰＰＭ内の停止制御回路８１と、Ｃ
ＰＵ１２とバスブリッジ回路１３との関係の一例を示
す。本例では説明を簡単にするために、動作指令信号８
０をＣＰＵ１２のバスホールド端子HOLD８２へ反転入力
する。すなわち、動作指令信号８０がインアクティブレ
ベルでは、バスホールド状態となってＣＰＵ１２は外部
動作を行わない。
ＰＵ１２とバスブリッジ回路１３との関係の一例を示
す。本例では説明を簡単にするために、動作指令信号８
０をＣＰＵ１２のバスホールド端子HOLD８２へ反転入力
する。すなわち、動作指令信号８０がインアクティブレ
ベルでは、バスホールド状態となってＣＰＵ１２は外部
動作を行わない。
【００３６】また、メモリ１４などがローカルバスから
のアクセスで反応しないよう、バスブリッジ回路１３も
動作を停止させる必要がある。ここでは、Intel社のロ
ーカルバスコントローラＬＳＩ S82424TXを想定する。
一つの制御例として、電源が安定したかどうかを示すPW
ROK端子８３を、動作指令信号８０がインアクティブの
ときはＬにする。これはS82424TXにはリセットとして働
く。これによって、ローカルバス１８の信号であるPCIR
STとCLKxxとREQ#を除くすべてのローカルバス信号がハ
イインピーダンス状態となる。また図には記載していな
いが、ローカルバスのREQ#信号はインアクティブレベル
になる。
のアクセスで反応しないよう、バスブリッジ回路１３も
動作を停止させる必要がある。ここでは、Intel社のロ
ーカルバスコントローラＬＳＩ S82424TXを想定する。
一つの制御例として、電源が安定したかどうかを示すPW
ROK端子８３を、動作指令信号８０がインアクティブの
ときはＬにする。これはS82424TXにはリセットとして働
く。これによって、ローカルバス１８の信号であるPCIR
STとCLKxxとREQ#を除くすべてのローカルバス信号がハ
イインピーダンス状態となる。また図には記載していな
いが、ローカルバスのREQ#信号はインアクティブレベル
になる。
【００３７】ローカルバスの仕様としては、PCIRSTとCL
Kxxをドライブしてよいのは一つのバスブリッジ回路１
３に限定されている。そこで、この二つの信号を、動作
指令信号８０によってバッファリングする。
Kxxをドライブしてよいのは一つのバスブリッジ回路１
３に限定されている。そこで、この二つの信号を、動作
指令信号８０によってバッファリングする。
【００３８】REQ#信号はインアクティブレベルを保持し
ているので、他のローカルバス１８デバイスには影響を
与えない。
ているので、他のローカルバス１８デバイスには影響を
与えない。
【００３９】以上によって、ＣＰＵ１２だけでなく、バ
スブリッジ回路１３も不活性の状態になる。
スブリッジ回路１３も不活性の状態になる。
【００４０】さて電源投入後、ＰＰＭ１ＡのＣＰＵ１２
Ａは動作を開始する。先ず、ＲＯＭ１５Ａ内に格納した
初期化プログラムを実行する。この初期化プログラム
は、ローカルバス上に接続されているすべてのデバイス
を走査する。よって、システム回路１０及びシステム回
路２０内の各デバイスの接続を認識するだけでなく、ロ
ーカルバスＰＰＭ１Ｂ内のＨＤＤ制御回路１６Ｂもロー
カルバスの１スレーブとして認識する。そのため自動コ
ンフィグレーションではＨＤＤ制御回路１６Ｂも対象と
なり、複数のデバイスを同一のＩ／Ｏアドレスへ割り当
てないよう設定される。なお、これら設定は、ローカル
バス１８のコンフィグレーション空間へのアクセスを通
じて、各デバイスへ与えられる。
Ａは動作を開始する。先ず、ＲＯＭ１５Ａ内に格納した
初期化プログラムを実行する。この初期化プログラム
は、ローカルバス上に接続されているすべてのデバイス
を走査する。よって、システム回路１０及びシステム回
路２０内の各デバイスの接続を認識するだけでなく、ロ
ーカルバスＰＰＭ１Ｂ内のＨＤＤ制御回路１６Ｂもロー
カルバスの１スレーブとして認識する。そのため自動コ
ンフィグレーションではＨＤＤ制御回路１６Ｂも対象と
なり、複数のデバイスを同一のＩ／Ｏアドレスへ割り当
てないよう設定される。なお、これら設定は、ローカル
バス１８のコンフィグレーション空間へのアクセスを通
じて、各デバイスへ与えられる。
【００４１】ＯＳは、ＰＰＭ１ＡのＨＤＤ１７Ａからロ
ードされるが、以降はＨＤＤ１７Ｂは別ドライブとして
アクセスが可能となる。つまり、複数のＰＰＭ１Ａ、１
Ｂの補助記憶装置間で、データをやりとりできるように
なる。
ードされるが、以降はＨＤＤ１７Ｂは別ドライブとして
アクセスが可能となる。つまり、複数のＰＰＭ１Ａ、１
Ｂの補助記憶装置間で、データをやりとりできるように
なる。
【００４２】当然ながら、ローカルバス１８にPCIRST信
号とCLKxx信号を供給するのはマスタＰＰＭ１Ａであ
る。スレーブＰＰＭ側は、すべてのローカルバス信号１
８出力をハイインピーダンス状態にしているため、信号
が衝突したり誤動作を招くようなことはない。
号とCLKxx信号を供給するのはマスタＰＰＭ１Ａであ
る。スレーブＰＰＭ側は、すべてのローカルバス信号１
８出力をハイインピーダンス状態にしているため、信号
が衝突したり誤動作を招くようなことはない。
【００４３】以上で本発明の概略の説明を終わるが、二
つ以上のＰＰＭ１をＤＳ２へ装着し、一つのＰＰＭ１を
生かして他のＰＰＭ内の補助記憶装置をアクセスするこ
とが本発明の特徴である。したがって、その実現方法に
はいくつかの応用が考えられる。以下にいくつかの例を
挙げる。
つ以上のＰＰＭ１をＤＳ２へ装着し、一つのＰＰＭ１を
生かして他のＰＰＭ内の補助記憶装置をアクセスするこ
とが本発明の特徴である。したがって、その実現方法に
はいくつかの応用が考えられる。以下にいくつかの例を
挙げる。
【００４４】ＰＰＭ１Ｂ内のＣＰＵ１２Ｂは、HOLD端子
８２によって外部へのバスサイクルを発生することがで
きない。つまり、停止しているかのように見える。停止
しているのであるから、消費電力低減を目的として、電
源を与えなかったり、クロック周波数を低くしてもよ
い。これはＣＰＵ１２Ｂだけではなく、メモリ１４など
の使用していない部分へも消費電力低減制御を適用して
もよい。
８２によって外部へのバスサイクルを発生することがで
きない。つまり、停止しているかのように見える。停止
しているのであるから、消費電力低減を目的として、電
源を与えなかったり、クロック周波数を低くしてもよ
い。これはＣＰＵ１２Ｂだけではなく、メモリ１４など
の使用していない部分へも消費電力低減制御を適用して
もよい。
【００４５】バスブリッジ回路１３を不活性にする方法
は、その回路ないしはＬＳＩによって端子の機能が異な
るため、特に限定されるものではない。
は、その回路ないしはＬＳＩによって端子の機能が異な
るため、特に限定されるものではない。
【００４６】またＤＳ２の接続部２１Ａ、２１Ｂにそれ
ぞれマスタ、スレーブを固定したが、可変にしてもよ
い。ＰＰＭの種別によって、たとえば高速なＣＰＵ１２
を持つ方をマスタＰＰＭとするようにするなどの工夫が
考えられる。
ぞれマスタ、スレーブを固定したが、可変にしてもよ
い。ＰＰＭの種別によって、たとえば高速なＣＰＵ１２
を持つ方をマスタＰＰＭとするようにするなどの工夫が
考えられる。
【００４７】また、電源投入時にはマスタ、スレーブの
両ＰＰＭ１Ａ、１Ｂとも動作させておき、スレーブＰＰ
Ｍ１Ｂ内での必要な初期設定を済ませた後、ＣＰＵ１２
Ｂをソフトウェア的に停止させてもよい。というのも、
バスブリッジ回路１３によっては、内部レジスタをある
程度設定しておく必要がある場合を考慮したものであ
り、内部レジスタはローカルバスからはアクセスできな
いときに自らのＣＰＵ１２が設定のみ行わせる必要があ
るからである。
両ＰＰＭ１Ａ、１Ｂとも動作させておき、スレーブＰＰ
Ｍ１Ｂ内での必要な初期設定を済ませた後、ＣＰＵ１２
Ｂをソフトウェア的に停止させてもよい。というのも、
バスブリッジ回路１３によっては、内部レジスタをある
程度設定しておく必要がある場合を考慮したものであ
り、内部レジスタはローカルバスからはアクセスできな
いときに自らのＣＰＵ１２が設定のみ行わせる必要があ
るからである。
【００４８】
【発明の効果】以上述べたように、ＰＰＭ１側はＣＰＵ
停止回路などのわずかな追加と、ＤＳ２側は接続部２１
を複数設けるだけで、ＰＰＭ内の補助記憶装置を、他の
ＰＰＭの補助記憶装置として利用できる。
停止回路などのわずかな追加と、ＤＳ２側は接続部２１
を複数設けるだけで、ＰＰＭ内の補助記憶装置を、他の
ＰＰＭの補助記憶装置として利用できる。
【図１】ＰＰＭとＤＳの接続を表す概念図である。
【図２】本発明のブロック図である。
【図３】ＣＰＵとバスブリッジ回路を停止させる回路図
である。
である。
【図４】ＰＰＭが一つの場合のブロック図である。
１…ＰＰＭ、 ２…ＤＳ、 ３…ＰＰＭ接続部、 １１、２１…接続部、 １２…ＣＰＵ、 １３…バスブリッジ、 １６…ＨＤＤ制御回路、 １７…ＨＤＤ、 １８…ローカルバス、 １１…ＰＰＭ１の接続部、 ２１…ＤＳの接続部、 ８０…動作停止信号、 ８１…停止制御回路。
Claims (1)
- 【請求項１】(イ) ＣＰＵと、メモリと、補助記憶装置
と、各種デバイスを接続するローカルバスと、前記ロー
カルバス上のデバイス間での情報の授受を可能にするバ
スブリッジ回路と、前記ローカルバスを接続し外部の情
報機器と情報交換可能にする接続部を有するパーソナル
プロセッサモジュール（以下、ＰＰＭと略記する）と、 (ロ) 前記ＰＰＭと接続可能なローカルバスの接続部
と、該ローカルバスに接続される任意の数のデバイス
と、電源を供給する電源回路で構成するドッキングステ
ーション（以下、ＤＳと略記する）とで構成される情報
処理装置において、 (ハ) 前記ＤＳは二つ以上のＰＰＭ接続部を持ち、この
うち一つに前記接続部に接続されたＰＰＭ内のＣＰＵが
動作可能であることを示す通知手段と、他の接続部に接
続されたＰＰＭにはＰＰＭ内のＣＰＵが動作不可能であ
ることを通知する手段を設け、 (ニ) 動作不可能と通知されたＰＰＭ（以下スレーブＰ
ＰＭと略記する）は、内部の補助記憶装置を前記ローカ
ルバスに接続された一つのデバイスとして外部からのア
クセスを保証する手段と、内部のバスブリッジ回路を不
活性化する手段と、 (ホ) 動作可能と通知されたＰＰＭ（以下マスタＰＰＭ
と略記する）は、前記スレーブＰＰＭ内の補助記憶装置
を、前記ローカルバスに接続されたデバイスとして認識
する手段と、さらに認識後にアクセスする手段とを備え
たことを特徴とする着脱型情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073340A JPH06289956A (ja) | 1993-03-31 | 1993-03-31 | 着脱型情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073340A JPH06289956A (ja) | 1993-03-31 | 1993-03-31 | 着脱型情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06289956A true JPH06289956A (ja) | 1994-10-18 |
Family
ID=13515336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5073340A Pending JPH06289956A (ja) | 1993-03-31 | 1993-03-31 | 着脱型情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06289956A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703522A3 (ja) * | 1994-09-26 | 1996-05-01 | At & T Global Inf Solution | |
| JPH09146741A (ja) * | 1995-11-17 | 1997-06-06 | Mitsubishi Electric Corp | 電子新聞用受信装置 |
| JPH1083335A (ja) * | 1996-04-08 | 1998-03-31 | Sony Corp | 情報処理システム、並びに情報処理装置および方法 |
| JP2007293882A (ja) * | 1996-04-08 | 2007-11-08 | Sony Corp | 情報処理装置および方法 |
| USRE42814E1 (en) | 1998-10-30 | 2011-10-04 | Acqis Technology, Inc. | Password protected modular computer method and device |
| USRE42984E1 (en) | 1999-05-14 | 2011-11-29 | Acqis Technology, Inc. | Data security method and device for computer modules |
| JP2014077227A (ja) * | 2012-10-11 | 2014-05-01 | Rieter Ingolstadt Gmbh | 制御通信システムを備えた繊維機械、特に、紡績機または糸巻取機 |
| US9529769B2 (en) | 1999-05-14 | 2016-12-27 | Acqis Llc | Computer system including CPU or peripheral bridge directly connected to a low voltage differential signal channel that communicates serial bits of a peripheral component interconnect bus transaction in opposite directions |
| USRE48365E1 (en) | 2006-12-19 | 2020-12-22 | Mobile Motherboard Inc. | Mobile motherboard |
-
1993
- 1993-03-31 JP JP5073340A patent/JPH06289956A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703522A3 (ja) * | 1994-09-26 | 1996-05-01 | At & T Global Inf Solution | |
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| USRE43171E1 (en) | 1999-05-14 | 2012-02-07 | Acqis Llc | Data security method and device for computer modules |
| US9529769B2 (en) | 1999-05-14 | 2016-12-27 | Acqis Llc | Computer system including CPU or peripheral bridge directly connected to a low voltage differential signal channel that communicates serial bits of a peripheral component interconnect bus transaction in opposite directions |
| US9529768B2 (en) | 1999-05-14 | 2016-12-27 | Acqis Llc | Computer system including CPU or peripheral bridge directly connected to a low voltage differential signal channel that communicates serial bits of a peripheral component interconnect bus transaction in opposite directions |
| US9703750B2 (en) | 1999-05-14 | 2017-07-11 | Acqis Llc | Computer system including CPU or peripheral bridge directly connected to a low voltage differential signal channel that communicates serial bits of a peripheral component interconnect bus transaction in opposite directions |
| USRE46947E1 (en) | 1999-05-14 | 2018-07-10 | Acqis Llc | Data security method and device for computer modules |
| USRE48365E1 (en) | 2006-12-19 | 2020-12-22 | Mobile Motherboard Inc. | Mobile motherboard |
| JP2014077227A (ja) * | 2012-10-11 | 2014-05-01 | Rieter Ingolstadt Gmbh | 制御通信システムを備えた繊維機械、特に、紡績機または糸巻取機 |
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