JPH06268852A - 画像処理方法およびその装置 - Google Patents

Abstract

(57)【要約】 【目的】 誤差拡散演算処理を高速に実行できるように
して、画像処理プロセスの処理速度を向上する。 【構成】 誤差拡散演算を実現する式（Ｉ）は、次の式
（ＩＩ），（ＩＩＩ）に分割することができる。 Ｍ＝２Ｂ＋４Ｃ＋２Ｄ＋Ｅ＋２Ｇ
（ＩＩ） Ｚ＝Ｘ＋（Ａ＋４Ｆ＋Ｍ）／１６
（ＩＩＩ） したがって、注目画素Ｘの画素サイクルにおいては、式
（ＩＩＩ）のみを実行すればよい。これにより、１つの
画素サイクルで実行する処理量を軽減することで、処理
演算を高速に実行することができ、その結果、画像処理
の処理プロセスを高速化することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像をラスタスキャン
して得た多値画像データを所定の閾値で量子化処理する
とき、処理対象となる注目画素に対して、この注目画素
に隣接する前ラインの画素および注目画素の同ラインの
前位置の複数の周辺画素を選択し、それらの周辺画素の
量子化処理時の誤差成分を、おのおの所定の割合で上記
注目画素の多値画像データに加算する誤差拡散演算処理
を施す画像処理方法およびその装置に関する。

【０００２】

【従来の技術】一般に、画像をラスタスキャンして得た
多値画像データに対して、出力系の画像特性に合わせる
ための量子化処理（例えば、二値化処理）を実施する
と、量子化処理後の量子化画像データと、量子化処理前
の多値画像データとの間に誤差を生じ、その結果、量子
化画像の画質が劣化する。

【０００３】このような量子化画像の画質劣化を改善す
るための画像処理の１つに、誤差拡散演算処理がある。

【０００４】この誤差拡散演算処理は、画素を量子化し
たときの誤差成分を、その画素の周囲に分配することで
量子化誤差を低減し、それによって、量子化画像の画質
を向上できるようにしたものである。

【０００５】この誤差拡散演算処理を実現するときに
は、例えば、量子化対象となる注目画素に対して、この
注目画素に隣接する前ラインの画素、および、注目画素
の同ラインの前位置の複数の周辺画素を選択し、それら
の周辺画素の量子化処理時の誤差成分を、おのおの所定
の割合で、注目画素の多値画像データに加算する。

【０００６】すなわち、図１２（ａ）に示すように、注
目画素Ｘの前ラインの周辺画素Ａ，Ｂ，Ｃ，Ｄ，Ｅと、
注目画素Ｘが含まれる現ラインの前位置の周辺画素Ｆ，
Ｇを選択し、これらの周辺画素Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇと、注目画素Ｘの多値画像データについて、同図
（ｂ）に示したような係数マトリクスを適用し、次式
（Ｉ）の演算を実行して、注目画素Ｘの多値画像データ
を補正する。

【０００７】 Ｚ＝Ｘ＋（Ａｅ＋２Ｂｅ＋４Ｃｅ＋２Ｄｅ＋Ｅｅ＋４Ｆｅ＋２Ｇｅ）／１６ ・・・・・ （Ｉ）

【０００８】ここで、Ｚは、注目画素Ｘの多値画像デー
タの補正後の値を示す。また、Ａｅ，Ｂｅ，Ｃｅ，Ｄ
ｅ，Ｅｅ，Ｆｅ，Ｇｅは、それぞれ周辺画素Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇの誤差成分の値を示し、また、Ｘ
は、注目画素Ｘの多値画像データの値を示す。

【０００９】この式（Ｉ）に基づく誤差拡散演算処理を
実行する画像処理装置の従来例を図１３に示す。

【００１０】同図において、図示しない画像入力手段よ
り出力される所定ビット数の現ライン画像データＰＸ
は、マトリクスレジスタ１に加えられており、この現ラ
イン画像データＰＸの画素同期のための画素クロックＰ
Ｃは、マトリクスレジスタ１、誤差拡散演算部２、誤差
データ演算部３、量子化回路４、および、出力回路５に
加えられている。また、スレッシュデータＴＨは、量子
化回路４で実行する量子化処理の閾値として用いられる
ものであり、スレッシュレジスタ６に加えられている。

【００１１】ラインバッファ７は、誤差データ演算部３
から出力される所定ビット数の現ライン誤差データＥＲ
を１ライン分記憶するものであり、その出力は、前ライ
ン誤差データＥＲａとして、マトリクスレジスタ１に加
えられている。

【００１２】マトリクスレジスタ１には、現ライン誤差
データＥＲ、前ライン誤差データＥＲａ、および、画像
入力手段から出力される所定ビット数の現ライン画像デ
ータＰＸが加えられており、マトリクスレジスタ１は、
前ライン誤差データＥＲａ、現ライン画像データＰＸ、
および、現ライン誤差データＥＲに基づいて、上述した
誤差拡散演算処理に必要な周辺画素Ａ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ、の誤差成分をあらわすデータＤＡ，ＤＢ，
ＤＣ，ＤＤ，ＤＥ，ＤＦ，ＤＧ、および、注目画素Ｘの
多値画像データをあらわすデータＤＸを抽出するもので
あり、それらのデータＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥ，
ＤＦ，ＤＧ，ＤＸは、誤差拡散演算部２に加えられてい
る。

【００１３】誤差拡散演算部２は、データＤＡ，ＤＢ，
ＤＣ，ＤＤ，ＤＥ，ＤＦ，ＤＧ，ＤＸに基づいて、上述
した誤差拡散演算処理を実行し、その演算結果を注目画
素Ｘの補正後のデータＤＺとして、誤差拡散演算部３に
出力している。また、誤差拡散演算部２は、データＤＺ
のビット数を量子化部４で必要なビット数に制限したデ
ータを形成し、これを注目画素Ｘの補正多値画像データ
ＤＺａとして量子化回路４に出力する。

【００１４】また、スレッシュレジスタ６は、スレッシ
ュデータＴＨを保存するものであり、その保存されたス
レッシュデータＴＨは、量子化回路４に出力されてい
る。量子化回路４は、補正多値画像データＤＺａをスレ
ッシュデータＴＨと比較し、前者が後者よりも大きかっ
たときには、黒画素をあらわすデータ「１」を、前者が
後者以下の値の場合には、白画素をあらわすデータ
「０」を、それぞれデータＤＱとして、出力するもので
あり、このデータＤＱは、誤差データ演算部３に加えら
れているとともに、出力回路５にラッチされ、この出力
回路５より、量子化画像データＱＱとして次段装置に出
力される。

【００１５】誤差データ演算部３は、量子化画像データ
ＤＱがデータ「１」の場合には、黒画素に対応した所定
値とデータＤＺとの差分を算出するとともに、量子化画
像データＤＱがデータ「０」の場合には、白画素に対応
した所定値とデータＤＺとの差分を算出し、その算出し
た差分の値を、そのときの量子化処理対象となった注目
画素Ｘの現ライン誤差データＥＲとして出力する。この
現ライン誤差データＥＲは、マトリクスレジスタ１およ
びラインバッファ６に加えられている。

【００１６】マトリクスレジスタ１の一例を図１４に示
す。

【００１７】同図において、前ライン誤差データＥＲａ
は、ラッチ回路１１に加えられており、ラッチ回路１１
の出力は、周辺画素Ａに対応したデータＤＡとして次段
回路に出力されるとともに、ラッチ回路１２に加えられ
ている。ラッチ回路１２の出力は、周辺画素Ｂに対応し
たデータＤＢとして次段回路に出力されるとともに、ラ
ッチ回路１３に加えられている。ラッチ回路１３の出力
は、周辺画素Ｃに対応したデータＤＣとして次段回路に
出力されるとともに、ラッチ回路１４に加えられてい
る。ラッチ回路１４の出力は、周辺画素Ｄに対応したデ
ータＤＤとして次段回路に出力されるとともに、ラッチ
回路１５に加えられている。ラッチ回路１５の出力は、
周辺画素Ｅに対応したデータＤＥとして次段回路に出力
されている。

【００１８】現ライン画像データＰＸは、ラッチ回路１
６に加えられており、ラッチ回路１６の出力は、注目画
素Ｘに対応したデータＤＸとして次段回路に出力されて
いる。

【００１９】現ライン誤差データＥＲは、ラッチ回路１
７に加えられており、ラッチ回路１７の出力は、周辺画
素Ｆに対応したデータＤＦとして次段回路に出力される
とともに、ラッチ回路１８に加えられている。ラッチ回
路１８の出力は、周辺画素Ｇに対応したデータＤＧとし
て次段回路に出力されている。

【００２０】また、画素クロックＰＣは、クロック信号
として、ラッチ回路１１〜１８にそれぞれ加えられてい
る。

【００２１】したがって、画素クロックＰＣが出力され
ると、その立ち上がり端を検出するたびに、ラッチ回路
１１〜１８は、それぞれの入力信号をラッチするととも
に、その出力信号を更新する。

【００２２】これにより、前ライン誤差データＥＲａ
は、画素クロックＰＣが出力されるたびに、ラッチ回路
１１〜１５に順次転送され、それぞれデータＤＡ，Ｄ
Ｂ，ＤＣ，ＤＤ，ＤＥとして、次段回路に出力される。

【００２３】また、現ライン画像データＰＸは、画素ク
ロックＰＣが出力されるたびに、ラッチ回路１６に保持
され、それによって、データＤＸの内容が順次更新され
る。また、現ライン誤差データＥＲは、画素クロックＰ
Ｃが出力されるたびに、ラッチ回路１７，１８に順次転
送され、それにより、それぞれデータＤＦ，ＤＧの内容
が更新される。

【００２４】誤差拡散演算部２の従来例を図１５に示
す。なお、この場合、データＤＡ，ＤＢ，ＤＣ，ＤＤ，
ＤＥ，ＤＦ，ＤＧ，ＤＸは、符号付きのｍビットのデー
タである。

【００２５】同図において、データＤＣは、ｍビットの
加算器（フルアダー）２５の一方の入力端に加えられ、
データＤＦは、加算器２５の他方の入力端に加えられ、
データＤＢは、ｍビットの加算器（フルアダー）２６の
一方の入力端に加えられ、データＤＤは、加算器２６の
他方の入力端に加えられ、データＤＡは、ｍビットの加
算器（フルアダー）２７の一方の入力端に加えられ、デ
ータＤＥは、加算器２７の他方の入力端に加えられてい
る。

【００２６】加算器２５は、（Ｃ＋Ｆ）なる演算を実行
するものであり、その（ｍ＋１）ビットの出力は、１ビ
ット算術左シフトされた状態（すなわち、×２された状
態）の（ｍ＋１）ビットのデータに変換された後に、
（ｍ＋１）ビットの加算器（フルアダー）２８の一方の
入力端に加えられる。

【００２７】加算器２６は、（Ｂ＋Ｄ）なる演算を実行
するものであり、その（ｍ＋１）ビットの出力は、（ｍ
＋１）ビットの加算器（フルアダー）２９の一方の入力
端に加えられている。また、加算器２９の他方の入力端
には、データＤＧが加えられている。加算器２９は、
（Ｂ＋Ｄ＋Ｇ）なる演算を実行するものであり、その
（ｍ＋２）ビットの出力のうち、最下位ビット（ＬＳ
Ｂ）を除く（ｍ＋１）ビットが、加算器２８の他方の入
力端に加えられている。

【００２８】加算器２８は、（２（Ｃ＋Ｆ）＋Ｂ＋Ｄ＋
Ｇ）なる演算の上位（ｍ＋１）ビットの演算を実行する
ものである。この加算器２８の（ｍ＋２）ビットの出力
の最下位ビットのさらに１ビット下位には、加算器２９
の出力の最下位ビットの値が追加され、全体として（ｍ
＋３）ビットのデータが形成される。そして、この（ｍ
＋３）ビットのデータは、１ビット算術左シフトされた
状態（すなわち、×２された状態）の（ｍ＋３）ビット
のデータに変換された後に、（ｍ＋３）ビットの加算器
（フルアダー）３０の一方の入力端に加えられている。

【００２９】加算器２７は、（Ａ＋Ｅ）なる演算を実行
するものであり、その（ｍ＋１）ビットの出力のうち、
最下位ビットを除くｍビットが、加算器３０の他方の入
力端に加えられている。

【００３０】加算器３０は、（４（Ｃ＋Ｆ）＋２（Ｂ＋
Ｄ＋Ｇ）＋Ａ＋Ｅ）なる演算の上位（ｍ＋３）ビットの
演算を実行するものであり、この加算器３０が実行する
演算は、桁上がりがない。したがって、加算器３０の
（ｍ＋３）ビットの出力が有効となる。

【００３１】この加算器３０の（ｍ＋３）ビットのデー
タの最下位ビットのさらに１ビット下位には、加算器２
７の出力の最下位ビットの値が追加され、全体として
（ｍ＋４）ビットのデータが形成される。この（ｍ＋
４）ビットのデータは、４ビット算術右シフトされた状
態（すなわち、×（１／１６）された状態）のｍビット
のデータに変換された後に、ｍビットの加算器（フルア
ダー）３１の一方の入力端に加えられている。

【００３２】加算器３１の他方の入力端には、データＤ
Ｘが加えられている。この加算器３１は、（Ｘ＋（４
（Ｃ＋Ｆ）＋２（Ｂ＋Ｄ＋Ｇ）＋Ａ＋Ｅ）／１６）なる
演算を実行するものであり、この加算器３１の出力
（（ｍ＋１）ビット）は、データＤＺとして誤差データ
演算部３に出力される。また、このデータＤＺのうち、
必要なビット幅のデータが、補正多値画像データＤＺａ
として量子化回路４に出力される。

【００３３】以上の構成で、図１６（ａ）〜（ｍ）に示
したように、画素クロックＰＣに同期して、前ライン誤
差データＥＲａ、現ライン画像データＰＸおよび現ライ
ン誤差データＥＲが、順次、マトリクスレジスタ１に入
力され、それにより、マトリクスレジスタ１からは、注
目画素Ｘの現ライン画像データＰＸに相当するデータＤ
Ｘ、周囲画素Ａ，Ｂ，Ｃ，Ｄ，Ｅの前ライン誤差データ
ＥＲａに相当するデータＤＡ，ＤＢ，ＤＣ，ＤＤ，Ｄ
Ｅ、および、周囲画素Ｆ，Ｇの現ライン誤差データＥＲ
に相当するデータＤＦ，ＤＧが出力され、誤差拡散演算
部２に加えられる。

【００３４】ここで、あるラインのｎ番目の画素が注目
画素Ｘになるときを考えると、この注目画素Ｘｎのデー
タＤＸが出力されている期間Ｔ１に、誤差拡散演算部２
が処理すべきデータが揃う。

【００３５】したがって、この期間Ｔ１で、誤差拡散演
算部２の演算が実行されて、注目画素Ｘｎに対応したデ
ータＤＺが誤差データ演算部３に出力されるとともに、
このデータＤＺに対応した補正多値画像データＤＺａが
量子化回路４に出力される。これにより、量子化回路４
は、スレッシュデータＴＨに基づいて補正多値画像デー
タＤＺａを二値化処理し、その二値化処理結果に対応し
たデータＤＱを出力する。

【００３６】それとともに、誤差データ演算部３は、量
子化回路４から出力されるデータＤＱと、誤差拡散演算
部２から出力されるデータＤＺに基づいて、注目画素Ｘ
ｎに対応した誤差データを演算し、その演算結果を現ラ
イン誤差データＥＲとして出力する。

【００３７】また、次の画素クロックＰＣが出力される
タイミングで、注目画素Ｘｎに対応したデータＤＱが出
力回路５にラッチされ、次の１画素クロック周期の期間
保持される。

【００３８】このようにして、注目画素Ｘｎに関する誤
差拡散演算処理、二値化処理、および、誤差データ演算
処理が、注目画素Ｘｎの現ライン画像データＰＸが出力
されている期間Ｔ１で実行されて、対応する量子化画像
データＱＱが形成され、次段装置に出力される。

【００３９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来装置では、注目画素Ｘｎに関する誤差拡散演算
処理、二値化処理、および、誤差データ演算処理を、注
目画素Ｘｎの現ライン画像データＰＸが出力されている
期間Ｔ１で実行しなければならないため、誤差拡散演算
部２、誤差データ演算部３、および、量子化回路４の処
理速度を高速にする必要があり、このために、画像処理
の処理プロセスを高速化することが困難であった。

【００４０】本発明は、かかる実情に鑑みてなされたも
のであり、処理プロセスを高速化できる画像処理方法お
よびその装置を提供することを目的としている。

【００４１】

【課題を解決するための手段】本発明は、画像をラスタ
スキャンして得た多値画像データを所定の閾値で量子化
処理するとき、処理対象となる注目画素に対して、この
注目画素の前ラインの複数の画素、および、注目画素と
同ラインの前位置の複数の画素を周辺画素として選択
し、それらの周辺画素の量子化処理時の誤差成分を、お
のおの所定の割合で上記注目画素の多値画像データに加
算する誤差拡散演算処理を施す画像処理装置において、
上記誤差拡散演算処理のうち、上記注目画素を含まない
第１の演算部分を上記注目画素があらわれる１つ前の画
素サイクルで実行する第１の演算手段と、上記誤差拡散
演算処理のうち、上記注目画素および上記第１の演算手
段の演算結果を参照する第２の演算部分を、上記注目画
素の画素サイクルで実行する第２の演算手段を備え、こ
の第２の演算手段の演算結果を所定の閾値で量子化処理
するようにしたものである。

【００４２】また、画像をラスタスキャンして得た多値
画像データを所定の閾値で量子化処理するとき、処理対
象となる注目画素に対して、この注目画素の前ラインの
複数の画素、および、注目画素と同ラインの前位置の複
数の画素を周辺画素として選択し、それらの周辺画素の
量子化処理時の誤差成分を、おのおの所定の割合で上記
注目画素の多値画像データに加算する誤差拡散演算処理
を施す画像処理装置において、上記注目画素および複数
の周辺画素の多値画像データを１画素サイクル周期保持
するマトリクスレジスタ手段と、このマトリクスレジス
タ手段に保持されている多値画素データに基づき、上記
誤差拡散演算処理のうち、上記注目画素を含まない第１
の演算部分を上記注目画素の画素サイクルで実行する第
１の演算手段と、上記マトリクスレジスタ手段に保持さ
れている多値画像データに基づき、上記誤差拡散演算処
理のうち、上記注目画素および上記第１の演算手段の演
算結果を参照する第２の演算部分を、上記注目画素の次
の画素サイクルで実行する第２の演算手段を備え、この
第２の演算手段の演算結果を所定の閾値で量子化処理す
るようにしたものである。

【００４３】また、画像をラスタスキャンして得た多値
画像データを所定の閾値で量子化処理するとき、処理対
象となる注目画素に対して、この注目画素の前ラインの
複数の画素、および、注目画素と同ラインの前位置の複
数の画素を周辺画素として選択し、それらの周辺画素の
量子化処理時の誤差成分を、おのおの所定の割合で上記
注目画素の多値画像データに加算する誤差拡散演算処理
を施す画像処理装置において、上記注目画素および複数
の周辺画素の多値画像データを１画素サイクル周期保持
するマトリクスレジスタ手段と、このマトリクスレジス
タ手段に保持されている多値画素データに基づき、上記
誤差拡散演算処理のうち、上記注目画素を含まない第１
の演算部分を上記注目画素の１つ前の画素サイクルで実
行する第１の演算手段と、上記マトリクスレジスタ手段
に保持されている多値画像データに基づき、上記誤差拡
散演算処理のうち、上記注目画素および上記第１の演算
手段の演算結果を参照する第２の演算部分を、上記注目
画素の画素サイクルで実行する第２の演算手段と、上記
マトリクスレジスタ手段に保持されている多値画像デー
タに基づき、上記第２の演算手段の演算結果を参照する
第３の演算部分を、上記注目画素の次の画素サイクルで
実行する第３の演算手段を備え、この第３の演算手段の
演算結果を所定の閾値で量子化処理するようにしたもの
である。

【００４４】また、画像をラスタスキャンして得た多値
画像データを所定の閾値で量子化処理するとき、処理対
象となる注目画素に対して、この注目画素の前ラインの
複数の画素、および、注目画素と同ラインの前位置の複
数の画素を周辺画素として選択し、それらの周辺画素の
量子化処理時の誤差成分を、おのおの所定の割合で上記
注目画素の多値画像データに加算する誤差拡散演算処理
を施す画像処理方法において、上記誤差拡散演算処理の
うち、上記注目画素を含まない第１の演算部分を上記注
目画素があらわれる１つ前の画素サイクルで実行した後
に、上記誤差拡散演算処理のうち、上記注目画素および
上記第１の演算部分の演算結果を参照する第２の演算部
分を、上記注目画素の画素サイクルで実行し、この第２
の演算部分の演算結果を所定の閾値で量子化処理するよ
うにしたものである。

【００４５】また、画像をラスタスキャンして得た多値
画像データを所定の閾値で量子化処理するとき、処理対
象となる注目画素に対して、この注目画素の前ラインの
複数の画素、および、注目画素と同ラインの前位置の複
数の画素を周辺画素として選択し、それらの周辺画素の
量子化処理時の誤差成分を、おのおの所定の割合で上記
注目画素の多値画像データに加算する誤差拡散演算処理
を施す画像処理方法において、上記注目画素および複数
の周辺画素の多値画像データを１画素サイクル周期保持
するとともに、上記保持した多値画像データに基づき、
上記誤差拡散演算処理のうち、上記注目画素を含まない
第１の演算部分を上記注目画素の画素サイクルで実行し
た後に、上記保持した多値画像データに基づき、上記誤
差拡散演算処理のうち、上記注目画素および上記第１の
演算部分の演算結果を参照する第２の演算部分を、上記
注目画素の次の画素サイクルで実行し、この第２の演算
部分の演算結果を所定の閾値で量子化処理するようにし
たものである。

【００４６】また、画像をラスタスキャンして得た多値
画像データを所定の閾値で量子化処理するとき、処理対
象となる注目画素に対して、この注目画素の前ラインの
複数の画素、および、注目画素と同ラインの前位置の複
数の画素を周辺画素として選択し、それらの周辺画素の
量子化処理時の誤差成分を、おのおの所定の割合で上記
注目画素の多値画像データに加算する誤差拡散演算処理
を施す画像処理方法において、上記注目画素および複数
の周辺画素の多値画像データを１画素サイクル周期保持
するとともに、この保持した多値画素データに基づき、
上記誤差拡散演算処理のうち、上記注目画素を含まない
第１の演算部分を上記注目画素の１つ前の画素サイクル
で実行した後に、上記保持した多値画像データに基づ
き、上記誤差拡散演算処理のうち、上記注目画素および
上記第１の演算部分の演算結果を参照する第２の演算部
分を、上記注目画素の画素サイクルで実行し、上記保持
した多値画像データに基づき、上記第２の演算部分の演
算結果を参照する第３の演算部分を、上記注目画素の次
の画素サイクルで実行し、この第３の演算部分の演算結
果を所定の閾値で量子化処理するようにしたものであ
る。

【００４７】

【作用】したがって、誤差拡散演算処理を複数の演算部
分に分割して、おのおのの演算部分を異なる画素サイク
ルで処理しているので、誤差拡散演算処理を複数の画素
サイクルで実行することができ、画像処理の処理プロセ
スを高速化することができる。

【００４８】

【実施例】以下、添付図面を参照しながら、本発明の実
施例を詳細に説明する。

【００４９】まず、本発明の一実施例にかかる装置の原
理について説明する。なお、この実施例は、図１２
（ａ），（ｂ）に示した画素マトリクスで抽出した注目
画素Ｘおよび周囲画素Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇにつ
いて適用するものである。

【００５０】例えば、誤差拡散演算を実現する式（Ｉ）
は、次の式（ＩＩ），（ＩＩＩ）に分割することができ
る。

【００５１】 Ｍ＝２Ｂ＋４Ｃ＋２Ｄ＋Ｅ＋２Ｇ （ＩＩ）

【００５２】 Ｚ＝Ｘ＋（Ａ＋４Ｆ＋Ｍ）／１６ （ＩＩＩ）

【００５３】ここで、式（ＩＩ）の要素である周囲画素
Ｂ，Ｃ，Ｄ，Ｅ，Ｇは、注目画素Ｘよりも前の段階で揃
う画素であるので、式（ＩＩ）を、注目画素Ｘの１つ前
の画素サイクルで実行することができる。

【００５４】したがって、注目画素Ｘの画素サイクルに
おいては、式（ＩＩＩ）のみを実行すればよい。このよ
うにして、本実施例では、１つの画素サイクルで実行す
る処理量を軽減することで、処理演算を高速に実行する
ことができ、その結果、画像処理の処理プロセスを高速
化することができる。

【００５５】図１は、本発明の一実施例にかかる画像処
理装置に用いられるマトリクスレジスタを示している。
ここで、本実施例にかかる画像処理装置は、基本的構成
は、図１３の装置と同じであり、したがって、このマト
リクスレジスタは、図１３の装置のマトリクスレジスタ
１に相当するものである。また、以下の記述では、本実
施例にかかる画像処理装置の他の要素については、図１
３の画像処理装置の要素に付した符号を参照して説明す
る。なお、図１において、図１４と同一部分および相当
する部分には、同一符号を付している。

【００５６】同図において、前ライン誤差データＥＲａ
は、ラッチ回路１１に加えられており、ラッチ回路１１
の出力は、周辺画素Ａに対応したデータＤＡおよび周辺
画素Ｂに対応したデータＤＢとして次段回路に出力され
るとともに、ラッチ回路１３に加えられている。ラッチ
回路１３の出力は、周辺画素Ｃに対応したデータＤＣと
して次段回路に出力されるとともに、ラッチ回路１４に
加えられている。ラッチ回路１４の出力は、周辺画素Ｄ
に対応したデータＤＤとして次段回路に出力されるとと
もに、ラッチ回路１５に加えられている。ラッチ回路１
５の出力は、周辺画素Ｅに対応したデータＤＥとして次
段回路に出力されている。

【００５７】現ライン画像データＰＸは、ラッチ回路１
６に加えられており、ラッチ回路１６の出力は、注目画
素Ｘに対応したデータＤＸとして次段回路に出力されて
いる。

【００５８】現ライン誤差データＥＲは、ラッチ回路１
７に加えられており、ラッチ回路１７の出力は、周辺画
素Ｆに対応したデータＤＦ、および、周辺画素Ｇに対応
したデータＤＧとして次段回路に出力されている。

【００５９】また、画素クロックＰＣは、クロック信号
として、ラッチ回路１１，１３〜１７にそれぞれ加えら
れている。

【００６０】したがって、画素クロックＰＣが出力され
ると、その立ち上がり端を検出するたびに、ラッチ回路
１１，１３〜１７は、それぞれの入力信号をラッチする
とともに、その出力信号を更新する。

【００６１】これにより、前ライン誤差データＥＲａ
は、画素クロックＰＣが出力されるたびに、ラッチ回路
１１，１３〜１５に順次転送され、それぞれデータＤ
Ａ，ＤＢ，ＤＣ，ＤＤ，ＤＥとして、次段回路に出力さ
れる。

【００６２】また、現ライン画像データＰＸは、画素ク
ロックＰＣが出力されるたびに、ラッチ回路１６に保持
され、それによって、データＤＸの内容が順次更新され
る。また、現ライン誤差データＥＲは、画素クロックＰ
Ｃが出力されるたびに、ラッチ回路１７に保持され、そ
れにより、それぞれデータＤＦ，ＤＧの内容が更新され
る。

【００６３】図２は、本実施例にかかる画像処理装置の
誤差拡散演算部の一例を示している。

【００６４】同図において、演算回路４１は、データＤ
Ｂ，ＤＣ，ＤＤ，ＤＥ，ＤＧを入力して、上記式（Ｉ
Ｉ）の演算処理を実行するものであり、その出力データ
ＤＭは、演算回路４２に加えられている。

【００６５】演算回路４２は、データＤＡ，ＤＸ，ＤＭ
を入力して、上記式（ＩＩＩ）の演算処理を実行するも
のであり、その出力データＤＺは、図１３の装置の誤差
拡散演算部２の出力データと同様に、誤差データ演算部
３（図示略）に出力される。また、図１３の装置の誤差
拡散演算部２と同様にして、出力データＤＺのうち、所
定ビットのデータが、補正多値画像データＤＺａとして
量子化回路４に出力される。

【００６６】ここで、演算回路４１の演算処理は、例え
ば、そのときの注目画素Ｘが出現する１つ前の画素サイ
クルで実行される。また、演算回路４２の演算処理は、
注目画素Ｘの画素サイクルで実行される。

【００６７】図３（ａ）は、演算回路４１の構成例を示
している。

【００６８】同図において、データＤＢは、ｍビットの
加算器（フルアダー）４５の一方の入力端に加えられ、
データＤＤは、加算器４５の他方の入力端に加えられ、
データＤＧは、１ビット算術左シフトされた状態（すな
わち、×２された状態）のｍビットのデータに変換され
た状態で、ｍビットの加算器（フルアダー）４６の一方
の入力端に加えられ、データＤＥは、その最下位ビット
を除く（ｍ＋１）ビットが、加算器４６の他方の入力端
に加えられている。

【００６９】加算器４５は、（Ｂ＋Ｄ）なる演算を実行
するものであり、その（ｍ＋１）ビットの出力は、１ビ
ット算術左シフトされた状態（すなわち、×２された状
態）の（ｍ＋１）ビットのデータに変換された後に、
（ｍ＋１）ビットの加算器（フルアダー）４７の一方の
入力端に加えられる。

【００７０】加算器４６は、（Ｅ＋２Ｇ）なる演算を実
行するものであり、その（ｍ＋１）ビットの出力の最下
位ビットのさらに下位には、データＤＥの最下位ビット
の値が追加され、全体として（ｍ＋２）ビットのデータ
が形成される。そして、この（ｍ＋２）ビットのデータ
は、その最下位ビットを除く（ｍ＋１）ビットが、加算
器４７の他方の入力端に加えられている。

【００７１】加算器４７は、（２（Ｂ＋Ｄ）＋Ｅ＋２
Ｇ）なる演算を実行するものであり、その（ｍ＋２）ビ
ットの出力の、最下位ビットのさらに下位には、加算器
４６の出力の最下位ビットの値が追加され、全体として
（ｍ＋３）ビットのデータが形成される。そして、この
（ｍ＋３）ビットのデータは、下位２ビットを除く上位
（ｍ＋１）ビットのデータが（ｍ＋１）ビットの加算器
４８の一方の入力端に加えられている。

【００７２】データＤＣは、２ビット算術左シフトされ
た状態（すなわち、×４された状態）のｍビットのデー
タに変換された状態で、加算器４８の他方の入力端に加
えられている。

【００７３】加算器４８は、（２Ｂ＋２Ｄ＋２Ｇ＋Ｅ＋
４Ｃ）なる演算を実行するものであり、この場合、その
出力の（ｍ＋１）ビットが有効桁となる。そして、この
加算器４８の出力の有効桁の最下位ビットのさらに下位
には、加算器４７の出力の下位２ビットのデータが追加
され、全体として（ｍ＋３）ビットのデータが形成さ
れ、このデータは、ラッチ回路４９に加えられている。

【００７４】ラッチ回路４９は、画素クロックＰＣが出
力されるタイミングで、入力データを保持するものであ
り、その出力は、データＤＭとして、次段回路に出力さ
れている。

【００７５】図３（ｂ）は、演算回路４２の構成例を示
している。

【００７６】同図において、データＤＦは、２ビット算
術左シフトされた状態（すなわち、×４された状態）の
ｍビットのデータに変換され、そのデータは、ｍビット
の加算器（フルアダー）５０の一方の入力端に加えられ
ている。データＤＡは、その下位２ビットを除く上位
（ｍ−２）ビットが、加算器５０の他方の入力端に加え
られている。

【００７７】データＤＸは、４ビット算術左シフトされ
た状態（すなわち、×１６された状態）のｍビットのデ
ータに変換され、そのデータは、ｍビットの加算器（フ
ルアダー）５１の一方の入力端に加えられている。この
加算器５１の他方の入力端には、（ｍ＋３）ビットのデ
ータＤＭのうち、その下位４ビットを除く上位（ｍ−
１）ビットが加えられている。

【００７８】加算器５０は、（Ａ＋４Ｆ）なる演算を実
行するものであり、その（ｍ＋１）ビットの出力の最下
位ビットのさらに下位には、データＤＡの下位２ビット
のデータが追加され、全体として（ｍ＋３）ビットのデ
ータが形成される。この（ｍ＋３）ビットのデータは、
（ｍ＋５）ビットの加算器（フルアダー）５２の一方の
入力端に加えられている。

【００７９】加算器５１は、（１６Ｘ＋Ｍ）なる演算を
実行するものであり、その（ｍ＋１）ビットの出力の最
下位ビットのさらに下位には、データＤＭの下位４ビッ
トのデータが追加され、全体として（ｍ＋５）ビットの
データが形成される。この（ｍ＋５）ビットのデータ
は、加算器５２の他方の入力端に加えられている。

【００８０】加算器５２は、（Ａ＋４Ｆ＋１６Ｘ＋Ｍ
（＝１６Ｘ＋Ａ＋２Ｂ＋４Ｃ＋２Ｄ＋Ｅ＋４Ｆ＋２
Ｇ））なる演算を実行するものであり、この場合には、
その出力のうち（ｍ＋５）ビットが有効桁となる。そし
て、この（ｍ＋５）ビットの有効桁のデータが、４ビッ
ト算術右シフトされた状態（すなわち、×（１／１６）
された状態）の（ｍ＋１）ビットのデータに変換され、
この（ｍ＋１）ビットのデータが、データＤＺとして、
誤差データ演算部３に出力される。また、このデータＤ
Ｚのうち、必要なビット幅のデータが、補正多値画像デ
ータＤＺａとして量子化回路４に出力される。

【００８１】以上の構成で、図４（ａ）〜（ｏ）に示し
たように、画素クロックＰＣに同期して、前ライン誤差
データＥＲａ、現ライン画像データＰＸおよび現ライン
誤差データＥＲが、マトリクスレジスタ１に順次入力さ
れ、それにより、マトリクスレジスタ１からは、注目画
素Ｘの現ライン画像データＰＸに相当するデータＤＸ、
周囲画素Ａ，Ｂ，Ｃ，Ｄ，Ｅの前ライン誤差データＥＲ
ａに相当するデータＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥ、お
よび、周囲画素Ｆ，Ｇの現ライン誤差データＥＲに相当
するデータＤＦ，ＤＧが出力され、誤差拡散演算部２に
加えられる。

【００８２】ここで、あるラインのｎ番目の画素が注目
画素Ｘになるときを考えると、この注目画素Ｘｎのデー
タＤＸが出力される１つ前の画素サイクルの期間Ｔ０
で、演算回路４１が処理すべきデータが揃う。

【００８３】したがって、この期間Ｔ０は、演算回路４
１の演算が実行されて、データＤＭが出力される。この
データＤＭは、期間Ｔ０の次の画素サイクル、すなわ
ち、注目画素ＸｎのデータＤＸが出力される画素サイク
ルの期間Ｔ１で保持される。

【００８４】したがって、この期間Ｔ１では、演算回路
４２が処理すべきデータが揃う。それにより、この期間
Ｔ１で、演算回路４２の演算が実行されて、注目画素Ｘ
ｎに対応したデータＤＺが誤差データ演算部３に出力さ
れるとともに、このデータＤＺに対応した補正多値画像
データＤＺａが量子化回路４に出力される。これによ
り、量子化回路４は、スレッシュデータＴＨに基づいて
補正多値画像データＤＺａを二値化処理し、その二値化
処理結果に対応したデータＤＱを出力する。

【００８５】それとともに、誤差データ演算部３は、量
子化回路４から出力されるデータＤＱと、誤差拡散演算
部２から出力されるデータＤＺに基づいて、注目画素Ｘ
ｎに対応した誤差データを演算し、その演算結果を現ラ
イン誤差データＥＲとして出力する。

【００８６】また、次の画素クロックＰＣが出力される
タイミングで、注目画素Ｘｎに対応したデータＤＱが出
力回路５にラッチされ、次の１画素クロック周期の期間
保持される。

【００８７】このようにして、注目画素Ｘｎに関する誤
差拡散演算処理、二値化処理、および、誤差データ演算
処理が、注目画素Ｘｎの現ライン画像データＰＸが出力
されてる１つ前の画素サイクルである期間Ｔ０と、次の
画素サイクルである期間Ｔ１で実行されて、対応する量
子化画像データＱＱが形成され、次段装置に出力され
る。

【００８８】次に、本発明の他の実施例にかかる装置の
原理について説明する。

【００８９】この実施例では、誤差拡散演算を実現する
式（Ｉ）を、次の式（ＩＶ），（Ｖ）に分割する。

【００９０】 Ｍ’＝（１６Ｘ＋Ａ＋２Ｂ＋４Ｃ＋２Ｄ＋Ｅ＋２Ｇ）／４ （ＩＶ）

【００９１】 Ｚ＝（Ｍ’＋Ｆ）／４ （Ｖ）

【００９２】この場合には、式（ＩＶ）を、注目画素Ｘ
が出力される画素サイクルで実行し、式（Ｖ）を注目画
素Ｘの次の画素サイクルで実行する。また、本実施例で
は、後段の画素サイクルでは、加算要素が１つなので、
この画素サイクルで実行すべき誤差拡散演算の処理要素
を大幅に減少することができる。したがって、量子化回
路４および誤差データ演算部３（図１３参照）の処理を
伴う画素サイクルの処理量を軽減できるので、処理プロ
セスをより高速化することができる。

【００９３】図５は、本発明の他の実施例にかかる画像
処理装置に用いられるマトリクスレジスタを示してい
る。ここで、本実施例にかかる画像処理装置は、上述し
た実施例と同様に、基本的構成は、図１３の装置と同じ
であり、したがって、このマトリクスレジスタは、図１
３の装置のマトリクスレジスタ１に相当するものであ
る。また、以下の記述では、本実施例にかかる画像処理
装置の他の要素については、図１３の画像処理装置の要
素に付した符号を参照して説明する。なお、図１におい
て、図１４と同一部分および相当する部分には、同一符
号を付している。

【００９４】同図において、前ライン誤差データＥＲａ
は、ラッチ回路１１に加えられており、ラッチ回路１１
の出力は、周辺画素Ａに対応したデータＤＡとして次段
回路に出力されるとともに、ラッチ回路１２に加えられ
ている。ラッチ回路１２の出力は、周辺画素Ｂに対応し
たデータＤＢとして次段回路に出力されるとともに、ラ
ッチ回路１３に加えられている。ラッチ回路１３の出力
は、周辺画素Ｃに対応したデータＤＣとして次段回路に
出力されるとともに、ラッチ回路１４に加えられてい
る。ラッチ回路１４の出力は、周辺画素Ｄに対応したデ
ータＤＤとして次段回路に出力されるとともに、ラッチ
回路１５に加えられている。ラッチ回路１５の出力は、
周辺画素Ｅに対応したデータＤＥとして次段回路に出力
されている。

【００９５】現ライン画像データＰＸは、ラッチ回路１
６に加えられており、ラッチ回路１６の出力は、ラッチ
回路１７に加えられており、ラッチ回路１７の出力は、
ラッチ回路１８に加えられており、ラッチ回路１８の出
力は、注目画素Ｘに対応したデータＤＸとして次段回路
に出力されている。

【００９６】現ライン誤差データＥＲは、ラッチ回路１
９に加えられており、ラッチ回路１９の出力は、ラッチ
回路２０に加えられており、ラッチ回路２０の出力は、
ラッチ回路２１に加えられており、ラッチ回路２１の出
力は、ラッチ回路２２に加えられている。ラッチ回路２
２の出力は、周辺画素Ｆに対応したデータＤＦ、およ
び、周辺画素Ｇに対応したデータＤＧとして次段回路に
出力されている。

【００９７】また、画素クロックＰＣは、クロック信号
として、ラッチ回路１１〜２３にそれぞれ加えられてい
る。

【００９８】したがって、画素クロックＰＣが出力され
ると、その立ち上がり端を検出するたびに、ラッチ回路
１１〜２３は、それぞれの入力信号をラッチするととも
に、その出力信号を更新する。

【００９９】これにより、前ライン誤差データＥＲａ
は、画素クロックＰＣが出力されるたびに、ラッチ回路
１１〜１５に順次転送され、それぞれデータＤＡ，Ｄ
Ｂ，ＤＣ，ＤＤ，ＤＥとして、次段回路に出力される。

【０１００】また、現ライン画像データＰＸは、画素ク
ロックＰＣが出力されるたびに、ラッチ回路１６〜１８
に順次転送され、それによって、データＤＸの内容が順
次更新される。また、現ライン誤差データＥＲは、画素
クロックＰＣが出力されるたびに、ラッチ回路１９〜２
３に順次転送され、それにより、それぞれデータＤＦ，
ＤＧの内容が更新される。

【０１０１】図６は、本実施例にかかる画像処理装置の
誤差拡散演算部の一例を示している。

【０１０２】同図において、演算回路５５は、データＤ
Ａ，ＤＢ，ＤＣ，ＤＤ，ＤＥ，ＤＸ，ＤＧを入力して、
上記式（ＩＶ）の演算処理を実行するものであり、その
出力データＤＭ’は、演算回路５６に加えられている。

【０１０３】演算回路５６は、データＤＦ，ＤＭ’を入
力して、上記式（Ｖ）の演算処理を実行するものであ
り、その出力データＤＺは、図１３の装置の誤差拡散演
算部２の出力データと同様に、誤差データ演算部３（図
示略）に出力される。また、図１３の装置の誤差拡散演
算部２と同様にして、出力データＤＺのうち、所定ビッ
トのデータが、補正多値画像データＤＺａとして量子化
回路４に出力される。

【０１０４】ここで、演算回路５５の演算処理は、その
ときの注目画素Ｘが出現する画素サイクルで実行され
る。また、演算回路５６の演算処理は、注目画素Ｘの画
素サイクルの次の画素サイクルで実行される。

【０１０５】図７（ａ）は、演算回路５５の構成例を示
している。

【０１０６】同図において、データＤＣは、１ビット算
術左シフトされた状態（すなわち、×２された状態）の
ｍビットのデータに変換された状態で、ｍビットの加算
器（フルアダー）６１の一方の入力端に加えられ、デー
タＤＧは、その最下位ビットを除いた（ｍ−１）ビット
が、加算器６１の他方の入力端に加えられている。

【０１０７】データＤＤは、ｍビットの加算器（フルア
ダー）６２の一方の入力端に加えられており、データＤ
Ｂは、加算器６２の他方の入力端に加えられており、デ
ータＤＥは、ｍビットの加算器（フルアダー）６３の一
方の入力端に加えられており、データＤＡは、加算器６
３の他方の入力端に加えられている。

【０１０８】加算器６１は、（２Ｃ＋Ｇ）なる演算を実
行するものである。この加算器６１の（ｍ＋１）ビット
の出力の最下位ビットのさらに下位には、データＤＧの
最下位ビットの値が追加され、全体として（ｍ＋２）ビ
ットのデータが形成される。そして、この（ｍ＋２）ビ
ットのデータのうち、その下位３ビットを除いた上位
（ｍ−１）ビットのデータが、ｍビットの加算器（フル
アダー）６４の一方の入力端に加えられている。

【０１０９】この加算器６４の他方の入力端には、デー
タＤＸを、３ビット算術左シフトした状態（すなわち、
×８の状態）のｍビットのデータが加えられている。加
算器６４は、（８Ｘ＋２Ｃ＋Ｇ）なる演算を実行するも
のであり、その（ｍ＋１）ビットの出力の最下位ビット
のさらに下位には、加算器６１の出力の下位３ビットの
値が追加され、全体として（ｍ＋４）ビットのデータが
形成される。そして、この（ｍ＋４）ビットのデータ
は、２ビット算術左シフトされた状態（すなわち、×４
された状態）の（ｍ＋４）ビットのデータに変換された
後に、（ｍ＋４）ビットの加算器（フルアダー）６５の
一方の入力端に加えられている。

【０１１０】加算器６２は、（Ｂ＋Ｄ）なる演算を実行
するものであり、その（ｍ＋１）ビットの出力は、１ビ
ット算術左シフトされた状態（すなわち、×２された状
態）の（ｍ＋１）ビットのデータに変換された後に、
（ｍ＋１）ビットの加算器（フルアダー）６６に加えら
れている。

【０１１１】加算器６３は、（Ａ＋Ｅ）なる演算を実行
するものであり、その（ｍ＋１）ビットの出力のうち、
最下位ビットを除いた上位ｍビットのデータは、加算器
６６の他方の入力端に加えられている。

【０１１２】加算器６６は、（Ａ＋Ｅ＋２Ｂ＋２Ｄ）な
る演算を実行するものであり、その（ｍ＋２）ビットの
出力の最下位ビットのさらに下位には、加算器６３の出
力の最下位ビットの値が追加され、全体として（ｍ＋
３）ビットのデータが形成される。そして、その（ｍ＋
３）ビットのデータの最下位ビットを除いた上位（ｍ＋
２）ビットのデータは、加算器６５の他方の入力端に加
えられている。

【０１１３】加算器６５は、（１６Ｘ＋４Ｃ＋２Ｇ＋Ａ
＋Ｅ＋２Ｂ＋２Ｄ）なる演算を実行するものであり、こ
の場合には、その出力のうちの（ｍ＋４）ビットが有効
桁となる。そして、この（ｍ＋４）ビットの有効桁の最
下位ビットのさらに下位には、加算器６６の出力の最下
位ビットの値が追加され、全体として（ｍ＋５）ビット
のデータが形成される。そして、この（ｍ＋５）ビット
のデータは、２ビット算術右シフトされた状態（すなわ
ち、×（１／４）の状態）の（ｍ＋３）ビットのデータ
に変換され、（ｍ＋３）ビットのラッチ回路６７に加え
られている。

【０１１４】ラッチ回路６７は、画素クロックＰＣが加
えられると、入力データを保持するものであり、その出
力データは、データＤＭ’として、演算回路５６に出力
される。

【０１１５】図７（ｂ）は、演算回路５６の構成例を示
している。

【０１１６】同図において、データＤＭ’は、（ｍ＋
３）ビットの加算器（フルアダー）６８の一方の入力端
に加えられており、データＤＦは、加算器６８の他方の
入力端に加えられている。

【０１１７】加算器６８は、（Ｍ’＋Ｆ（＝（１６Ｘ＋
４Ｃ＋２Ｇ＋Ａ＋Ｅ＋２Ｂ＋２Ｄ）／４）＋Ｆ）なる演
算を実行するものであり、その（ｍ＋３）ビットの出力
は、２ビット算術右シフトされた状態（すなわち、×
（１／４）の状態）の（ｍ＋１）ビットのデータに変換
され、この（ｍ＋１）ビットのデータは、データＤＺと
して、次段回路に出力される。また、このデータＤＺの
うち、必要なビット幅のデータが、補正多値画像データ
ＤＺａとして量子化回路４に出力される。

【０１１８】以上の構成で、図８（ａ）〜（ｏ）に示し
たように、画素クロックＰＣに同期して、前ライン誤差
データＥＲａ、現ライン画像データＰＸおよび現ライン
誤差データＥＲが、マトリクスレジスタ１に順次入力さ
れ、それにより、マトリクスレジスタ１からは、注目画
素Ｘの現ライン画像データＰＸに相当するデータＤＸ、
周囲画素Ａ，Ｂ，Ｃ，Ｄ，Ｅの前ライン誤差データＥＲ
ａに相当するデータＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥ、お
よび、周囲画素Ｆ，Ｇの現ライン誤差データＥＲに相当
するデータＤＦ，ＤＧが出力され、誤差拡散演算部２に
加えられる。

【０１１９】ここで、あるラインのｎ番目の画素が注目
画素Ｘになるときを考えると、この注目画素Ｘｎのデー
タＤＸが出力される画素サイクルの期間Ｔ１で、演算回
路５５が処理すべきデータが揃う。

【０１２０】したがって、この期間Ｔ１では、演算回路
５５の演算が実行されて、データＤＭ’が出力される。
このデータＤＭ’は、期間Ｔ１の次の画素サイクルであ
る期間Ｔ２で保持される。

【０１２１】したがって、この期間Ｔ２では、演算回路
５６が処理すべきデータが揃う。それにより、この期間
Ｔ２で、演算回路５６の演算が実行されて、注目画素Ｘ
ｎに対応したデータＤＺが誤差データ演算部３に出力さ
れるとともに、このデータＤＺに対応した補正多値画像
データＤＺａが量子化回路４に出力される。これによ
り、量子化回路４は、スレッシュデータＴＨに基づいて
補正多値画像データＤＺａを二値化処理し、その二値化
処理結果に対応したデータＤＱを出力する。

【０１２２】それとともに、誤差データ演算部３は、量
子化回路４から出力されるデータＤＱと、誤差拡散演算
部２から出力されるデータＤＺに基づいて、注目画素Ｘ
ｎに対応した誤差データを演算し、その演算結果を現ラ
イン誤差データＥＲとして出力する。

【０１２３】また、次の画素クロックＰＣが出力される
タイミングで、注目画素Ｘｎに対応したデータＤＱが出
力回路５にラッチされ、次の１画素クロック周期の期間
保持される。

【０１２４】このようにして、注目画素Ｘｎに関する誤
差拡散演算処理、二値化処理、および、誤差データ演算
処理が、注目画素Ｘｎの現ライン画像データＰＸが出力
されてる１つ前の画素サイクルである期間Ｔ０と、次の
画素サイクルである期間Ｔ１で実行されて、対応する量
子化画像データＱＱが形成され、次段装置に出力され
る。

【０１２５】ところで、上述した各実施例では、注目画
素Ｘｎに関する誤差拡散演算処理、二値化処理、およ
び、誤差データ演算処理を、２つの連続した画素サイク
ル期間で実行するようにしているが、この実行期間を更
に増やすこともできる。次に、３つの連続した画素サイ
クル期間を用いて、注目画素Ｘｎに関する誤差拡散演算
処理、二値化処理、および、誤差データ演算処理を実行
するようにした、本発明にかかるさらに他の実施例につ
いて説明する。

【０１２６】本実施例では、誤差拡散演算を実現する式
（Ｉ）を、次の式（ＶＩ），（ＶＩＩ），（ＶＩＩＩ）
に分割する。

【０１２７】 Ｋ＝（２Ｂ＋４Ｃ＋２Ｄ＋Ｅ） （ＶＩ）

【０１２８】 Ｌ＝（１６Ｘ＋Ｋ＋Ａ＋２Ｇ）／４ （ＶＩＩ）

【０１２９】 Ｚ＝（Ｌ＋Ｆ）／４ （ＶＩＩＩ）

【０１３０】この場合には、式（ＶＩ）を、注目画素Ｘ
が出力される１つ前の画素サイクルで実行し、式（ＶＩ
Ｉ）を、注目画素Ｘが出力される画素サイクルで実行
し、式（ＶＩＩＩ）を注目画素Ｘの次の画素サイクルで
実行する。

【０１３１】このようにして、本実施例では、３つの連
続した画素サイクルの期間を用いて、注目画素Ｘｎに関
する誤差拡散演算処理、二値化処理、および、誤差デー
タ演算処理を実行するようにしているので、処理プロセ
スをより高速化することができる。

【０１３２】ここで、本実施例では、図１に示したと同
じマトリクスレジスタを用いる。また、図９に、本実施
例にかかる画像処理装置の誤差拡散演算部の一例を示し
ている。

【０１３３】同図において、演算回路７１は、データＤ
Ｂ，ＤＣ，ＤＤ，ＤＥを入力して、上記式（ＶＩ）の演
算処理を実行するものであり、その出力データＤＫは、
演算回路７２に加えられている。

【０１３４】演算回路７２は、データＤＫ，ＤＡ，Ｄ
Ｘ，ＤＧを入力して、上記式（ＶＩＩ）の演算処理を実
行するものであり、その出力データＤＬは、演算回路７
３に加えられている。

【０１３５】演算回路７３は、データＤＦ，ＤＬを入力
して、上記式（ＶＩＩＩ）の演算処理を実行するもので
あり、その出力データＤＺは、図１３の装置の誤差拡散
演算部２の出力データと同様に、誤差データ演算部３
（図示略）に出力される。また、図１３の装置の誤差拡
散演算部２と同様にして、出力データＤＺのうち、所定
ビットのデータが、補正多値画像データＤＺａとして量
子化回路４に出力される。

【０１３６】ここで、演算回路７１の演算処理は、その
ときの注目画素Ｘが出現する１つ前の画素サイクルで実
行され、演算回路７２の演算処理は、そのときの注目画
素Ｘが出現する画素サイクルで実行され、演算回路７３
の演算処理は、注目画素Ｘの画素サイクルの次の画素サ
イクルで実行される。

【０１３７】図１０（ａ）は、演算回路７１の構成例を
示している。

【０１３８】同図において、データＤＢは、ｍビットの
加算器（フルアダー）７５の一方の入力端に加えられ、
データＤＤは、加算器７５の他方の入力端に加えられて
いる。

【０１３９】データＤＣは、２ビット算術左シフトされ
た状態（すなわち、×４された状態）のｍビットのデー
タに変換された状態で、ｍビットの加算器（フルアダ
ー）７６の一方の入力端に加えられ、データＤＥは、そ
の下位２ビットを除いた（ｍ−２）ビットが、加算器７
６の他方の入力端に加えられている。

【０１４０】加算器７５は、（Ｂ＋Ｄ）なる演算を実行
するものである。この加算器７５の（ｍ＋１）ビットの
出力は、１ビット算術左シフトされた状態（すなわち、
×２された状態）の（ｍ＋１）ビットのデータに変換さ
れ、この（ｍ＋１）ビットのデータは、（ｍ＋２）ビッ
トの加算器（フルアダー）７７の一方の入力端に加えら
れている。

【０１４１】加算器７６は、（４Ｃ＋Ｅ）なる演算を実
行するものである。この加算器７６の（ｍ＋１）ビット
の出力の最下位ビットのさらに下位には、データＤＥの
下位２ビットの値が追加され、全体として（ｍ＋３）ビ
ットのデータが形成される。そして、この（ｍ＋３）ビ
ットのデータの最下位ビットを除いた上位（ｍ＋２）ビ
ットのデータは、加算器７７の他方の入力端に加えられ
ている。

【０１４２】加算器７７は、（２Ｂ＋２Ｄ＋４Ｃ＋Ｅ）
なる演算を実行するものである。この加算器７７の（ｍ
＋３）ビットの出力の最下位ビットの下位には、加算器
７６の出力の下位２ビットの値が追加され、全体として
（ｍ＋４）ビットのデータに形成される。この（ｍ＋
４）ビットのデータは、（ｍ＋４）ビットのラッチ回路
７８に加えられている。

【０１４３】ラッチ回路７８は、画素クロックＰＣが加
えられると、入力データを保持するものであり、その出
力データは、データＤＫとして、演算回路７２に出力さ
れる。

【０１４４】図１０（ｂ）は、演算回路７２の構成例を
示している。

【０１４５】同図において、データＤＧは、１ビット算
術左シフトされた状態（すなわち、×２された状態）の
ｍビットのデータに変換された状態で、ｍビットの加算
器（フルアダー）７９の一方の入力端に加えられてい
る。データＤＡは、その最下位ビットを除いた（ｍ−
１）ビットが、加算器７９の他方の入力端に加えられて
いる。

【０１４６】データＤＸは、４ビット算術左シフトされ
た状態（すなわち、×１６の状態）のｍビットのデータ
に変換された状態で、ｍビットの加算器（フルアダー）
８０の一方の入力端に加えられている。データＤＫは、
その下位４ビットを除いた上位ｍビットが加算器８０の
他方の入力端に加えられている。

【０１４７】加算器７９は、（Ａ＋２Ｇ）なる演算を実
行するものである。この加算の７９の（ｍ＋１）ビット
の出力の最下位ビットのさらに下位には、データＤＡの
最下位ビットの値が追加され、全体として（ｍ＋２）ビ
ットのデータが形成される。この（ｍ＋２）ビットのデ
ータは、（ｍ＋５）ビットの加算器（フルアダー）８１
の一方の入力端に加えられている。

【０１４８】加算器８０は、（１６Ｘ＋Ｆ）なる演算を
実行するものである。この加算器８０の（ｍ＋１）ビッ
トの出力の最下位ビットのさらに下位には、データＤＫ
の下位４ビットの値が追加され、全体として（ｍ＋５）
ビットのデータが形成される。この（ｍ＋５）ビットの
データは、加算器８１の他方の入力端に加えられてい
る。

【０１４９】加算器８１は、（Ａ＋２Ｇ＋Ｋ＋１６Ｘ）
なる演算を実行するものである。この場合、加算器８１
の出力は、（ｍ＋５）ビットが有効桁となる。そして、
この加算器８１の出力の有効桁の（ｍ＋５）ビットのデ
ータは、２ビット算術右シフトされた状態（すなわち、
×（１／１６）された状態）の（ｍ＋３）ビットのデー
タに変換され、その（ｍ＋３）ビットのデータは、（ｍ
＋３）ビットのラッチ回路８２に加えられている。

【０１５０】ラッチ回路８２は、画素クロックＰＣが加
えられると、入力データを保持するものであり、その出
力データは、データＤＬとして、演算回路７３に出力さ
れる。

【０１５１】図７（ｃ）は、演算回路７３の構成例を示
している。

【０１５２】同図において、データＤＬは、（ｍ＋３）
ビットの加算器（フルアダー）８３の一方の入力端に加
えられており、データＤＦは、加算器８３の他方の入力
端に加えられている。

【０１５３】加算器８３は、（Ｌ＋Ｆ）なる演算を実行
するものであり、その（ｍ＋３）ビットの出力は、２ビ
ット算術右シフトされた状態（すなわち、×（１／４）
の状態）の（ｍ＋１）ビットのデータに変換され、この
（ｍ＋１）ビットのデータは、データＤＺとして、次段
回路に出力される。また、このデータＤＺのうち、必要
なビット幅のデータが、補正多値画像データＤＺａとし
て量子化回路４に出力される。

【０１５４】以上の構成で、図１１（ａ）〜（ｏ）に示
したように、画素クロックＰＣに同期して、前ライン誤
差データＥＲａ、現ライン画像データＰＸおよび現ライ
ン誤差データＥＲが、マトリクスレジスタ１に順次入力
され、それにより、マトリクスレジスタ１からは、注目
画素Ｘの現ライン画像データＰＸに相当するデータＤ
Ｘ、周囲画素Ａ，Ｂ，Ｃ，Ｄ，Ｅの前ライン誤差データ
ＥＲａに相当するデータＤＡ，ＤＢ，ＤＣ，ＤＤ，Ｄ
Ｅ、および、周囲画素Ｆ，Ｇの現ライン誤差データＥＲ
に相当するデータＤＦ，ＤＧがそれぞれ出力され、誤差
拡散演算部２に加えられる。

【０１５５】ここで、あるラインのｎ番目の画素が注目
画素Ｘになるときを考えると、この注目画素Ｘｎのデー
タＤＸが出力される１つ前の画素サイクルの期間Ｔ０
で、演算回路７１が処理すべきデータが揃う。

【０１５６】したがって、この期間Ｔ０では、演算回路
７１の演算が実行されて、データＤＫが出力される。こ
のデータＤＫは、注目画素Ｘｎが出力される画素サイク
ルの期間Ｔ１の間保持される。

【０１５７】次いで、期間Ｔ１では、演算回路７２が処
理すべきデータが揃う。したがって、したがって、この
期間Ｔ１では、演算回路７２の演算が実行されて、デー
タＤＬが出力される。このデータＤＬは、期間Ｔ１の次
の画素サイクルである期間Ｔ２で保持される。

【０１５８】そして、この期間Ｔ２では、演算回路７３
が処理すべきデータが揃う。それにより、この期間Ｔ２
で、演算回路７３の演算が実行されて、注目画素Ｘｎに
対応したデータＤＺが誤差データ演算部３に出力される
とともに、このデータＤＺに対応した補正多値画像デー
タＤＺａが量子化回路４に出力される。これにより、量
子化回路４は、スレッシュデータＴＨに基づいて補正多
値画像データＤＺａを二値化処理し、その二値化処理結
果に対応したデータＤＱを出力する。

【０１５９】それとともに、誤差データ演算部３は、量
子化回路４から出力されるデータＤＱと、誤差拡散演算
部２から出力されるデータＤＺに基づいて、注目画素Ｘ
ｎに対応した誤差データを演算し、その演算結果を現ラ
イン誤差データＥＲとして出力する。

【０１６０】また、次の画素クロックＰＣが出力される
タイミングで、注目画素Ｘｎに対応したデータＤＱが出
力回路５にラッチされ、次の１画素クロック周期の期間
保持される。

【０１６１】このようにして、注目画素Ｘｎに関する誤
差拡散演算処理、二値化処理、および、誤差データ演算
処理が、注目画素Ｘｎの現ライン画像データＰＸが出力
されてる１つ前の画素サイクルである期間Ｔ０と、次の
画素サイクルである期間Ｔ１で実行されて、対応する量
子化画像データＱＱが形成され、次段装置に出力され
る。

【０１６２】ところで、上述した各実施例では、量子化
回路により、二値画像（非中間調画像）データに変換す
る場合について説明したが、量子化回路によって中間調
画像データ、または、より低ビット数の多値画像データ
に変換する場合についても、本発明を同様にして適用す
ることができる。

【０１６３】なお、例えば、ｓビットのデータをｔビッ
ト算術右シフトする場合、データの丸め誤差の累積を抑
制するために、データが負の値を取るときには、算術シ
フト演算後のデータに１（ＬＳＢ）を加えるようにする
とよい。

【０１６４】

【発明の効果】以上説明したように、本発明によれば、
誤差拡散演算処理を複数の演算部分に分割して、おのお
のの演算部分を異なる画素サイクルで処理しているの
で、誤差拡散演算処理を複数の画素サイクルで実行する
ことができ、画像処理の処理プロセスを高速化すること
ができるという効果を得る。

【図面の簡単な説明】

【図１】本発明の一実施例にかかるマトリクスレジスタ
を示したブロック図。

【図２】本発明の一実施例にかかる誤差拡散演算部を示
したブロック図。

【図３】図２に示した誤差拡散演算部の各演算回路の一
例を示したブロック図。

【図４】本発明の一実施例にかかる装置の動作を説明す
るためのタイミングチャート図。

【図５】本発明の他の実施例にかかるマトリクスレジス
タを示したブロック図。

【図６】本発明の他の実施例にかかる誤差拡散演算部を
示したブロック図。

【図７】図６に示した誤差拡散演算部の各演算回路の一
例を示したブロック図。

【図８】本発明の他の実施例にかかる装置の動作を説明
するためのタイミングチャート図。

【図９】本発明のさらに他の実施例にかかる誤差拡散演
算部を示したブロック図。

【図１０】図９に示した誤差拡散演算部の各演算回路の
一例を示したブロック図。

【図１１】本発明のさらに他の実施例にかかる装置の動
作を説明するためのタイミングチャート図。

【図１２】誤差拡散演算で抽出する画素と、おのおのの
画素の濃度に割り当てる重み付け係数の一例を示した概
略図。

【図１３】誤差拡散演算を実行する画像処理装置の一例
を示したブロック図。

【図１４】マトリクスレジスタの従来例を示したブロッ
ク図。

【図１５】誤差拡散演算部の従来例を示したブロック
図。

【図１６】従来装置の動作を説明するためのタイミング
チャート図。

【符号の説明】

１１〜１７，４９，６７，７８，８２ ラッチ回路 ４１，４２，５５，５６，７１，７２，７３ 演算回路 ４５〜４８，５０〜５２，６１〜６６，６８，７５〜７
７，７９〜８１，８３加算器（フルアダー）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 画像をラスタスキャンして得た多値画像
   データを所定の閾値で量子化処理するとき、処理対象と
   なる注目画素に対して、この注目画素の前ラインの複数
   の画素、および、注目画素と同ラインの前位置の複数の
   画素を周辺画素として選択し、それらの周辺画素の量子
   化処理時の誤差成分を、おのおの所定の割合で上記注目
   画素の多値画像データに加算する誤差拡散演算処理を施
   す画像処理装置において、 上記誤差拡散演算処理のうち、上記注目画素を含まない
   第１の演算部分を上記注目画素があらわれる１つ前の画
   素サイクルで実行する第１の演算手段と、 上記誤差拡散演算処理のうち、上記注目画素および上記
   第１の演算手段の演算結果を参照する第２の演算部分
   を、上記注目画素の画素サイクルで実行する第２の演算
   手段を備え、 この第２の演算手段の演算結果を所定の閾値で量子化処
   理することを特徴とする画像処理装置。
2. 【請求項２】 画像をラスタスキャンして得た多値画像
   データを所定の閾値で量子化処理するとき、処理対象と
   なる注目画素に対して、この注目画素の前ラインの複数
   の画素、および、注目画素と同ラインの前位置の複数の
   画素を周辺画素として選択し、それらの周辺画素の量子
   化処理時の誤差成分を、おのおの所定の割合で上記注目
   画素の多値画像データに加算する誤差拡散演算処理を施
   す画像処理装置において、 上記注目画素および複数の周辺画素の多値画像データを
   １画素サイクル周期保持するマトリクスレジスタ手段
   と、 このマトリクスレジスタ手段に保持されている多値画素
   データに基づき、上記誤差拡散演算処理のうち、上記注
   目画素を含まない第１の演算部分を上記注目画素の画素
   サイクルで実行する第１の演算手段と、 上記マトリクスレジスタ手段に保持されている多値画像
   データに基づき、上記誤差拡散演算処理のうち、上記注
   目画素および上記第１の演算手段の演算結果を参照する
   第２の演算部分を、上記注目画素の次の画素サイクルで
   実行する第２の演算手段を備え、 この第２の演算手段の演算結果を所定の閾値で量子化処
   理することを特徴とする画像処理装置。
3. 【請求項３】 画像をラスタスキャンして得た多値画像
   データを所定の閾値で量子化処理するとき、処理対象と
   なる注目画素に対して、この注目画素の前ラインの複数
   の画素、および、注目画素と同ラインの前位置の複数の
   画素を周辺画素として選択し、それらの周辺画素の量子
   化処理時の誤差成分を、おのおの所定の割合で上記注目
   画素の多値画像データに加算する誤差拡散演算処理を施
   す画像処理装置において、 上記注目画素および複数の周辺画素の多値画像データを
   １画素サイクル周期保持するマトリクスレジスタ手段
   と、 このマトリクスレジスタ手段に保持されている多値画素
   データに基づき、上記誤差拡散演算処理のうち、上記注
   目画素を含まない第１の演算部分を上記注目画素の１つ
   前の画素サイクルで実行する第１の演算手段と、 上記マトリクスレジスタ手段に保持されている多値画像
   データに基づき、上記誤差拡散演算処理のうち、上記注
   目画素および上記第１の演算手段の演算結果を参照する
   第２の演算部分を、上記注目画素の画素サイクルで実行
   する第２の演算手段と、 上記マトリクスレジスタ手段に保持されている多値画像
   データに基づき、上記第２の演算手段の演算結果を参照
   する第３の演算部分を、上記注目画素の次の画素サイク
   ルで実行する第３の演算手段を備え、 この第３の演算手段の演算結果を所定の閾値で量子化処
   理することを特徴とする画像処理装置。
4. 【請求項４】 画像をラスタスキャンして得た多値画像
   データを所定の閾値で量子化処理するとき、処理対象と
   なる注目画素に対して、この注目画素の前ラインの複数
   の画素、および、注目画素と同ラインの前位置の複数の
   画素を周辺画素として選択し、それらの周辺画素の量子
   化処理時の誤差成分を、おのおの所定の割合で上記注目
   画素の多値画像データに加算する誤差拡散演算処理を施
   す画像処理方法において、 上記誤差拡散演算処理のうち、上記注目画素を含まない
   第１の演算部分を上記注目画素があらわれる１つ前の画
   素サイクルで実行した後に、 上記誤差拡散演算処理のうち、上記注目画素および上記
   第１の演算部分の演算結果を参照する第２の演算部分
   を、上記注目画素の画素サイクルで実行し、 この第２の演算部分の演算結果を所定の閾値で量子化処
   理することを特徴とする画像処理方法。
5. 【請求項５】 画像をラスタスキャンして得た多値画像
   データを所定の閾値で量子化処理するとき、処理対象と
   なる注目画素に対して、この注目画素の前ラインの複数
   の画素、および、注目画素と同ラインの前位置の複数の
   画素を周辺画素として選択し、それらの周辺画素の量子
   化処理時の誤差成分を、おのおの所定の割合で上記注目
   画素の多値画像データに加算する誤差拡散演算処理を施
   す画像処理方法において、 上記注目画素および複数の周辺画素の多値画像データを
   １画素サイクル周期保持するとともに、 上記保持した多値画像データに基づき、上記誤差拡散演
   算処理のうち、上記注目画素を含まない第１の演算部分
   を上記注目画素の画素サイクルで実行した後に、 上記保持した多値画像データに基づき、上記誤差拡散演
   算処理のうち、上記注目画素および上記第１の演算部分
   の演算結果を参照する第２の演算部分を、上記注目画素
   の次の画素サイクルで実行し、 この第２の演算部分の演算結果を所定の閾値で量子化処
   理することを特徴とする画像処理方法。
6. 【請求項６】 画像をラスタスキャンして得た多値画像
   データを所定の閾値で量子化処理するとき、処理対象と
   なる注目画素に対して、この注目画素の前ラインの複数
   の画素、および、注目画素と同ラインの前位置の複数の
   画素を周辺画素として選択し、それらの周辺画素の量子
   化処理時の誤差成分を、おのおの所定の割合で上記注目
   画素の多値画像データに加算する誤差拡散演算処理を施
   す画像処理方法において、 上記注目画素および複数の周辺画素の多値画像データを
   １画素サイクル周期保持するとともに、 この保持した多値画素データに基づき、上記誤差拡散演
   算処理のうち、上記注目画素を含まない第１の演算部分
   を上記注目画素の１つ前の画素サイクルで実行した後
   に、 上記保持した多値画像データに基づき、上記誤差拡散演
   算処理のうち、上記注目画素および上記第１の演算部分
   の演算結果を参照する第２の演算部分を、上記注目画素
   の画素サイクルで実行し、 上記保持した多値画像データに基づき、上記第２の演算
   部分の演算結果を参照する第３の演算部分を、上記注目
   画素の次の画素サイクルで実行し、 この第３の演算部分の演算結果を所定の閾値で量子化処
   理することを特徴とする画像処理方法。