JPH07200265A - シフト及び丸め回路 - Google Patents

シフト及び丸め回路

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Abstract

(57)【要約】 【目的】2の冪乗による除算の結果を丸めることによ
り、一連の演算における丸め誤差の累積などを軽減す
る。 【構成】図で入力端子111から与えられたワードX=
XN−1XN−2・・・X0をシフトレジスタ(ここで
は多重化回路101−105によって実現されている)
でmビット右シフトすることにより、Xの2mによる除
算結果Y=YN−1YN−2・・・Y0(X0,Y0が
最下位ビット)を得る。ここにおいて除算結果の最下位
ビット0として、単純にmビットの右シフトを行った結
果得られる値Xmとこの右シフトによって最下位ビット
からこぼれ落ちた値Xm−1,Xm−2,・・・,X0
の論理和(Xm OR Xm−1 OR Xm−2 O
R・・・ OR X0)の結果を採用することにより、
丸め処理をする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はコンピュータに関し、更
に詳細にはそれに使用する算術装置に関する。
【0002】
【従来技術及びその問題点】ディジタルコンピュータで
行なわれる多数の計算は整数を2の冪乗で割ることを含
んでいる。たとえば、Haar変換を利用する画像圧縮計算
では隣接ピクセル値の和及び差を2で割る計算が必要で
ある。同様に、2進分数による乗算は複数の加算演算に
分解することができ、ここで1つのオペランドが整数を
2の冪乗で割りこの結果結果を第2の整数に加えること
で生成する。
【0003】整数の2mによる割算を行なう最も速い方
法は整数をm桁だけ右にシフトすることである。このよ
うなシフトは単一の命令サイクルで実行することができ
る。従って、この手順は重要な利点を持っている。残念
ながら、この方法により得られる結果は常にシフトアウ
トされたビットを捨てて下方に丸められる。このような
下方への丸めを以下の説明では切り捨てと呼ぶ。このよ
うな下方への丸めは多くの状況では許容できるが、これ
が望ましくない場合も多数存在する。たとえば、各計算
が前の計算の結果を用いる一連の計算を行なおうとすれ
ば、すべての計算が切り捨てを利用している場合丸め誤
差は更に大きくなるであろう。
【0004】加えて、多くの値から成る集合の上で演算
するときある統計的性質を維持するのが重要な場合がし
ばしばある。画像内の隣接ピクセルを平均することによ
り画像の大きさを縮小する場合を考える。つまり、4ピ
クセルから成る各グループを置き換えられる4ピクセル
の平均に等しい値を持つ1つのピクセルで置き換える。
画像はI×Iのピクセルアレイで表される。このピクセ
ルの縮小は先ずアレイの奇数行及び偶数行を平均してI
×I/2の中間アレイを作ることにより達成することがで
きる。この中間アレイの奇数列及び偶数列は次に平均さ
れて最終の(I/2)×(I/2)アレイを発生する。各種平
均化演算が常に切り捨ての場合のように下方への丸めを
行えば、最終画像は元の画像とは異なる統計的性質を持
つことになる。たとえば、縮小された画像は元のアレイ
より低い平均光度を持つことになる。この種のアーティ
ファクトを回避することがしばしば重要になる。
【0005】
【目的】本発明の目的は、一般的に言えば、整数を2の
冪乗で割った結果を丸める改良された方法及び装置を提
供することである。
【0006】本発明の別の目的は、結果を偏らせること
なく整数を2の冪乗で割る方法及び装置を提供すること
である。
【0007】本発明のこれらの及び他の目的は当業者に
は本発明の次の詳細な説明及び付図から明らかになるで
あろう。
【0008】
【概要】本発明の一実施例によれば、0から(N−1)
までの整数iについてビットXiを有する語Xを、非負
整数であり且つm≦μ≦N−1である整数mについて、
m桁だけシフトして、0から(N−1)までの整数iに
ついてのビットYiを有する語Yを得る装置が与えられ
る。この装置は複数の入力端子を持ち、これら入力装置
の各々は前記ビットXiの1つを受け取り、また0から
(N−1)までの整数iについて、各Xiに対応する入
力端子が1つ存在する。同様に、この装置は0から(N
−1)までの整数iについて各Yiに対応するものが1
つ存在する複数の出力端子を備えている。シフト動作は
複数の多重化回路の支援のもとに達成される。各多重化
回路は出力端子の1つに接続されている。Yiに対応す
る出力端子に接続されている多重化回路はYiに対応す
る出力端子を1から(N−1−m)までの整数iについ
てXi+mに対応する入力端子に接続する。Y0に接続され
ている多重化回路はY0を値(X0 OR X1 OR .....
Xm)を有する信号に接続する。(p+m)>(N−
1)を満足するYpに対応する出力端に接続されている
多重化回路は、Xが符号なしの整数であればYpに対応
する出力端子を論理0に接続する。(p+m)≧(N−
1)を満足するYpに対応する出力端子に接続されてい
る多重化回路は、Xが符号付きの整数であればYpに対
応する出力端子をXN-1に対応する入力端子に接続す
る。
【0009】
【実施例】上に記した通り、Xを2mで割ることはXが
2進数で整数であればXをmだけ右にシフトすることと
等価である。「1」の値を有するビットがシフトによっ
て語からこぼれ落ちた場合、丸め誤差が生じているとい
われる。偏りのない結果に導く可能な丸め方法は2つあ
り、これらを奇数丸め及び偶数丸めという。偶数丸めシ
ステムでは、演算結果は丸め誤差が生ずれば最も近い偶
整数に丸められる。奇数丸めシステムでは、演算結果は
丸め誤差が生ずれば最も近い奇整数に丸められる。浮動
小数点ハードウェアでは偶数丸めが通常採用される。そ
の理由は、ある形態の偶数丸めの方がある種の計算で累
積誤差が少なくなるからである。
【0010】本発明によるシフト及び丸め回路100の一
実施例のブロツク図である図1を参照する。本発明は、
このようなシステムを実施するのに必要なハードウェア
が整数除算の場合特に簡単であるから奇数丸めシステム
を使用している。整数Xを2mで割った結果Yを考え
る。Xは、0から(N−1)までの整数iについて、ビ
ットXiを有し、またX0はXの最下位ビットであるとす
る。Xは典型的には幾つかのレジスタに保持され、その
ビットは入力線111により本発明の実施例に対して与え
られる。各入力線にはそれが接続されているビットのラ
ベルが付けられている。Yは一組の出力線110に乗って
いるビット信号により表される。シフト動作は、mから
(N−1)までの整数iについて、XiをYi-mに導く多
重化回路の助けを借りて行なわれる。多重化回路の例を
101−104で示してある。一般に、多重化回路は(μ+
1)対1のマルチプレクサである。ここでμはmに許さ
れる最大の数である。μの可能な最大値はN−1であ
る。各マルチプレクサはm番目のマルチプレクサ入力線
上の入力線をディジタル信号mに応答して出力線110に
接続する。
【0011】Yの最上位ビットに接続されているマルチ
プレクサは、それに対して対応するXビットが存在しな
い多数の入力を備えている。これらの入力は図1に示す
実施例では論理0に接続されているが、当業者には、こ
れらマルチプレクサを、N−1より大きい入力線を選択
すれば論理0に接続されている入力を入力線に接続する
ことにより、入力線の本数が図1に示すものよりも少な
いマルチプレクサで置き換えることができることが明ら
かであろう。しかし、以下の説明を簡単にするため、各
マルチプレクサは(μ+1)対1のマルチプレクサであ
ると仮定する。シフト及び丸め回路100が符号なしの整
数についての演算を行っていれば、マルチプレクサは、
対応するXビットの添字がN−1より大きくなってしま
う場合には論理0に接続される入力を選択する。(p+
m)>(N−1)であれば、Ypに接続されているマル
チプレクサはYpを論理0に接続する。
【0012】回路100が符号付き整数についての演算を
行っていれば、Yの最上位ビットに接続されているマル
チプレクサがYをXN-1に接続することにより、符号ビ
ットを保存する。従って、(p+m)≧(N−1)であ
れば、Ypに接続されているマルチプレクサがYpをXN-
1が接続されている入力線に接続する。マルチプレクサ
には、これを満足するように接続できる入力せんが常に
1本存在する。
【0013】Y0に接続されているマルチプレクサ105
は本発明の実施例に使用されている奇数丸めシステムを
実現する。マルチプレクサ105は丸め信号R及びXのシ
フト桁数を指定するシフト信号mに応答する。丸め信号
Rに応答して奇数丸めを行なうには、マルチプレクサ10
5はマルチプレクサ105へのm番目の入力を選択すること
によりYの最下位ビットを(X0 OR X1 OR .....
Xm)で置き換える。マルチプレクサ105へのm番目の入
力はX0からXmまでの入力を有するOR回路に接続され
ている。OR回路の例を115−117で示してある。シフト
されてこぼれ落ちたXのビットのどれかが「1」であれ
ば、丸め誤差が生じている。この場合には、Yの最下位
ビットは強制的に「1」にさせられる。すなわち、演算
結果は最も近い奇数に丸められる。丸め誤差が生じてい
なければ、Yの最下位ビットはXmである。
【0014】この形式の丸め処理によって得られる平均
誤差はXの値の最下位(m+1)ビットが一様に分布し
ていれば0であることを示すことができる。偶数丸めシ
ステムも丸めにおける偏りを防止していることに注目す
べきである。しかし、偶数丸めシステムを実現するのに
必要なハードウェアは上に記したものよりかなり複雑で
あり、従って奇数丸めシステムの方が望ましい。
【0015】本発明を整数の2mによる除算に関する局
面での有用性の見地から説明してきたが、当業者には本
発明が整数ばかりでなく固定小数点での演算にも有用で
あることが明らかであろう。
【0016】本発明に対する種々の修正が前述の説明及
び付図から当業者には明らかであろう。従って、本発明
の技術的範囲は特許請求の範囲によってのみ限定される
ものである。
【0017】以下に本発明の実施態様の例を列挙する。
【0018】[実施態様1]以下の(a)ないし(d)を設
け、ビットXi(ここでiは0から(N−1)までの整
数)を有する語Xを、非負整数であり且つm≦μ≦N−
1である整数mについてm桁だけシフトして、ビットY
iを有する語Yを得るシフト及び丸め回路: (a)複数の入力端子:前記入力端子の各々はXiの1つを
受け取り、Xiの各々に対応する1つの前記入力端子が
存在する; (b)複数の出力端子:Yiの各々に対応する前記出力端子
が1つ存在する; (c)複数の第1の多重化回路:前記第1の多重化回路の
各々は前記出力端子の1つに接続され、Yj(jは1か
ら(N−1−m)までの整数)に対応する前記出力端子
に接続されている前記第1の多重化回路はYjに対応す
る前記出力端子をXj+mに対応する前記入力端子に接続
する; (d)第2の多重化回路:前記第2の多重化回路は、Y0に
接続され、Y0をX0ないしXmについて論理和を取った
値を有する信号に接続する。
【0019】[実施態様2]Xが符号なしの整数である
場合、(p+m)>(N−1)を満足するYpに対応す
る前記出力端子に接続されている前記第2の多重化回路
は、前記Ypに対応する前記出力端子を論理0に接続す
ることを特徴とする実施態様1記載のシフト及び丸め回
路。
【0020】[実施態様3]Xが符号付きの整数である
場合、(p+m)≧(N−1)を満足するYpに対応す
る前記出力端子に接続されている前記第2の多重化回路
はYpに対応する前記出力端子をXN-1に対応する前記入
力端子に接続することを特徴とする実施態様1記載のシ
フト及び丸め回路。
【0021】[実施態様4]以下のステップ(a)ないし
(d)を設け、ビットXi(iは0から(N−1)までの
整数)を有する語Xをm桁(mはm≦μ≦N−1を満足
する非負整数)だけシフトして、ビットYiを有する語
Yを得る方法: (a)各々が前記ビットXiの1つを受け取り、またXiの
各々に対応するものが1つ存在する複数の入力端子を設
けるステップ; (b)各Yiに対応するものが1つ存在する複数の出力端
子を設けるステップ; (c)Yiに対応する前記出力端子の各々をXi+mに対応す
る前記入力端子に接続するステップ; (d)Y0をX0ないしXmの論理和の値を有する信号に接続
するステップ。
【0022】[実施態様5]前記Xが符号なしの整数で
ある場合、(p+m)>(N−1)を満足する前記Yp
に対応する前記出力端子を論理0に接続するステップを
設けたことを特徴とする実施態様4記載の方法。
【0023】[実施態様6]前記Xが符号付きの整数で
ある場合、(p+m)≧(N−1)を満足するYpに対
応する前記出力端子を前記XN-1に対応する前記入力端
子に接続するステップを設けたことを特徴とする実施態
様4記載の方法。
【0024】
【効果】以上詳細に説明したように、本発明によれば、
2の冪乗による除算を高速かつわずかな丸め誤差で計算
することができる。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック図。
【符号の説明】
101−105:多重化回路 110:出力端子 111:入力端子 115−117:OR回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】以下の(a)ないし(d)を設け、ビットXi
    (ここでiは0から(N−1)までの整数)を有する語
    Xを、非負整数であり且つm≦μ≦N−1である整数m
    についてm桁だけシフトして、ビットYiを有する語Y
    を得るシフト及び丸め回路: (a)複数の入力端子:前記入力端子の各々はXiの1つを
    受け取り、Xiの各々に対応する1つの前記入力端子が
    存在する; (b)複数の出力端子:Yiの各々に対応する前記出力端子
    が1つ存在する; (c)複数の第1の多重化回路:前記第1の多重化回路の
    各々は前記出力端子の1つに接続され、Yj(jは1か
    ら(N−1−m)までの整数)に対応する前記出力端子
    に接続されている前記第1の多重化回路はYjに対応す
    る前記出力端子をXj+mに対応する前記入力端子に接続
    する; (d)第2の多重化回路:前記第2の多重化回路は、Y0に
    接続され、Y0をX0ないしXmについて論理和を取った
    値を有する信号に接続する。
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EP0655675A1 (en) 1995-05-31
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