JPH07200265A - シフト及び丸め回路 - Google Patents
シフト及び丸め回路Info
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- 238000010586 diagram Methods 0.000 description 2
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- 238000007906 compression Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】２の冪乗による除算の結果を丸めることによ
り、一連の演算における丸め誤差の累積などを軽減す
る。 【構成】図で入力端子１１１から与えられたワードＸ＝
ＸＮ−１ＸＮ−２・・・Ｘ０をシフトレジスタ（ここで
は多重化回路１０１−１０５によって実現されている）
でｍビット右シフトすることにより、Ｘの２ｍによる除
算結果Ｙ＝ＹＮ−１ＹＮ−２・・・Ｙ０（Ｘ０，Ｙ０が
最下位ビット）を得る。ここにおいて除算結果の最下位
ビット０として、単純にｍビットの右シフトを行った結
果得られる値Ｘｍとこの右シフトによって最下位ビット
からこぼれ落ちた値Ｘｍ−１，Ｘｍ−２，・・・，Ｘ０
の論理和（Ｘｍ ＯＲ Ｘｍ−１ ＯＲ Ｘｍ−２ Ｏ
Ｒ・・・ ＯＲ Ｘ０）の結果を採用することにより、
丸め処理をする。
り、一連の演算における丸め誤差の累積などを軽減す
る。 【構成】図で入力端子１１１から与えられたワードＸ＝
ＸＮ−１ＸＮ−２・・・Ｘ０をシフトレジスタ（ここで
は多重化回路１０１−１０５によって実現されている）
でｍビット右シフトすることにより、Ｘの２ｍによる除
算結果Ｙ＝ＹＮ−１ＹＮ−２・・・Ｙ０（Ｘ０，Ｙ０が
最下位ビット）を得る。ここにおいて除算結果の最下位
ビット０として、単純にｍビットの右シフトを行った結
果得られる値Ｘｍとこの右シフトによって最下位ビット
からこぼれ落ちた値Ｘｍ−１，Ｘｍ−２，・・・，Ｘ０
の論理和（Ｘｍ ＯＲ Ｘｍ−１ ＯＲ Ｘｍ−２ Ｏ
Ｒ・・・ ＯＲ Ｘ０）の結果を採用することにより、
丸め処理をする。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータに関し、更
に詳細にはそれに使用する算術装置に関する。
に詳細にはそれに使用する算術装置に関する。
【０００２】
【従来技術及びその問題点】ディジタルコンピュータで
行なわれる多数の計算は整数を２の冪乗で割ることを含
んでいる。たとえば、Haar変換を利用する画像圧縮計算
では隣接ピクセル値の和及び差を２で割る計算が必要で
ある。同様に、２進分数による乗算は複数の加算演算に
分解することができ、ここで１つのオペランドが整数を
２の冪乗で割りこの結果結果を第２の整数に加えること
で生成する。
行なわれる多数の計算は整数を２の冪乗で割ることを含
んでいる。たとえば、Haar変換を利用する画像圧縮計算
では隣接ピクセル値の和及び差を２で割る計算が必要で
ある。同様に、２進分数による乗算は複数の加算演算に
分解することができ、ここで１つのオペランドが整数を
２の冪乗で割りこの結果結果を第２の整数に加えること
で生成する。
【０００３】整数の２mによる割算を行なう最も速い方
法は整数をｍ桁だけ右にシフトすることである。このよ
うなシフトは単一の命令サイクルで実行することができ
る。従って、この手順は重要な利点を持っている。残念
ながら、この方法により得られる結果は常にシフトアウ
トされたビットを捨てて下方に丸められる。このような
下方への丸めを以下の説明では切り捨てと呼ぶ。このよ
うな下方への丸めは多くの状況では許容できるが、これ
が望ましくない場合も多数存在する。たとえば、各計算
が前の計算の結果を用いる一連の計算を行なおうとすれ
ば、すべての計算が切り捨てを利用している場合丸め誤
差は更に大きくなるであろう。
法は整数をｍ桁だけ右にシフトすることである。このよ
うなシフトは単一の命令サイクルで実行することができ
る。従って、この手順は重要な利点を持っている。残念
ながら、この方法により得られる結果は常にシフトアウ
トされたビットを捨てて下方に丸められる。このような
下方への丸めを以下の説明では切り捨てと呼ぶ。このよ
うな下方への丸めは多くの状況では許容できるが、これ
が望ましくない場合も多数存在する。たとえば、各計算
が前の計算の結果を用いる一連の計算を行なおうとすれ
ば、すべての計算が切り捨てを利用している場合丸め誤
差は更に大きくなるであろう。
【０００４】加えて、多くの値から成る集合の上で演算
するときある統計的性質を維持するのが重要な場合がし
ばしばある。画像内の隣接ピクセルを平均することによ
り画像の大きさを縮小する場合を考える。つまり、４ピ
クセルから成る各グループを置き換えられる４ピクセル
の平均に等しい値を持つ１つのピクセルで置き換える。
画像はＩ×Ｉのピクセルアレイで表される。このピクセ
ルの縮小は先ずアレイの奇数行及び偶数行を平均してＩ
×I/2の中間アレイを作ることにより達成することがで
きる。この中間アレイの奇数列及び偶数列は次に平均さ
れて最終の（I/2）×（I/2）アレイを発生する。各種平
均化演算が常に切り捨ての場合のように下方への丸めを
行えば、最終画像は元の画像とは異なる統計的性質を持
つことになる。たとえば、縮小された画像は元のアレイ
より低い平均光度を持つことになる。この種のアーティ
ファクトを回避することがしばしば重要になる。
するときある統計的性質を維持するのが重要な場合がし
ばしばある。画像内の隣接ピクセルを平均することによ
り画像の大きさを縮小する場合を考える。つまり、４ピ
クセルから成る各グループを置き換えられる４ピクセル
の平均に等しい値を持つ１つのピクセルで置き換える。
画像はＩ×Ｉのピクセルアレイで表される。このピクセ
ルの縮小は先ずアレイの奇数行及び偶数行を平均してＩ
×I/2の中間アレイを作ることにより達成することがで
きる。この中間アレイの奇数列及び偶数列は次に平均さ
れて最終の（I/2）×（I/2）アレイを発生する。各種平
均化演算が常に切り捨ての場合のように下方への丸めを
行えば、最終画像は元の画像とは異なる統計的性質を持
つことになる。たとえば、縮小された画像は元のアレイ
より低い平均光度を持つことになる。この種のアーティ
ファクトを回避することがしばしば重要になる。
【０００５】
【目的】本発明の目的は、一般的に言えば、整数を２の
冪乗で割った結果を丸める改良された方法及び装置を提
供することである。
冪乗で割った結果を丸める改良された方法及び装置を提
供することである。
【０００６】本発明の別の目的は、結果を偏らせること
なく整数を２の冪乗で割る方法及び装置を提供すること
である。
なく整数を２の冪乗で割る方法及び装置を提供すること
である。
【０００７】本発明のこれらの及び他の目的は当業者に
は本発明の次の詳細な説明及び付図から明らかになるで
あろう。
は本発明の次の詳細な説明及び付図から明らかになるで
あろう。
【０００８】
【概要】本発明の一実施例によれば、０から（Ｎ−１）
までの整数ｉについてビットＸiを有する語Ｘを、非負
整数であり且つｍ≦μ≦Ｎ−１である整数ｍについて、
ｍ桁だけシフトして、０から（Ｎ−１）までの整数ｉに
ついてのビットＹiを有する語Ｙを得る装置が与えられ
る。この装置は複数の入力端子を持ち、これら入力装置
の各々は前記ビットＸiの１つを受け取り、また０から
（Ｎ−１）までの整数ｉについて、各Ｘiに対応する入
力端子が１つ存在する。同様に、この装置は０から（Ｎ
−１）までの整数ｉについて各Ｙiに対応するものが１
つ存在する複数の出力端子を備えている。シフト動作は
複数の多重化回路の支援のもとに達成される。各多重化
回路は出力端子の１つに接続されている。Ｙiに対応す
る出力端子に接続されている多重化回路はＹiに対応す
る出力端子を１から（Ｎ−１−ｍ）までの整数ｉについ
てＸi+mに対応する入力端子に接続する。Ｙ0に接続され
ている多重化回路はＹ0を値（Ｘ0 ＯＲ Ｘ1 ＯＲ .....
Ｘm）を有する信号に接続する。（ｐ＋ｍ）＞（Ｎ−
１）を満足するＹpに対応する出力端に接続されている
多重化回路は、Ｘが符号なしの整数であればＹpに対応
する出力端子を論理０に接続する。（ｐ＋ｍ）≧（Ｎ−
１）を満足するＹpに対応する出力端子に接続されてい
る多重化回路は、Ｘが符号付きの整数であればＹpに対
応する出力端子をＸN-1に対応する入力端子に接続す
る。
までの整数ｉについてビットＸiを有する語Ｘを、非負
整数であり且つｍ≦μ≦Ｎ−１である整数ｍについて、
ｍ桁だけシフトして、０から（Ｎ−１）までの整数ｉに
ついてのビットＹiを有する語Ｙを得る装置が与えられ
る。この装置は複数の入力端子を持ち、これら入力装置
の各々は前記ビットＸiの１つを受け取り、また０から
（Ｎ−１）までの整数ｉについて、各Ｘiに対応する入
力端子が１つ存在する。同様に、この装置は０から（Ｎ
−１）までの整数ｉについて各Ｙiに対応するものが１
つ存在する複数の出力端子を備えている。シフト動作は
複数の多重化回路の支援のもとに達成される。各多重化
回路は出力端子の１つに接続されている。Ｙiに対応す
る出力端子に接続されている多重化回路はＹiに対応す
る出力端子を１から（Ｎ−１−ｍ）までの整数ｉについ
てＸi+mに対応する入力端子に接続する。Ｙ0に接続され
ている多重化回路はＹ0を値（Ｘ0 ＯＲ Ｘ1 ＯＲ .....
Ｘm）を有する信号に接続する。（ｐ＋ｍ）＞（Ｎ−
１）を満足するＹpに対応する出力端に接続されている
多重化回路は、Ｘが符号なしの整数であればＹpに対応
する出力端子を論理０に接続する。（ｐ＋ｍ）≧（Ｎ−
１）を満足するＹpに対応する出力端子に接続されてい
る多重化回路は、Ｘが符号付きの整数であればＹpに対
応する出力端子をＸN-1に対応する入力端子に接続す
る。
【０００９】
【実施例】上に記した通り、Ｘを２mで割ることはＸが
２進数で整数であればＸをｍだけ右にシフトすることと
等価である。「１」の値を有するビットがシフトによっ
て語からこぼれ落ちた場合、丸め誤差が生じているとい
われる。偏りのない結果に導く可能な丸め方法は２つあ
り、これらを奇数丸め及び偶数丸めという。偶数丸めシ
ステムでは、演算結果は丸め誤差が生ずれば最も近い偶
整数に丸められる。奇数丸めシステムでは、演算結果は
丸め誤差が生ずれば最も近い奇整数に丸められる。浮動
小数点ハードウェアでは偶数丸めが通常採用される。そ
の理由は、ある形態の偶数丸めの方がある種の計算で累
積誤差が少なくなるからである。
２進数で整数であればＸをｍだけ右にシフトすることと
等価である。「１」の値を有するビットがシフトによっ
て語からこぼれ落ちた場合、丸め誤差が生じているとい
われる。偏りのない結果に導く可能な丸め方法は２つあ
り、これらを奇数丸め及び偶数丸めという。偶数丸めシ
ステムでは、演算結果は丸め誤差が生ずれば最も近い偶
整数に丸められる。奇数丸めシステムでは、演算結果は
丸め誤差が生ずれば最も近い奇整数に丸められる。浮動
小数点ハードウェアでは偶数丸めが通常採用される。そ
の理由は、ある形態の偶数丸めの方がある種の計算で累
積誤差が少なくなるからである。
【００１０】本発明によるシフト及び丸め回路100の一
実施例のブロツク図である図１を参照する。本発明は、
このようなシステムを実施するのに必要なハードウェア
が整数除算の場合特に簡単であるから奇数丸めシステム
を使用している。整数Ｘを２mで割った結果Ｙを考え
る。Ｘは、０から（Ｎ−１）までの整数ｉについて、ビ
ットＸiを有し、またＸ0はＸの最下位ビットであるとす
る。Ｘは典型的には幾つかのレジスタに保持され、その
ビットは入力線111により本発明の実施例に対して与え
られる。各入力線にはそれが接続されているビットのラ
ベルが付けられている。Ｙは一組の出力線110に乗って
いるビット信号により表される。シフト動作は、ｍから
（Ｎ−１）までの整数ｉについて、ＸiをＹi-mに導く多
重化回路の助けを借りて行なわれる。多重化回路の例を
101−104で示してある。一般に、多重化回路は（μ＋
１）対１のマルチプレクサである。ここでμはｍに許さ
れる最大の数である。μの可能な最大値はＮ−１であ
る。各マルチプレクサはｍ番目のマルチプレクサ入力線
上の入力線をディジタル信号ｍに応答して出力線110に
接続する。
実施例のブロツク図である図１を参照する。本発明は、
このようなシステムを実施するのに必要なハードウェア
が整数除算の場合特に簡単であるから奇数丸めシステム
を使用している。整数Ｘを２mで割った結果Ｙを考え
る。Ｘは、０から（Ｎ−１）までの整数ｉについて、ビ
ットＸiを有し、またＸ0はＸの最下位ビットであるとす
る。Ｘは典型的には幾つかのレジスタに保持され、その
ビットは入力線111により本発明の実施例に対して与え
られる。各入力線にはそれが接続されているビットのラ
ベルが付けられている。Ｙは一組の出力線110に乗って
いるビット信号により表される。シフト動作は、ｍから
（Ｎ−１）までの整数ｉについて、ＸiをＹi-mに導く多
重化回路の助けを借りて行なわれる。多重化回路の例を
101−104で示してある。一般に、多重化回路は（μ＋
１）対１のマルチプレクサである。ここでμはｍに許さ
れる最大の数である。μの可能な最大値はＮ−１であ
る。各マルチプレクサはｍ番目のマルチプレクサ入力線
上の入力線をディジタル信号ｍに応答して出力線110に
接続する。
【００１１】Ｙの最上位ビットに接続されているマルチ
プレクサは、それに対して対応するＸビットが存在しな
い多数の入力を備えている。これらの入力は図１に示す
実施例では論理０に接続されているが、当業者には、こ
れらマルチプレクサを、Ｎ−１より大きい入力線を選択
すれば論理０に接続されている入力を入力線に接続する
ことにより、入力線の本数が図１に示すものよりも少な
いマルチプレクサで置き換えることができることが明ら
かであろう。しかし、以下の説明を簡単にするため、各
マルチプレクサは（μ＋１）対１のマルチプレクサであ
ると仮定する。シフト及び丸め回路100が符号なしの整
数についての演算を行っていれば、マルチプレクサは、
対応するＸビットの添字がＮ−１より大きくなってしま
う場合には論理０に接続される入力を選択する。（ｐ＋
ｍ）＞（Ｎ−１）であれば、Ｙpに接続されているマル
チプレクサはＹpを論理０に接続する。
プレクサは、それに対して対応するＸビットが存在しな
い多数の入力を備えている。これらの入力は図１に示す
実施例では論理０に接続されているが、当業者には、こ
れらマルチプレクサを、Ｎ−１より大きい入力線を選択
すれば論理０に接続されている入力を入力線に接続する
ことにより、入力線の本数が図１に示すものよりも少な
いマルチプレクサで置き換えることができることが明ら
かであろう。しかし、以下の説明を簡単にするため、各
マルチプレクサは（μ＋１）対１のマルチプレクサであ
ると仮定する。シフト及び丸め回路100が符号なしの整
数についての演算を行っていれば、マルチプレクサは、
対応するＸビットの添字がＮ−１より大きくなってしま
う場合には論理０に接続される入力を選択する。（ｐ＋
ｍ）＞（Ｎ−１）であれば、Ｙpに接続されているマル
チプレクサはＹpを論理０に接続する。
【００１２】回路100が符号付き整数についての演算を
行っていれば、Ｙの最上位ビットに接続されているマル
チプレクサがＹをＸN-1に接続することにより、符号ビ
ットを保存する。従って、（ｐ＋ｍ）≧（Ｎ−１）であ
れば、Ｙpに接続されているマルチプレクサがＹpをＸN-
1が接続されている入力線に接続する。マルチプレクサ
には、これを満足するように接続できる入力せんが常に
１本存在する。
行っていれば、Ｙの最上位ビットに接続されているマル
チプレクサがＹをＸN-1に接続することにより、符号ビ
ットを保存する。従って、（ｐ＋ｍ）≧（Ｎ−１）であ
れば、Ｙpに接続されているマルチプレクサがＹpをＸN-
1が接続されている入力線に接続する。マルチプレクサ
には、これを満足するように接続できる入力せんが常に
１本存在する。
【００１３】Ｙ０に接続されているマルチプレクサ105
は本発明の実施例に使用されている奇数丸めシステムを
実現する。マルチプレクサ105は丸め信号Ｒ及びＸのシ
フト桁数を指定するシフト信号ｍに応答する。丸め信号
Ｒに応答して奇数丸めを行なうには、マルチプレクサ10
5はマルチプレクサ105へのｍ番目の入力を選択すること
によりＹの最下位ビットを（Ｘ0 ＯＲ Ｘ1 ＯＲ .....
Ｘm）で置き換える。マルチプレクサ105へのｍ番目の入
力はＸ0からＸmまでの入力を有するＯＲ回路に接続され
ている。ＯＲ回路の例を115−117で示してある。シフト
されてこぼれ落ちたＸのビットのどれかが「１」であれ
ば、丸め誤差が生じている。この場合には、Ｙの最下位
ビットは強制的に「１」にさせられる。すなわち、演算
結果は最も近い奇数に丸められる。丸め誤差が生じてい
なければ、Ｙの最下位ビットはＸmである。
は本発明の実施例に使用されている奇数丸めシステムを
実現する。マルチプレクサ105は丸め信号Ｒ及びＸのシ
フト桁数を指定するシフト信号ｍに応答する。丸め信号
Ｒに応答して奇数丸めを行なうには、マルチプレクサ10
5はマルチプレクサ105へのｍ番目の入力を選択すること
によりＹの最下位ビットを（Ｘ0 ＯＲ Ｘ1 ＯＲ .....
Ｘm）で置き換える。マルチプレクサ105へのｍ番目の入
力はＸ0からＸmまでの入力を有するＯＲ回路に接続され
ている。ＯＲ回路の例を115−117で示してある。シフト
されてこぼれ落ちたＸのビットのどれかが「１」であれ
ば、丸め誤差が生じている。この場合には、Ｙの最下位
ビットは強制的に「１」にさせられる。すなわち、演算
結果は最も近い奇数に丸められる。丸め誤差が生じてい
なければ、Ｙの最下位ビットはＸmである。
【００１４】この形式の丸め処理によって得られる平均
誤差はＸの値の最下位（ｍ＋１）ビットが一様に分布し
ていれば０であることを示すことができる。偶数丸めシ
ステムも丸めにおける偏りを防止していることに注目す
べきである。しかし、偶数丸めシステムを実現するのに
必要なハードウェアは上に記したものよりかなり複雑で
あり、従って奇数丸めシステムの方が望ましい。
誤差はＸの値の最下位（ｍ＋１）ビットが一様に分布し
ていれば０であることを示すことができる。偶数丸めシ
ステムも丸めにおける偏りを防止していることに注目す
べきである。しかし、偶数丸めシステムを実現するのに
必要なハードウェアは上に記したものよりかなり複雑で
あり、従って奇数丸めシステムの方が望ましい。
【００１５】本発明を整数の２mによる除算に関する局
面での有用性の見地から説明してきたが、当業者には本
発明が整数ばかりでなく固定小数点での演算にも有用で
あることが明らかであろう。
面での有用性の見地から説明してきたが、当業者には本
発明が整数ばかりでなく固定小数点での演算にも有用で
あることが明らかであろう。
【００１６】本発明に対する種々の修正が前述の説明及
び付図から当業者には明らかであろう。従って、本発明
の技術的範囲は特許請求の範囲によってのみ限定される
ものである。
び付図から当業者には明らかであろう。従って、本発明
の技術的範囲は特許請求の範囲によってのみ限定される
ものである。
【００１７】以下に本発明の実施態様の例を列挙する。
【００１８】［実施態様１］以下の(a)ないし(d)を設
け、ビットＸi（ここでｉは０から（Ｎ−１）までの整
数）を有する語Ｘを、非負整数であり且つｍ≦μ≦Ｎ−
１である整数ｍについてｍ桁だけシフトして、ビットＹ
iを有する語Ｙを得るシフト及び丸め回路： (a)複数の入力端子：前記入力端子の各々はＸiの１つを
受け取り、Ｘiの各々に対応する１つの前記入力端子が
存在する； (b)複数の出力端子：Ｙiの各々に対応する前記出力端子
が１つ存在する； (c)複数の第１の多重化回路：前記第１の多重化回路の
各々は前記出力端子の１つに接続され、Ｙj（ｊは１か
ら（Ｎ−１−ｍ）までの整数）に対応する前記出力端子
に接続されている前記第１の多重化回路はＹjに対応す
る前記出力端子をＸj+mに対応する前記入力端子に接続
する； (d)第２の多重化回路：前記第２の多重化回路は、Ｙ0に
接続され、Ｙ0をＸ0ないしＸmについて論理和を取った
値を有する信号に接続する。
け、ビットＸi（ここでｉは０から（Ｎ−１）までの整
数）を有する語Ｘを、非負整数であり且つｍ≦μ≦Ｎ−
１である整数ｍについてｍ桁だけシフトして、ビットＹ
iを有する語Ｙを得るシフト及び丸め回路： (a)複数の入力端子：前記入力端子の各々はＸiの１つを
受け取り、Ｘiの各々に対応する１つの前記入力端子が
存在する； (b)複数の出力端子：Ｙiの各々に対応する前記出力端子
が１つ存在する； (c)複数の第１の多重化回路：前記第１の多重化回路の
各々は前記出力端子の１つに接続され、Ｙj（ｊは１か
ら（Ｎ−１−ｍ）までの整数）に対応する前記出力端子
に接続されている前記第１の多重化回路はＹjに対応す
る前記出力端子をＸj+mに対応する前記入力端子に接続
する； (d)第２の多重化回路：前記第２の多重化回路は、Ｙ0に
接続され、Ｙ0をＸ0ないしＸmについて論理和を取った
値を有する信号に接続する。
【００１９】［実施態様２］Ｘが符号なしの整数である
場合、（ｐ＋ｍ）＞（Ｎ−１）を満足するＹpに対応す
る前記出力端子に接続されている前記第２の多重化回路
は、前記Ｙpに対応する前記出力端子を論理０に接続す
ることを特徴とする実施態様１記載のシフト及び丸め回
路。
場合、（ｐ＋ｍ）＞（Ｎ−１）を満足するＹpに対応す
る前記出力端子に接続されている前記第２の多重化回路
は、前記Ｙpに対応する前記出力端子を論理０に接続す
ることを特徴とする実施態様１記載のシフト及び丸め回
路。
【００２０】［実施態様３］Ｘが符号付きの整数である
場合、（ｐ＋ｍ）≧（Ｎ−１）を満足するＹpに対応す
る前記出力端子に接続されている前記第２の多重化回路
はＹpに対応する前記出力端子をＸN-1に対応する前記入
力端子に接続することを特徴とする実施態様１記載のシ
フト及び丸め回路。
場合、（ｐ＋ｍ）≧（Ｎ−１）を満足するＹpに対応す
る前記出力端子に接続されている前記第２の多重化回路
はＹpに対応する前記出力端子をＸN-1に対応する前記入
力端子に接続することを特徴とする実施態様１記載のシ
フト及び丸め回路。
【００２１】［実施態様４］以下のステップ(a)ないし
(d)を設け、ビットＸｉ（ｉは０から（Ｎ−１）までの
整数）を有する語Ｘをｍ桁（ｍはｍ≦μ≦Ｎ−１を満足
する非負整数）だけシフトして、ビットＹiを有する語
Ｙを得る方法： (a)各々が前記ビットＸiの１つを受け取り、またＸiの
各々に対応するものが１つ存在する複数の入力端子を設
けるステップ； (b)各Ｙｉに対応するものが１つ存在する複数の出力端
子を設けるステップ； (c)Ｙiに対応する前記出力端子の各々をＸi+mに対応す
る前記入力端子に接続するステップ； (d)Ｙ0をＸ0ないしＸmの論理和の値を有する信号に接続
するステップ。
(d)を設け、ビットＸｉ（ｉは０から（Ｎ−１）までの
整数）を有する語Ｘをｍ桁（ｍはｍ≦μ≦Ｎ−１を満足
する非負整数）だけシフトして、ビットＹiを有する語
Ｙを得る方法： (a)各々が前記ビットＸiの１つを受け取り、またＸiの
各々に対応するものが１つ存在する複数の入力端子を設
けるステップ； (b)各Ｙｉに対応するものが１つ存在する複数の出力端
子を設けるステップ； (c)Ｙiに対応する前記出力端子の各々をＸi+mに対応す
る前記入力端子に接続するステップ； (d)Ｙ0をＸ0ないしＸmの論理和の値を有する信号に接続
するステップ。
【００２２】［実施態様５］前記Ｘが符号なしの整数で
ある場合、（ｐ＋ｍ）＞（Ｎ−１）を満足する前記Ｙp
に対応する前記出力端子を論理０に接続するステップを
設けたことを特徴とする実施態様４記載の方法。
ある場合、（ｐ＋ｍ）＞（Ｎ−１）を満足する前記Ｙp
に対応する前記出力端子を論理０に接続するステップを
設けたことを特徴とする実施態様４記載の方法。
【００２３】［実施態様６］前記Ｘが符号付きの整数で
ある場合、（ｐ＋ｍ）≧（Ｎ−１）を満足するＹpに対
応する前記出力端子を前記ＸN-1に対応する前記入力端
子に接続するステップを設けたことを特徴とする実施態
様４記載の方法。
ある場合、（ｐ＋ｍ）≧（Ｎ−１）を満足するＹpに対
応する前記出力端子を前記ＸN-1に対応する前記入力端
子に接続するステップを設けたことを特徴とする実施態
様４記載の方法。
【００２４】
【効果】以上詳細に説明したように、本発明によれば、
２の冪乗による除算を高速かつわずかな丸め誤差で計算
することができる。
２の冪乗による除算を高速かつわずかな丸め誤差で計算
することができる。
【図１】本発明の一実施例のブロック図。
101−105：多重化回路 110：出力端子 111：入力端子 115−117：ＯＲ回路
Claims (1)
- 【請求項１】以下の(a)ないし(d)を設け、ビットＸi
（ここでｉは０から（Ｎ−１）までの整数）を有する語
Ｘを、非負整数であり且つｍ≦μ≦Ｎ−１である整数ｍ
についてｍ桁だけシフトして、ビットＹiを有する語Ｙ
を得るシフト及び丸め回路： (a)複数の入力端子：前記入力端子の各々はＸiの１つを
受け取り、Ｘiの各々に対応する１つの前記入力端子が
存在する； (b)複数の出力端子：Ｙiの各々に対応する前記出力端子
が１つ存在する； (c)複数の第１の多重化回路：前記第１の多重化回路の
各々は前記出力端子の１つに接続され、Ｙj（ｊは１か
ら（Ｎ−１−ｍ）までの整数）に対応する前記出力端子
に接続されている前記第１の多重化回路はＹjに対応す
る前記出力端子をＸj+mに対応する前記入力端子に接続
する； (d)第２の多重化回路：前記第２の多重化回路は、Ｙ0に
接続され、Ｙ0をＸ0ないしＸmについて論理和を取った
値を有する信号に接続する。
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| JP3645298B2 JP3645298B2 (ja) | 2005-05-11 |
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|---|---|
| US (1) | US5424967A (ja) |
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| JP (1) | JP3645298B2 (ja) |
| DE (1) | DE69423073T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100621968B1 (ko) * | 1998-12-25 | 2006-09-13 | 후지쯔 가부시끼가이샤 | 스티키 비트값 예측 회로 및 이것을 구비한 반도체 장치 |
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| KR100265358B1 (ko) * | 1997-05-22 | 2000-09-15 | 김영환 | 고속의쉬프팅장치 |
| US6148317A (en) * | 1998-08-14 | 2000-11-14 | Qualcomm Incorporated | Method and apparatus for compressing signals in a fixed point format without introducing a bias |
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| GB2604655B (en) * | 2021-03-12 | 2023-08-09 | Imagination Tech Ltd | Method of performing hardware efficient unbiased rounding of a number |
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| US4931970A (en) * | 1989-01-13 | 1990-06-05 | International Business Machines Corporation | Apparatus for determining if there is a loss of data during a shift operation |
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-
1993
- 1993-11-29 US US08/158,640 patent/US5424967A/en not_active Expired - Lifetime
-
1994
- 1994-07-08 DE DE69423073T patent/DE69423073T2/de not_active Expired - Fee Related
- 1994-07-08 EP EP94110670A patent/EP0655675B1/en not_active Expired - Lifetime
- 1994-11-29 JP JP31931294A patent/JP3645298B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100621968B1 (ko) * | 1998-12-25 | 2006-09-13 | 후지쯔 가부시끼가이샤 | 스티키 비트값 예측 회로 및 이것을 구비한 반도체 장치 |
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| Publication number | Publication date |
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| EP0655675B1 (en) | 2000-02-23 |
| JP3645298B2 (ja) | 2005-05-11 |
| US5424967A (en) | 1995-06-13 |
| EP0655675A1 (en) | 1995-05-31 |
| DE69423073D1 (de) | 2000-03-30 |
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