JPH06268847A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は入力データ中の「１」若しくは「０」
の数をカウントする情報処理回路の回路規模を削減する
ことを目的とする。 【構成】初段から終段に向かって論理回路の数が一つず
つ増えるように複数の論理回路が複数段に配設される。
各論理回路Ａ，Ｂ，Ｃからその次段に出力信号ＱL ，Ｑ
R が出力され、終段の論理回路Ｄから入力データＤ０〜
Ｄｎより１ビット多い出力データＱ０〜Ｑｎ＋１が出力
される。各論理回路Ａ，Ｂ，Ｃでは、その入力データＤ
０〜Ｄｎと、前段の各論理回路Ａ，Ｂ，Ｃから入力され
る入力信号ＩＮに基づいて出力信号ＱL ，ＱR を次段の
各論理回路Ｂ，Ｃ，Ｄに出力する。初段の論理回路Ａか
ら出力される出力信号ＱL ，ＱR のいずれかから出力さ
れる「１」の信号は各段の論理回路Ｂ，Ｃ，Ｄを経て出
力データＱ０〜Ｑｎ＋１のいずれかとして出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は２値論理データ中に含
まれる「１」若しくは「０」の数をカウントして出力す
る情報処理装置に関するものである。

【０００２】２値論理データの処理を行う例えば画像処
理装置等の電子回路においては、２値論理データを構成
する「１」若しくは「０」のビット数をカウントし、そ
のカウント値に基づいて種々の制御を行うことがある。
このような電子回路では、「１」若しくは「０」のビッ
ト数をカウントする動作を高速に、かつ簡易な回路で行
うことが必要となっている。

【０００３】

【従来の技術】従来、例えば画像処理装置の一種類とし
て、次のようなものがある。すなわち、一つの画素を１
ビットのデータで表現し、例えばそのデータが「１」で
あればその画素を塗り潰し、「０」であれば塗り潰さな
いというように各画素を走査して、出力装置に出力す
る。

【０００４】このような画像処理装置において、上記の
ように走査された画像データの解像度と、出力装置の解
像度とが異なることがある。すなわち、図１０に示すよ
うに所定の面積を１６分割して各画素を走査すると、１
６ビットの画像データＰ１が得られる。

【０００５】このような画像データＰ１を図１１に示す
ように４分割の画素として出力する場合には、前記１６
ビットの画像データＰ１を４ビットの画像データＰ２に
変換する必要がある。

【０００６】図１０に示す１６ビットの画像データＰ１
に図１１に示す分割枠Ｐ２を重ね合わせた時、枠Ｐ２ａ
〜Ｐ２ｄの中に「１」がいくつあるかにより、その枠の
ビットを「１」にするか「０」にするかを決定する。

【０００７】枠Ｐ２ａ〜Ｐ２ｄの中に、少なくとも一つ
「１」があれば、枠Ｐ２ａ〜Ｐ２ｄを「１」にするとい
う規則にすれば、図１２のＰ３を得る。同様に、二つ以
上、三つ以上、四つというように規則を決めた場合、枠
Ｐ２ａ〜Ｐ２ｄはそれぞれ図１３〜図１５のように塗り
潰される。

【０００８】上記のようなデータ処理を行うためには、
複数ビットのデータの中に存在する「１」の数をカウン
トするデータ処理回路が必要となる。その４ビットのデ
ータ処理回路の一例を図１６に示す。

【０００９】４ビットの入力データＤ０〜Ｄ３は４×１
６個のＰチャネルＭＯＳトランジスタＴr1a 〜Ｔr4p と
インバータ回路２ａ〜２ｄで構成されるデコード部１に
入力される。すなわち、入力データＤ０は１６個のＰチ
ャネルＭＯＳトランジスタＴr1a 〜Ｔr1p のゲートに直
接入力されるか、あるいはインバータ回路２ａを介して
入力される。

【００１０】また、入力データＤ１は１６個のＰチャネ
ルＭＯＳトランジスタＴr2a 〜Ｔr2p のゲートに直接入
力されるか、あるいはインバータ回路２ｂを介して入力
される。

【００１１】また、入力データＤ２は１６個のＰチャネ
ルＭＯＳトランジスタＴr3a 〜Ｔr3p のゲートに直接入
力されるか、あるいはインバータ回路２ｃを介して入力
される。

【００１２】また、入力データＤ３は１６個のＰチャネ
ルＭＯＳトランジスタＴr4a 〜Ｔr4p のゲートに直接入
力されるか、あるいはインバータ回路２ｄを介して入力
される。

【００１３】前記トランジスタＴr1a 〜Ｔr1p のソース
には電源Ｖccが供給され、前記トランジスタＴr4a 〜Ｔ
r4p のドレインにはそれぞれ出力線Ｌａ〜Ｌｐが接続さ
れている。

【００１４】そして、電源Ｖccと出力線Ｌａ〜Ｌｐとの
間で４個ずつ直列に接続された１６列の各トランジスタ
Ｔr1a 〜Ｔr4a から同Ｔr1p 〜Ｔr4p は、入力データＤ
０〜Ｄ４に基づいて、いずれか一列のトランジスタが全
てオンされるように構成される。

【００１５】すなわち、例えば入力データＤ０〜Ｄ３が
「００００」であれば、トランジスタＴr1a 〜Ｔr4a が
オンされ、その他の列のトランジスタは少なくとも一つ
のトランジスタがオフされる。

【００１６】また、例えば入力データＤ０〜Ｄ３が「１
１１１」であれば、トランジスタＴr1p 〜Ｔr4p がオン
され、その他の列のトランジスタは少なくとも一つのト
ランジスタがオフされる。

【００１７】前記各出力線Ｌａ〜Ｌｐには常時オン状態
に維持されるＮチャネルＭＯＳトランジスタｎ1a〜ｎ1p
が接続されている。そして、各トランジスタＴrn1a〜Ｔ
rn1pはサイズの小さいトランジスタで構成されて、各出
力線Ｌａ〜Ｌｐに接続される４個のＰチャネルＭＯＳト
ランジスタがすべてオンされない限り、各出力線Ｌａ〜
ＬｐはグランドＧＮＤレベルに維持されるようになって
いる。

【００１８】前記各出力線Ｌａ〜ＬｐはそれぞれＮチャ
ネルＭＯＳトランジスタｎ2a〜ｎ2pのゲートに接続さ
れ、各トランジスタｎ2a〜ｎ2pのソースはグランドＧＮ
Ｄに接続されている。

【００１９】前記各トランジスタｎ2a〜ｎ2pのドレイン
は出力線Ｌ０〜Ｌ４のいずれかに接続されている。すな
わち、入力データＤ０〜Ｄ３が「００００」であるとき
Ｈレベルとなる出力線Ｌａに接続されたトランジスタｎ
2aのドレインは出力線Ｌ０に接続される。また、入力デ
ータＤ０〜Ｄ３が「１１１１」であるときＨレベルとな
る出力線Ｌｐに接続されたトランジスタｎ2pのドレイン
は出力線Ｌ４に接続される。

【００２０】このように、各トランジスタｎ2a〜ｎ2pの
ドレインは当該出力線Ｌａ〜ＬｐがＨレベルとなるとき
に、入力データＤ０〜Ｄ３に含まれる「１」の数に対応
するいずれかの出力線Ｌ０〜Ｌ４に接続されている。

【００２１】前記出力線Ｌ０〜Ｌ４はそれぞれインバー
タ回路２ｅ〜２ｉを介して出力信号Ｑ０〜Ｑ４を出力す
る。また、各出力線Ｌ０〜Ｌ４には常時オン状態に維持
されるＰチャネルＭＯＳトランジスタｐ0 〜ｐ4 が接続
されている。そして、前記各トランジスタｐ0 〜ｐ4 は
小さなサイズで形成され、前記各出力線Ｌ０〜Ｌ４に接
続された前記各トランジスタｎ2a〜ｎ2pがオンされない
限り、各出力線Ｌ０〜Ｌ４はＨレベルに維持されるよう
になっている。

【００２２】このように構成されたデータ処理回路で
は、例えば入力データＤ０〜Ｄ３が「００００」となる
と、出力線Ｌａ〜Ｌｐの中で出力線ＬａのみがＨレベル
となる。

【００２３】すると、トランジスタｎ2aがオンされ、出
力線Ｌ０〜Ｌ４の中で出力線Ｌ０のみがＬレベルとな
る。従って、出力信号Ｑ０〜Ｑ４の中で出力信号Ｑ０の
みがＨレベルとなって、入力データＤ０〜Ｄ３の中には
「１」が一つも含まれていないことが判別される。

【００２４】また、入力データＤ０〜Ｄ３が「１１１
１」となると、出力線Ｌａ〜Ｌｐの中で出力線Ｌｐのみ
がＨレベルとなる。すると、トランジスタｎ2pがオンさ
れ、出力線Ｌ０〜Ｌ４の中で出力線Ｌ４のみがＬレベル
となる。従って、出力データＱ０〜Ｑ４の中で出力デー
タＱ４のみがＨレベルとなって、入力データＤ０〜Ｄ３
の中には「１」が四つ含まれていることが判別される。

【００２５】

【発明が解決しようとする課題】上記のようなデータ処
理回路では、各インバータ回路２ａ〜２ｉを１つずつの
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタとから構成されるＣＭＯＳインバータ回路とす
れば、全部で１１９個のトランジスタが必要となる。

【００２６】上記データ処理回路は４ビット構成で１１
９個のトランジスタが必要となるが、一般にｎビット構
成の場合に必要なトランジスタ数は次式で求められる。 ２ⁿ （ｎ＋２）＋５ｎ＋３ ・・・・・（１） 従って、４ビットの入力データＤ０〜Ｄ３を処理するた
めのデータ処理回路として大規模な回路が必要であると
ともに、入力データのビット数が増えれば、回路規模が
飛躍的に増大するという問題点がある。

【００２７】この発明の目的は、入力データ中の「１」
若しくは「０」の数をカウントする情報処理回路の回路
規模を削減することにある。

【００２８】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、複数ビットの入力データＤ０〜Ｄ
ｎが並列に入力され、入力されたデータ中に含まれる
「１」の数をカウントして出力する情報処理装置で、初
段の１つの論理回路Ａから、その終段に向かって論理回
路の数が一つずつ増えるように複数の論理回路Ｂ，Ｃが
複数段に配設され、前記各論理回路Ａ，Ｂ，Ｃからその
次段で隣合う二つの論理回路にそれぞれ上位側及び下位
側の一対の出力信号ＱL ，ＱR が出力され、前記終段の
複数の論理回路Ｄから前記入力データＤ０〜Ｄｎより１
ビット多いビット数の出力データＱ０〜Ｑｎ＋１が出力
され、前記終段の複数の論理回路Ｄを除いて各段毎の論
理回路Ａ，Ｂ，Ｃには前記入力データＤ０〜Ｄｎのうち
それぞれ同一ビットの入力データが入力され、前記初段
の論理回路Ａから前記入力データＤ０に基づいて相補出
力信号ＱL ，ＱR がその次段の論理回路Ｂにそれぞれ出
力され、前記次段以降の各論理回路Ｂ，Ｃはその前段の
論理回路Ａ，Ｂ，Ｃから「０」の入力信号が入力された
とき、その出力信号ＱL ，ＱR が「０」とされ、前記次
段以降の各論理回路Ｂ，Ｃはその前段の論理回路Ａ，
Ｂ，Ｃから「１」の入力信号が入力されたとき、前記入
力データＤ１〜Ｄｎが「１」である場合に前記上位側出
力信号ＱLとして「１」が出力されるとともに、前記入
力データＤ１〜Ｄｎが「０」である場合に前記下位側出
力信号ＱR として「１」が出力され、前記終段の論理回
路Ｄの前段で隣合う二つの論理回路Ｂ，Ｃから出力され
る二つの出力信号ＱL ，ＱRのＯＲ論理が終段の論理回
路Ｄから出力される。

【００２９】また、図４、図６、図８及び図９に示すよ
うに、前記初段の論理回路Ａから、前記入力データＤ０
が前記上位側出力信号ＱL として出力されるとともに、
該入力データＤ０がインバータ回路２ｊを介して前記下
位側出力信号ＱR として出力され、前記次段以降の各論
理回路Ｂ，Ｃにおいて、各段の両側端に位置する論理回
路Ｂには、前記入力データＤ１〜Ｄｎと前段の論理回路
Ａ，Ｂから入力される入力信号ＩＮとがＮＡＮＤ回路３
ａに入力され、前記ＮＡＮＤ回路３ａの出力信号が下位
側出力信号ＱR として出力されるとともに、前記ＮＡＮ
Ｄ回路３ａの出力信号がインバータ回路２ｋを介して上
位側出力信号ＱL として出力され、前記次段以降の各論
理回路Ｂ，Ｃにおいて、各段の中間に位置する論理回路
Ｃは、前段の論理回路Ｂ，Ｃから入力される入力信号Ｉ
ＮがＯＲ回路４ａを介してＮＡＮＤ回路３ａの一方の入
力端子に入力され、前記ＮＡＮＤ回路３ａの他方には前
記入力データＤ１〜Ｄｎが入力され、前記ＮＡＮＤ回路
３ａの出力信号が下位側出力信号ＱR として出力される
とともに、前記ＮＡＮＤ回路３ａの出力信号がインバー
タ回路２ｋを介して上位側出力信号ＱL として出力され
る。

【００３０】

【作用】各段毎の論理回路Ａ，Ｂ，Ｃに前記入力データ
Ｄ０〜Ｄｎが入力されると、各論理回路Ａ，Ｂ，Ｃで
は、その入力データＤ０〜Ｄｎと、前段の各論理回路
Ａ，Ｂ，Ｃから入力される入力信号ＩＮに基づいて出力
信号ＱL ，ＱR を次段の各論理回路Ｂ，Ｃ，Ｄに出力す
る。

【００３１】初段の論理回路Ａから出力される出力信号
ＱL ，ＱR のいずれかから出力される「１」の信号は各
段の論理回路Ｂ，Ｃ，Ｄを経て出力データＱ０〜Ｑｎ＋
１のいずれかとして出力される。

【００３２】前記「１」の信号が出力データＱ０〜Ｑｎ
＋１のいずれから出力されるかは、入力データＤ０〜Ｄ
ｎの中に含まれる「１」の数によって決定される。従っ
て、前記「１」の信号が出力データＱ０〜Ｑｎ＋１のい
ずれから出力されるかによって、入力データＤ０〜Ｄｎ
の中に含まれる「１」の数がカウントされる。

【００３３】

【実施例】以下、この発明を具体化した一実施例を図２
〜図９に従って説明する。図２は４ビットの入力データ
Ｄ０〜Ｄ３を処理するデータ処理回路を示し、４種類の
論理回路Ａ〜Ｄが上段の第一段から下段の第五段までピ
ラミッド状に接続されている。

【００３４】第一段を構成する論理回路Ａには入力デー
タＤ０が選択信号ＳＥＬ０として入力され、その選択信
号に基づいて上位側出力信号ＱL 及び下位側出力信号Ｑ
R が出力される。

【００３５】第二段は論理回路Ｂ１，Ｂ２で構成され、
同論理回路Ｂ１には前記論理回路Ａの出力信号ＱL が入
力信号ＩＮとして入力され、同論理回路Ｂ２には論理回
路Ａの出力信号ＱR が入力信号ＩＮとして入力される。

【００３６】また、前記論理回路Ｂ１，Ｂ２には入力デ
ータＤ１が選択信号ＳＥＬ１として入力され、各論理回
路Ｂ１，Ｂ２はそれぞれ上位側出力信号ＱL 及び下位側
出力信号ＱR を出力する。

【００３７】第三段は論理回路Ｂ３，Ｃ１，Ｂ４で構成
され、同論理回路Ｂ３には前記論理回路Ｂ１の出力信号
ＱL が入力信号ＩＮとして入力される。論理回路Ｃ１に
は前記論理回路Ｂ１の出力信号ＱR と、前記論理回路Ｂ
２の出力信号ＱL とが入力信号ＩＮとして入力される。
論理回路Ｂ４には前記論理回路Ｂ２の出力信号ＱR が入
力信号ＩＮとして入力される。

【００３８】また、前記論理回路Ｂ３，Ｃ１，Ｂ４には
入力データＤ２が選択信号ＳＥＬ２として入力され、各
論理回路Ｂ３，Ｃ１，Ｂ４はそれぞれ上位側出力信号Ｑ
L 及び下位側出力信号ＱR を出力する。

【００３９】第四段は論理回路Ｂ５，Ｃ２，Ｃ３，Ｂ６
で構成され、同論理回路Ｂ５には前記論理回路Ｂ３の出
力信号ＱL が入力信号ＩＮとして入力される。論理回路
Ｃ２には前記論理回路Ｂ３の出力信号ＱR と、前記論理
回路Ｃ１の出力信号ＱL とが入力信号ＩＮとして入力さ
れる。

【００４０】論理回路Ｃ３には前記論理回路Ｃ１の出力
信号ＱR と前記論理回路Ｂ４の出力信号ＱL とが入力信
号ＩＮとして入力される。論理回路Ｂ６には前記論理回
路Ｂ４の出力信号ＱR が入力信号ＩＮとして入力され
る。

【００４１】また、前記論理回路Ｂ５，Ｃ２，Ｃ３，Ｂ
６には入力データＤ３が選択信号ＳＥＬ３として入力さ
れ、各論理回路Ｂ５，Ｃ２，Ｃ３，Ｂ６はそれぞれ上位
側出力信号ＱL 及び下位側出力信号ＱR を出力する。

【００４２】第五段は論理回路Ｄ１，Ｄ２，Ｄ３で構成
される。前記論理回路Ｄ１には前記論理回路Ｂ５の出力
信号ＱR と、前記論理回路Ｃ２の出力信号ＱL とが入力
信号ＩＮとして入力される。

【００４３】前記論理回路Ｄ２には前記論理回路Ｃ２の
出力信号ＱR と、前記論理回路Ｃ３の出力信号ＱL とが
入力信号ＩＮとして入力される。前記論理回路Ｄ３には
前記論理回路Ｃ３の出力信号ＱR と、前記論理回路Ｂ６
の出力信号ＱL とが入力信号ＩＮとして入力される。

【００４４】前記論理回路Ｂ５の出力信号ＱL はこのデ
ータ処理回路の出力データＱ４として出力され、前記論
理回路Ｄ１から出力データＱ３が出力される。前記論理
回路Ｄ２から出力データＱ２が出力され、前記論理回路
Ｄ３から出力データＱ１が出力される。また、前記論理
回路Ｂ６の出力信号ＱR はこのデータ処理回路の出力デ
ータＱ０として出力される。

【００４５】前記論理回路Ａは図４に示すように構成さ
れ、選択信号ＳＥＬが出力信号ＱLとして出力されると
ともに、選択信号ＳＥＬがインバータ回路２ｊを介して
出力信号ＱR として出力される。

【００４６】従って、図５に示すように選択信号ＳＥＬ
がＬレベルすなわち「０」となると、出力信号ＱR はＨ
レベルすなわち「１」となり、出力信号ＱL は「０」と
なる。また、選択信号ＳＥＬが「１」となると、出力信
号ＱR は「０」となり、出力信号ＱL は「１」となる。

【００４７】前記論理回路Ｂ１〜Ｂ６は同一構成であっ
て、図６に示すように構成され、選択信号ＳＥＬがＮＡ
ＮＤ回路３ａの一方の入力端子に入力されるとともに、
同ＮＡＮＤ回路３ａの他方の入力端子に入力信号ＩＮが
入力される。

【００４８】そして、前記ＮＡＮＤ回路３ａから出力信
号ＱR が出力され、同出力信号ＱRがインバータ回路２
ｋを介して出力信号ＱL として出力される。従って、論
理回路Ｂ１〜Ｂ６は図７に示す論理で動作する。すなわ
ち、入力信号ＩＮが「０」となると、選択信号ＳＥＬに
関わらず出力信号ＱL ，ＱR は「０」となる。

【００４９】また、入力信号ＩＮが「１」となって選択
信号ＳＥＬが「０」となると、出力信号ＱL は「０」と
なり、出力信号ＱR は「１」となる。また、入力信号Ｉ
Ｎが「１」となって選択信号ＳＥＬが「１」となると、
出力信号ＱL は「１」となり、出力信号ＱR は「０」と
なる。

【００５０】前記論理回路Ｃ１〜Ｃ３は同一構成であっ
て、図８に示すように構成される。すなわち、論理回路
Ｃ１〜Ｃ３は入力信号ＩＮ，ＩＮがＯＲ回路４ａを介し
て前記論理回路Ｂと同一構成の回路に入力される。

【００５１】従って、前記論理回路Ｃ１〜Ｃ３は入力信
号ＩＮ，ＩＮがともに「０」であれば、選択信号ＳＥＬ
に関わらず出力信号ＱL ，ＱR は「０」となる。入力信
号ＩＮ，ＩＮの少なくともいずれかが「１」となったと
きには、前記論理回路Ｂと同様な論理で動作する。

【００５２】前記論理回路Ｄ１〜Ｄ３は同一構成であっ
て、図９に示すようにＮＯＲ回路５に入力信号ＩＮ，Ｉ
Ｎが入力され、同ＮＯＲ回路５の出力信号がインバータ
回路２ｍを介して出力されることにより、入力信号Ｉ
Ｎ，ＩＮのＯＲ論理が出力される。そして、各論理回路
Ｄ１〜Ｄ３から出力データＱ３〜Ｑ１が出力される。

【００５３】前記論理回路Ａは一つのインバータ回路２
ｊで構成されるので、２個のトランジスタで構成され
る。前記論理回路Ｂ１〜Ｂ６は一つのＮＡＮＤ回路３ａ
と、一つのインバータ回路２ｋとで構成されるので、６
個のトランジスタで構成される。

【００５４】前記論理回路Ｃ１〜Ｃ３は一つのＯＲ回路
４ａと、一つのＮＡＮＤ回路３ａと、一つのインバータ
回路２ｋとで構成されるため、８個のトランジスタで構
成される。

【００５５】前記論理回路Ｄ１〜Ｄ３は一つのＮＯＲ回
路５と、一つのインバータ回路２ｍとで構成されるた
め、６個のトランジスタで構成される。従って、図２に
示すデータ処理回路は計８０個のトランジスタで構成さ
れる。

【００５６】上記データ処理回路は４ビット構成で８０
個のトランジスタが必要となるが、一般にｎビット構成
の場合に必要なトランジスタ数は次式で求められる。 ４ｎ² ＋６ｎ−８ ・・・・・（２） 次に、上記のように構成されたデータ処理装置の動作を
説明する。

【００５７】さて、このデータ処理装置に入力データＤ
０〜Ｄ３として例えば「０１１１」が入力された場合に
ついて説明する。図３に示すように、論理回路Ａに
「０」の入力データＤ０が選択信号ＳＥＬ０として入力
されると、出力信号ＱL は「０」、出力信号ＱR は
「１」となる。

【００５８】論理回路Ａの「０」の出力信号ＱL が論理
回路Ｂ１に入力信号ＩＮとして入力され、論理回路Ａの
「１」の出力信号ＱR が論理回路Ｂ２に入力信号ＩＮと
して入力される状態で「１」の入力データＤ１が選択信
号ＳＥＬとして論理回路Ｂ１，Ｂ２に入力される。

【００５９】すると、論理回路Ｂ１の出力信号ＱL ，Ｑ
R はともに「０」、論理回路Ｂ２の出力信号ＱL は
「１」、出力信号ＱR は「０」となる。前記論理回路Ｂ
１，Ｂ２の出力信号ＱL ，ＱR と、「１」の入力データ
Ｄ２とに基づいて、論理回路Ｂ３の出力信号ＱL ，ＱR
はともに「０」となる。論理回路Ｃ１の出力信号ＱL は
「１」、出力信号ＱR は「０」となる。論理回路Ｂ４の
出力信号ＱL ，ＱR はともに「０」となる。

【００６０】前記論理回路Ｂ３，Ｃ１，Ｂ４の出力信号
ＱL ，ＱR と、「１」の入力データＤ３とに基づいて、
論理回路Ｂ５の出力信号ＱL ，ＱR はともに「０」とな
る。論理回路Ｃ２の出力信号ＱL は「１」、出力信号Ｑ
R は「０」となる。論理回路Ｃ３の出力信号ＱL ，ＱR
はともに「０」となる。論理回路Ｂ６の出力信号ＱL，
ＱR はともに「０」となる。

【００６１】前記論理回路Ｂ５，Ｃ２，Ｃ３，Ｂ６の出
力信号ＱL ，ＱR に基づいて、論理回路Ｂ５から出力さ
れる出力データＱ４は「０」となる。論理回路Ｄ１から
出力される出力データＱ３は「１」となる。論理回路Ｄ
２から出力される出力データＱ２は「０」となる。論理
回路Ｄ３から出力される出力データＱ１は「０」とな
る。論理回路Ｂ６から出力される出力データＱ０は
「０」となる。

【００６２】この結果、出力データＱ０〜Ｑ４は「００
０１０」となり、出力データＱ３だけが「１」となる。
従って、入力データＤ０〜Ｄ３の中に含まれる「１」の
数は３つであることが判別可能である。

【００６３】同様にして、例えば入力データＤ０〜Ｄ３
が「０１１０」であれば、出力データＱ０〜Ｑ４は「０
０１００」となり、出力データＱ２だけが「１」とな
る。従って、入力データＤ０〜Ｄ３の中に含まれる
「１」の数は２つであることが判別可能である。

【００６４】以上のようにこのデータ処理回路では、４
ビットの入力データＤ０〜Ｄ３を並列に入力すれば、同
入力データＤ０〜Ｄ３中に含まれる「１」の数を速やか
にカウントすることができる。

【００６５】そして、４ビット構成のデータ処理回路を
８０個のトランジスタで構成することができるので、前
記従来例の４ビット構成のデータ処理回路に比してトラ
ンジスタ数を大幅に削減して回路規模を縮小することが
できる。

【００６６】また、入力データのビット数が増大するに
つれて、前記（１）式で求められる前記従来例のデータ
処理回路のトランジスタ数に比して、前記（２）式で求
められる本実施例のトランジスタ数が大きく削減される
ので、回路規模の縮小効果が増大する。

【００６７】

【発明の効果】以上詳述したように、この発明は入力デ
ータ中の「１」若しくは「０」の数をカウントするデー
タ処理回路の回路規模を削減することができる優れた効
果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例を示すブロック図である。

【図３】一実施例の動作をを示すブロック図である。

【図４】論理回路Ａを示す回路図である。

【図５】論理回路Ａの動作論理を示す説明図である。

【図６】論理回路Ｂを示す回路図である。

【図７】論理回路Ｂの動作論理を示す説明図である。

【図８】論理回路Ｃを示す回路図である。

【図９】論理回路Ｄを示す回路図である。

【図１０】画像処理装置におけるデータ処理動作を示す
説明図である。

【図１１】画像処理装置におけるデータ処理動作を示す
説明図である。

【図１２】画像処理装置におけるデータ処理動作を示す
説明図である。

【図１３】画像処理装置におけるデータ処理動作を示す
説明図である。

【図１４】画像処理装置におけるデータ処理動作を示す
説明図である。

【図１５】画像処理装置におけるデータ処理動作を示す
説明図である。

【図１６】従来例のデータ処理装置を示す回路図であ
る。

【符号の説明】

Ｄ０〜Ｄｎ 入力データ Ａ 論理回路 Ｂ 論理回路 Ｃ 論理回路 Ｄ 論理回路 ＱL ，ＱR 出力信号 Ｑ０〜Ｑｎ＋１ 出力データ ＳＥＬ０〜ＳＥＬｎ 選択信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数ビットの入力データ（Ｄ０〜Ｄｎ）
   が並列に入力され、入力されたデータ中に含まれる
   「１」の数をカウントして出力する情報処理装置であっ
   て、 初段の１つの論理回路（Ａ）から、その終段に向かって
   論理回路の数が一つずつ増えるように複数の論理回路
   （Ｂ，Ｃ）を複数段に配設し、前記各論理回路（Ａ，
   Ｂ，Ｃ）はその次段で隣合う二つの論理回路にそれぞれ
   上位側及び下位側の一対の出力信号（ＱL ，ＱR ）を出
   力し、前記終段の複数の論理回路（Ｄ）から前記入力デ
   ータ（Ｄ０〜Ｄｎ）より１ビット多いビット数の出力デ
   ータ（Ｑ０〜Ｑｎ＋１）を出力し、前記終段の複数の論
   理回路（Ｄ）を除いて各段毎の論理回路（Ａ，Ｂ，Ｃ）
   には前記入力データ（Ｄ０〜Ｄｎ）のうちそれぞれ同一
   ビットの入力データを入力し、前記初段の論理回路
   （Ａ）は前記入力データ（Ｄ０）に基づいて相補出力信
   号（ＱL ，ＱR ）をその次段の論理回路（Ｂ）にそれぞ
   れ出力し、前記次段以降の各論理回路（Ｂ，Ｃ）はその
   前段の論理回路（Ａ，Ｂ，Ｃ）から「０」の入力信号が
   入力されたとき、その出力信号（ＱL ，ＱR ）を「０」
   とし、前記次段以降の各論理回路（Ｂ，Ｃ）はその前段
   の論理回路（Ａ，Ｂ，Ｃ）から「１」の入力信号が入力
   されたとき、前記入力データ（Ｄ１〜Ｄｎ）が「１」で
   ある場合に前記上位側出力信号（ＱL ）として「１」を
   出力するとともに、前記入力データ（Ｄ１〜Ｄｎ）が
   「０」である場合に前記下位側出力信号（ＱR ）として
   「１」を出力し、前記終段の論理回路（Ｄ）はその前段
   で隣合う二つの論理回路（Ｂ，Ｃ）から出力される二つ
   の出力信号（ＱL ，ＱR ）のＯＲ論理を出力することを
   特徴とする情報処理装置。
2. 【請求項２】 前記初段の論理回路（Ａ）は、前記入力
   データ（Ｄ０）を前記上位側出力信号（ＱL ）として出
   力するとともに、該入力データ（Ｄ０）をインバータ回
   路（２ｊ）を介して前記下位側出力信号（ＱR ）として
   出力し、 前記次段以降の各論理回路（Ｂ，Ｃ）において、各段の
   両側端に位置する論理回路（Ｂ）は、前記入力データ
   （Ｄ１〜Ｄｎ）と前段の論理回路（Ａ，Ｂ）から入力さ
   れる入力信号（ＩＮ）とをＮＡＮＤ回路（３ａ）に入力
   し、前記ＮＡＮＤ回路（３ａ）の出力信号を下位側出力
   信号（ＱR ）として出力するとともに、前記ＮＡＮＤ回
   路（３ａ）の出力信号をインバータ回路（２ｋ）を介し
   て上位側出力信号（ＱL ）として出力し、 前記次段以降の各論理回路（Ｂ，Ｃ）において、各段の
   中間に位置する論理回路（Ｃ）は、前段の論理回路
   （Ｂ，Ｃ）から入力される入力信号（ＩＮ）をＯＲ回路
   （４ａ）を介してＮＡＮＤ回路（３ａ）の一方の入力端
   子に入力し、前記ＮＡＮＤ回路（３ａ）の他方には前記
   入力データ（Ｄ１〜Ｄｎ）を入力し、前記ＮＡＮＤ回路
   （３ａ）の出力信号を下位側出力信号（ＱR ）として出
   力するとともに、前記ＮＡＮＤ回路（３ａ）の出力信号
   をインバータ回路（２ｋ）を介して上位側出力信号（Ｑ
   L ）として出力することを特徴とする請求項１記載の情
   報処理装置。