JPH06268704A - ディジタル処理型タイミング補償回路 - Google Patents

Abstract

(57)【要約】 【目的】 タップ係数が発散するような悪条件下でもタ
ップ係数を発散させることなく、しかも、正確にタイミ
ング補償を行うことができるディジタル処理型タイミン
グ補償回路を提供する。 【構成】 復調されたディジタル信号のタイミング補償
をフィルタリング部（６）が行うフィルタ処理により行
うタイミング補償回路において、常時は係数演算回路７
３により発生されるタップ係数によるフィルタ処理を行
い、タップ係数発散の警告信号が発生された場合には、
警告信号発生直前に係数レジスタ（７２）によって保持
されたタップ係数によるフィルタ処理を行うようにし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相変調または直交振
幅変調された信号の復調を行う復調器に好適なディジタ
ル処理型タイミング補償回路に関する。

【０００２】

【従来の技術】図８は直交変調された変調波信号を復調
する一般的な復調器の構成を示すものである。この図に
おいて、入力端Ｈには復調すべき変調波信号が入力さ
れ、入力端Ｉには変調波信号から検出されたキャリア信
号が入力される。２個の検波器１ａ，１ｂおよび移相器
２は直交検波器を構成しており、検波器１ａには変調波
信号とキャリア信号とが入力され、検波器１ｂには変調
波信号とキャリア信号を移相器２によってπ／２だけ位
相をシフトした信号とが入力される。変調波信号は検波
器１ａおよび１ｂにより各々検波され、各検波出力はロ
ーパスフィルタ３ａおよび３ｂを介すことによって高周
波成分が除去され、アナログベースバンド信号として各
々出力される。ローパスフィルタ３ａおよび３ｂの各出
力端はＡ／Ｄ変換器４ａおよび４ｂに接続されており、
各アナログベースバンド信号は、これらのＡ／Ｄ変換器
によりクロック発振器５から出力される一定周期のサン
プリングクロックに従ってディジタルベースバンド信号
に変換される。

【０００３】さて、この種の復調器においては、良好な
特性を得るためには、検波により得られたアナログベー
スバンド信号をサンプリングしてディジタル信号に変換
する際、アイアパーチャが最大となるタイミングでサン
プリングを行う必要がある。しかし、伝送路の特性変化
やサンプリングクロックのジッタがあるため、アナログ
ベースバンド信号を常に最適なタイミングからずれない
ようにサンプリングすることは一般的に困難であり、サ
ンプリングタイミングのずれをサンプリング後において
補償する回路が必要となる。図８に示す復調器において
は、このようなタイミングずれの補償を行うためのタイ
ミング補償回路がＡ／Ｄ変換器４ａおよび４ｂの後段に
介挿されている。以下、その構成を説明する。

【０００４】Ａ／Ｄ変換器４ａおよび４ｂの各出力端は
タイミング補償回路の入力端ＡおよびＡ’に各々接続さ
れており、各Ａ／Ｄ変換器により得られた各ディジタル
信号はタイミング補償回路内のＤ．Ｆ．部（ディジタル
フィルタ部）６００ａおよび６００ｂにより各々タイミ
ング補償されて出力される。各ＤＦ部は同一の構成を有
しており、乗算器、加算器、遅延器から構成されフィル
タとして動作するフィルタリング部６と、フィルタリン
グ部６が行うフィルタ演算に使用するタップ係数Ｄの最
適制御を行なうタップ係数制御部７からなる。タイミン
グ抽出部８ａおよび８ｂは、各Ｄ．Ｆ．部６００ａおよ
び６００ｂの各出力信号を検出し、各出力信号の理想的
な状態からのずれを表す誤差情報を出力する。各Ｄ．
Ｆ．部内のタップ係数制御部７は、タイミング抽出部８
ａまたは８ｂから得られる誤差情報を基に、タップ係数
の最適制御を行う。Ｄ．Ｆ．部の役割を果すものとし
て、一般にＦＩＲ（有限インパルス応答）型インターポ
レーションフィルタやトランスバーサル型自動等化器が
用いられている。

【０００５】図９に上記Ｄ．Ｆ．部として用いられる従
来のＦＩＲ型インターポレーションフィルタの構成を示
す。この種のＦＩＲ型インターポレーションフィルタを
タイミング補償回路として使用する場合、タイミング補
償回路の出力信号の位相の理想的状態からのずれをタイ
ミング抽出部８ａおよび８ｂにより検出し、このずれを
誤差情報としてタイミング補償回路へ供給するように構
成する。図９において、タップ係数制御部７の入力端Ｃ
には、上記誤差情報がタップ係数制御情報として入力さ
れる。ＲＯＭ７４にはタップ係数制御情報（誤差情報）
の各値（タイミングずれ量）に対応した最適なタップ係
数、すなわち、当該誤差情報に対応した出力タイミング
のずれを補償し得る位相遅延がベースバンド信号に付与
されるようにこのＦＩＲ型インターポレーションフィル
タの特性を設定するためのタップ係数が各々記憶されて
おり、入力端Ｃを介して外部から入力されるタップ係数
制御情報に対応したタップ係数をフィルタリング部６内
の乗算器へと出力する。フィルタリング部６ではＲＯＭ
７４から得られるタップ係数を用いて、上記Ａ／Ｄ変換
器４ａまたは４ｂから入力端子Ａを介して入力されるベ
ースバンド信号のタイミング補償を行う。

【０００６】図１０に上記Ｄ．Ｆ．部として用いられる
従来のトランスバーサル型自動等化器の構成を示す。こ
の種のトランスバーサル型自動等化器をタイミング補償
回路として用いる場合、例えばタイミング補償回路を介
した出力信号の正常な値からのずれ、すなわち、４値デ
ータ伝送の場合には出力信号の値の４値の中の１つから
のずれを誤差情報としてタイミング補償回路へ供給する
ようにする。図１０に示すトランスバーサル型自動等化
器においては、図９におけるＲＯＭ７４の代わりに係数
演算回路７３が設けられている。この回路では外部から
入力端Ｃを介し入力されるタップ係数制御情報（誤差情
報）を基に適応アルゴリズムを用いて最適なタップ係数
を計算し、その値をフィルタリング部６内の乗算器へと
出力する。フィルタリング部６では、係数演算回路７３
から得られるタップ係数を用いて、入力端Ａから入力さ
れたベースバンド信号のタイミング補償を行う。このよ
うな動作が行われることにより、常に正常な値の出力信
号がタイミング補償回路から得られるように適応化がな
される。

【０００７】

【発明が解決しようとする課題】ところで、上述のＦＩ
Ｒ型インターポレーションフィルタは、フィルタとして
正常に動作するタップ係数が予め決定されているため、
収束性、安定性に優れている。しかし、伝送路の特性変
化に起因したベースバンド入力信号の変化を予め想定
し、この変化を考慮した最適なタップ係数をあらかじめ
準備することは一般的に不可能である。よって、伝送路
の特性変化によりベースバンド入力信号が最適な信号点
からずれたとき、正確なタイミング補償ができず、急激
に符号間干渉特性が悪化する。故に、超多値変調方式の
タイミング補償回路にＦＩＲ型インターポレーションフ
ィルタを用いることは困難である。

【０００８】一方、トランスバーサル型自動等化器で
は、タップ係数制御情報を基に個々のタップについて最
適な係数を計算している。このため、伝送路の特性変化
が発生しても正確なタイミング補償が行え、良好な符号
間干渉特性を得ることができる。しかし、トランスバー
サル型自動等化器を用いた構成においては、フィルタ出
力を観測しながらタップ係数を更新するので、タップ係
数の収束性、安定性が悪化する。この理由から、図８に
おけるタイミング補償回路としてトランスバーサル型自
動等化器を用いると、タイミングずれ以外の外的要因、
例えば位相回転が発生しベースバンド入力信号が最適な
信号点から大きくずれた場合、正確な制御情報を抽出す
ることが困難となり、タップ係数の制御が発散するとい
う欠点がある。

【０００９】この発明は上述した事情に鑑みてなされた
ものであり、タップ係数が発散するような悪条件下でも
タップ係数を発散させることなく、しかも、正確にタイ
ミング補償を行うことができるディジタル処理型タイミ
ング補償回路を提供することを目的とするものである。

【００１０】

【課題を解決するための手段】本発明では上記の問題点
を解決するため、本発明に係るディジタル処理型タイミ
ング補償回路は、例えば、伝送路のビットエラーレート
が悪化し一定値を越えたときに外部の回路により発生さ
れる警告信号をタップ係数発散の警告信号として取り込
み、この警告信号を取り込んだ場合にタップ係数の更新
を停止する機能を有し、この機能に加えてタップ係数の
更新を停止した後、１）更新停止直前のタップ係数を用
いてタイミング補償を行う機能、２）タップ係数を予め
決められた値に初期化し、その値を用いてタイミング補
償を行う機能、３）通常の等化器として動作している間
に外部からの指示により記憶しておいたタップ係数を再
び読み出し、この値を用いてタイミング補償を行う機能
の３つの機能のうちいずれか１つ、あるいは複数の機能
を有し、複数の機能を有する場合はさらにこれらの機能
を外部からの信号により自由に選択できる機能を有する
ことを特徴とする。

【００１１】

【作用】本発明によれば、例えば、伝送路のビットエラ
ーレートが悪化することで外部からタップ係数発散の警
告信号が入力されたとき、係数演算回路の動作を止める
ことでただちにタップ係数の更新が停止される。そし
て、次の１）〜３）の動作のうち設計時、あるいは外部
から入力される選択信号により決められる動作が行われ
る。 １）警告信号が入力される直前のタップ係数を係数レジ
スタに保持しておき、この係数レジスタの出力と各タッ
プに配置してある乗算器を接続する。 ２）タップ係数の初期値が予め記憶されたＲＯＭの出力
端と各タップに配置してある乗算器とを接続する。 ３）通常の等化器として動作している間にタップ係数を
ＲＡＭに記憶しておき、このＲＡＭの出力と各タップに
配置してある乗算器を接続する。これにより、各タップ
の乗算器では係数レジスタかＲＯＭあるいはＲＡＭに記
憶されているタップ係数とベースバンド信号との乗算が
行われる。これは、すなわち、係数レジスタかＲＯＭあ
るいはＲＡＭに記憶されているタップ係数を用いてタイ
ミング補償が行われるということである。 警告信号が解除されると、係数演算回路の出力が各タッ
プの乗算器に接続され、通常の等化器としてタイミング
補償を再開する。よって、この機能により外部から警告
信号が入力された時には、一定値のタップ係数でタイミ
ング補償を行い、タップ係数の発散を防止することがで
きる。

【００１２】

【実施例】以下、図面を参照し本発明の実施例について
説明する。

【００１３】（実施例１）請求項１に係る発明の実施例
を図１に示す。本実施例によるタイミング補償回路は、
図８に示すＤ．Ｆ．部と同様、ベースバンド信号を出力
するＡ／Ｄ変換器の後段に介挿されるものであり、図１
に示すようにタップ係数制御部７０１およびフィルタリ
ング部６によって構成されている。なお、図１には１チ
ャネル分のタイミング補償に係る構成のみが示されてい
るが、本実施例を図８に示す構成に適用する場合には図
１に示す構成の回路をＩ−ｃｈおよびＱ−ｃｈの各チャ
ネルに対応して設ける。図１においてタップ係数制御情
報は入力端子Ｃから係数演算回路７３へ入力される。係
数演算回路７３の出力端は係数レジスタ７２のデータ入
力端に接続されている。係数レジスタ７２の出力端はフ
ィルタリング部６内の乗算器の入力端に接続されてい
る。フィルタリング部６は、入力端子Ａを介しベースバ
ンド信号が入力され、タイミング補償された信号を出力
端子Ｂへ出力する。また、警告信号が入力端子Ｅから制
御回路７１へ入力され、この制御回路７１から出力され
る信号により係数レジスタ７２と係数演算回路７３とが
制御される。以上、説明した構成に加え、上記警告信号
を発生するための回路を設ける。この回路は、例えば、
伝送路のビットエラーレートが悪化し一定値を越えたと
きにタップ係数発散の警告信号を発生するように構成す
る。

【００１４】このような構成において、通常の状態、す
なわち、入力端子Ｅから警告信号が入力されていない状
態では、係数演算回路７３は入力端子Ｃから入力される
タップ係数制御情報を基に適応アルゴリズムを用いて最
適なタップ係数を計算し、係数レジスタ７２へ書き込
む。フィルタリング部６では、係数演算回路７３で逐次
計算され、係数レジスタ７２に書き込まれるタップ係数
を用いてタイミング補償を行う。一方、警告信号が入力
端子Ｅから入力された場合、係数演算回路７３は直ちに
動作を停止し、係数レジスタ７２は警告信号入力直前の
タップ係数を保持する。そして、警告信号により係数演
算回路７３の動作が停止している間、フィルタリング部
６では、係数レジスタ７２へ書き込まれているタップ係
数を用いて、タイミング補償を行う。その後、警告信号
が解除されると、本タイミング補償回路は通常の等化器
としてタイミング補償を行う。

【００１５】（実施例２）図２に請求項２に係る発明の
実施例を示す。本実施例は図１に示す実施例におけるタ
ップ係数制御部７０１に変更を加えたタップ係数制御部
７０２を使用するものである。このタップ係数制御部７
０２において、タップ係数制御情報は入力端子Ｃから係
数演算回路７３へ入力される。この係数演算回路７３と
ＲＯＭ７４の各出力端はセレクタ７６の各入力端に接続
されている。セレクタ７６の出力端はフィルタリング部
６内の乗算器の入力端に接続されている。フィルタリン
グ部６は、ベースバンド信号が入力端子Ａから入力さ
れ、タイミング補償された信号を出力端子Ｂへ出力す
る。また、警告信号は入力端子Ｅから制御回路７１へ入
力され、この制御回路７１から出力される信号により係
数演算回路７３、ＲＯＭ７４及びセレクタ７６が制御さ
れる。

【００１６】このような構成において、警告信号が入力
端子Ｅから入力されていない状態では、係数演算回路７
３はタップ係数制御情報を基に適応アルゴリズムを用い
て最適なタップ係数を計算する。また、セレクタ７６は
係数演算回路７３の出力信号を選択してフィルタリング
部６の乗算器へ供給し、フィルタリング部６では、係数
演算回路７３により逐次計算されセレクタ７６を介して
供給されるタップ係数を用いてタイミング補償が行われ
る。一方、警告信号が入力された場合、係数演算回路７
３は直ちに動作を停止し、セレクタ７６はＲＯＭ７４の
出力を選択してフィルタリング部６の乗算器に供給す
る。よって、フィルタリング部６ではＲＯＭ７４に予め
記憶されたタップ係数を用いてタイミング補償が行われ
る。その後、警告信号が解除されると、本タイミング補
償回路は通常の等化器としてタイミング補償を行う。

【００１７】（実施例３）図３に請求項３に係る発明の
実施例を示す。本実施例は図１に示す実施例におけるタ
ップ係数制御部７０１に変更を加えたタップ係数制御部
７０３を使用するものである。このタップ係数制御部７
０３において、タップ係数制御情報は入力端子Ｃから係
数演算回路７３へ入力される。係数演算回路７３の出力
端とＲＡＭ７５の入出力端はセレクタ７６に接続されて
いる。このセレクタ７６の出力端はフィルタリング部６
内の乗算器の入力端に接続されている。フィルタリング
部６は、ベースバンド信号が入力端子Ａから入力され、
タイミング補償された信号を出力端子Ｂへ出力する。ま
た、入力端子ＥおよびＧから警告信号と係数記憶指示信
号とが入力され、制御回路７１はこれらの入力信号に基
づき制御信号を発生し、この制御信号により係数演算回
路７３、ＲＡＭ７５及びセレクタ７６を制御する。

【００１８】このような構成において、警告信号が入力
されていない状態では、係数演算回路７３はタップ係数
制御情報を基に適応アルゴリズムを用いて最適なタップ
係数を計算する。また、セレクタ７６は係数演算回路７
３の出力信号を選択してフィルタリング部６内の乗算器
へ供給し、フィルタリング部６では、係数演算回路７３
により逐次計算されたタップ係数を用いてタイミング補
償を行う。ただし、係数記憶指示信号が入力端子Ｇから
入力された場合、セレクタ７６は係数演算回路７３の出
力とフィルタリング部６を接続すると同時にＲＡＭ７５
も接続し、係数演算回路７３で計算された値をＲＡＭ７
５に記憶する。一方、警告信号が入力された場合、係数
演算回路７３は直ちに動作を停止し、セレクタ７６はＲ
ＡＭ７５の出力をフィルタリング部６内の乗算器に接続
する。よって、フィルタリング部６では、ＲＡＭ７５に
記憶されたタップ係数を用いてタイミング補償を行な
う。その後、警告信号が解除されると、本タイミング補
償回路は通常の等化器としてタイミング補償を行なう。

【００１９】（実施例４）図４に請求項４に係る発明の
実施例を示す。本実施例は図１に示す実施例におけるタ
ップ係数制御部７０１に変更を加えたタップ係数制御部
７０４を使用するものである。このタップ係数制御部７
０４において、タップ係数制御情報は入力端子Ｃから係
数演算回路７３へ入力される。係数演算回路７３の出力
は係数レジスタ７２へ接続されている。係数レジスタ７
２の出力とＲＯＭ７４の出力はセレクタ７６に接続され
ている。セレクタ７６の出力はフィルタリング部６内の
乗算器に接続されている。フィルタリング部６は、ベー
スバンド信号が入力端子Ａから入力され、タイミング補
償された信号を出力端子Ｂへ出力する。また、警告信号
およびモード選択信号が入力端子ＥおよびＦから制御回
路７１へ入力され、この結果、制御回路７１から出力さ
れる信号により係数レジスタ７２、係数演算回路７３、
ＲＯＭ７４、及びセレクタ７６が制御される。

【００２０】このような構成において、警告信号が入力
されていない状態では、係数演算回路７３はタップ係数
制御情報を基に適応アルゴリズムを用いて最適なタップ
係数を計算し、係数レジスタ７２へ書き込む。また、セ
レクタ７６は係数レジスタ７２の出力とフィルタリング
部６内の乗算器を接続する。よって、フィルタリング部
６では、係数乗算回路７３で逐次計算され、係数レジス
タ７２へ書き込まれるタップ係数を用いてタイミング補
償を行う。一方。警告信号が入力された場合、係数演算
回路７３はただちに動作を停止する。この後、モード選
択信号の値により、次の２つのうちいずれかの動作を行
う。 １）係数レジスタ７２は警告信号入力直前のタップ係数
を保持し、セレクタ７６はそのままの状態を維持する。 ２）セレクタ７６はＲＯＭ７４の出力をフィルタリング
部６内の乗算器へ接続する。 さらに、フィルタリング部６では、係数レジスタ７２ま
たはＲＯＭ７４に記憶されているタップ係数を用いてタ
イミング補償を行なう。その後、警告信号が解除されれ
ば、本発明は通常の等化器としてタイミング補償を行な
う。

【００２１】（実施例５）図５に請求項５に係る発明の
実施例を示す。本実施例は図１に示す実施例におけるタ
ップ係数制御部７０１に変更を加えたタップ係数制御部
７０５を使用するものである。このタップ係数制御部７
０５において、タップ係数制御部７においてタップ係数
制御情報は入力端子Ｃから係数演算回路７３へ入力され
る。係数演算回路７３の出力とＲＯＭ７４の出力、ＲＡ
Ｍ７５の入出力はセレクタ７６に接続されている。セレ
クタ７６は出力フィルタリング部６内の乗算器に接続さ
れている。フィルタリング部６にはベースバンド信号が
入力端Ａから入力され、タイミング補償された信号を出
力端Ｂへ出力する。また、警告信号、モード選択信号及
び係数記憶指示信号が入力端Ｅ、ＦおよびＧから制御回
路７１へ入力され、この結果、制御回路７１から出力さ
れる信号により係数演算回路７３、ＲＯＭ７４、ＲＡＭ
７５及びセレクタ７６が制御される。

【００２２】このような構成において、警告信号が入力
されていない状態では、係数演算回路７３はタップ係数
制御情報を基に適応アルゴリズムを用いて最適なタップ
係数を計算する。また、セレクタ７６は係数演算回路７
３の出力とフィルタリング部６の乗算器を接続するの
で、フィルタリング部６において、係数演算回路７３で
逐次計算されたタップ係数を用いてタイミング補償を行
う。ただし、モード選択信号によりタップ係数を記憶す
るモードが指定され、係数記憶指示信号が入力された場
合、セレクタ７６は係数演算回路７３の出力とフィルタ
部６を接続すると同時にＲＡＭ７５も接続し、係数演算
回路７３で計算された値をＲＡＭ７５に記憶する。一
方、警告信号が入力された場合、係数演算回路７３はた
だちに動作を停止する。この後、モード選択信号の値に
より、次の２つのうちいずれかの動作を行なう。 １）セレクタ７６はＲＯＭ７４の出力をフィルタリング
部６内の乗算器に接続する。 ２）セレクタ７６はＲＡＭ７５の出力をフィルタリング
部６内の乗算器に接続する。 さらに、フィルタリング部６では、ＲＯＭ７４からＲＡ
Ｍ７５のうちいずれかに記憶されたタップ係数を用いて
タイミング補償を行なう。その後、警告信号が解消され
れば、本タイミング補償回路は通常の等化器としてタイ
ミング補償を行う。

【００２３】（実施例６）図６に請求項６の実施例を示
す。本実施例は図１に示す実施例におけるタップ係数制
御部７０１に変更を加えたタップ係数制御部７０６を使
用するものである。このタップ係数制御部７０６におい
ても、タップ係数制御情報は入力端子Ｃから係数演算回
路７３へ入力される。係数演算回路７３の出力は係数レ
ジスタ７２に接続されている。また、係数レジスタ７２
の出力とＲＡＭ７５の入出力はセレクタ７６に接続され
ている。セレクタ７６の出力はフィルタリング部６内の
乗算器に接続されている。フィルタイリング部６にはベ
ースバンド信号が入力端子Ａから入力され、タイミング
補償された信号を出力端子Ｂへ出力する。また、警告信
号、モード選択信号及び係数記憶指示信号が入力端子
Ｅ、Ｆ及びＧから制御回路７１へ入力され、この結果、
制御回路７１から出力される信号により係数レジスタ７
２、係数演算回路７３、ＲＡＭ７５及びセレクタ７６が
制御される。

【００２４】このような構成において、警告信号が入力
されていない状態では、係数演算回路７３はタップ係数
制御情報を基に適応アルゴリズムを用いて最適なタップ
係数を計算し、係数レジスタ７２へ書き込む。また、セ
レクタ７６は係数レジスタ７２の出力とフィルタリング
部６内の乗算器を接続する。よって、フィルタリング部
６では、係数演算回路７３で逐次計算され、係数レジス
タ７２に書き込まれたタップ係数を用いてタイミング補
償を行う。ただし、モード選択信号によりタップ係数を
記憶するモードを選択し、係数記憶指示信号が入力され
た場合、セレクタ７６は係数演算回路７３の出力とフィ
ルタ部６を接続すると同時にＲＡＭ７５にも接続し、係
数演算回路７３で計算された値をＲＡＭ７５に記憶す
る。一方、警告信号が入力された場合、係数演算回路７
３はただちに動作を停止する。この後、モード選択信号
の値により、次の二つのうちいずれかの動作を行なう。 １）係数レジスタ７２は警告信号入力直前のタップ係数
を保持し、セレクタ７６はそのままの状態を維持する。 ２）セレクタ７６はＲＡＭ７５の出力をフィルタリング
６部内の乗算器に接続する。 さらに、フィルタリング部６では、係数レジスタ７２ま
たはＲＯＭ７４に記憶されているタップ係数を用いてタ
イミング補償を行なう。その後、警告信号が解除されれ
ば、本発明は通常の等化器としてタイミング補償を行な
う。

【００２５】（実施例７）図７に請求項７に係る発明の
実施例を示す。タップ係数制御部７においてタップ係数
制御情報は入力端子Ｃから係数演算回路７３へ入力され
る。係数演算回路７３の出力端は係数レジスタ７２に接
続されている。また、係数レジスタ７２の出力端とＲＯ
Ｍ７４の出力端、ＲＡＭ７５の入出力端はセレクタ７６
に接続されている。セレクタ７６の出力端はフィルタリ
ング部６内の乗算器の入力端に接続されている。フィル
タリング部６は、ベースバンド信号が入力端Ａを介して
入力され、タイミング補償された信号を出力端子Ｂを介
して出力する。また、警告信号、モード選択信号及び係
数記憶指示信号は、入力端Ｅ、Ｆ及びＧから制御回路７
１へ入力され、この結果、制御回路７１から出力される
信号により係数レジスタ７２、係数演算回路７３、ＲＯ
Ｍ７４、ＲＡＭ７５及びセレクタ７６が制御される。

【００２６】このような構成において、警告信号が入力
されていない状態では、係数演算回路７３はタップ係数
制御情報を基に適応アルゴリズムを用いて最適なタップ
係数を計算し、係数レジスタ７２へ書き込む。また、セ
レクタ７６は係数レジスタ７２の出力とフィルタリング
部６内の乗算器を接続し、フィルタリング部６では、係
数演算回路７３で逐次計算され、係数レジスタ７２に書
き込まれるタップ係数を用いてタイミング補償を行な
う。ただし、モード選択信号によりタップ係数を記憶す
るモードを選択し、係数記憶指示信号が入力された場
合、セレクタ７６は係数演算回路７３の出力とフィルタ
部６を接続すると同時にＲＡＭ７５にも接続し、係数演
算回路７３で計算された値をＲＡＭ７５に記憶する。一
方、警告信号が入力された場合、係数演算回路７３はた
だちに動作を停止する。この後、モード選択信号の値に
より、次の１）〜３）のうちいずれかの動作を行う。 １）係数レジスタ７２は警告信号入力直前のタップ係数
を保持し、セレクタ７６はそのままの状態を維持する。 ２）セレクタ７６はＲＯＭ７４の出力をフィルタリング
部６内の乗算器に接続する。 ３）セレクタ７６はＲＡＭ７５の出力をフィルタリング
部６内の乗算器に接続する。 さらに、フィルタリング部６では、係数レジスタ７２、
ＲＯＭ７４またはＲＡＭ７５のうちいずれかに記憶され
ているタップ係数を用いてタイミング補償を行なう。そ
の後、警告信号が解除されれば、本タイミング補償回路
は通常の等化器としてタイミング補償を行う。

【００２７】なお、以上説明したタイミング補償回路に
よれば、タイミング補償だけでなく伝送路における特性
劣化、例えば経年変化をも補償することが可能である。

【００２８】

【発明の効果】以上説明したように、本発明によるタイ
ミング補償回路によれば、タップ係数発散の警告信号が
入力された場合にタップ係数の更新を停止したうえで係
数値を固定、初期化、あるいは記憶された最適タップ係
数とすることにより、一定値のタップ係数によるタイミ
ング補償を行い、警告信号が解除されたときは通常の等
化器として動作することによりタイミング補償を行うも
のであるので、タップ係数が発散するような悪条件下で
もタップ係数を発散させることなく、しかも、正確にタ
イミング補償を行うことができるという効果がある。

【図面の簡単な説明】

【図１】 請求項１に係る発明の実施例によるディジタ
ル型タイミング補償回路を例示したブロック図である。

【図２】 請求項２に係る発明の実施例によるディジタ
ル型タイミング補償回路を例示したブロック図である。

【図３】 請求項３に係る発明の実施例によるディジタ
ル型タイミング補償回路を例示したブロック図である。

【図４】 請求項４に係る発明の実施例によるディジタ
ル型タイミング補償回路を例示したブロック図である。

【図５】 請求項５に係る発明の実施例によるディジタ
ル型タイミング補償回路を例示したブロック図である。

【図６】 請求項６に係る発明の実施例によるディジタ
ル型タイミング補償回路を例示したブロック図である。

【図７】 請求項７に係る発明の実施例によるディジタ
ル型タイミング補償回路を例示したブロック図である。

【図８】 従来のタイミング補償回路を使用した復調器
の構成図である。

【図９】 従来のタイミング補償回路に用いられている
ＦＩＲ型インターポレーションフィルタの構成図であ
る。

【図１０】 従来のタイミング補償回路に用いられてい
るトランスバーサル型自動等化器の構成図である。

【符号の説明】

Ｅ 警告信号入力端 Ｆ モード選択信号入力端 Ｇ 係数記憶指示信号端 ６ タイミング補償回路のフィルタリング部 ７０１〜７０７ タイミング補償回路のタップ係数制御
部 ７１ 制御回路 ７２ 係数レジスタ ７３ 係数演算回路 ７４ ＲＯＭ ７５ ＲＡＭ ７６ セレクタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ベースバンド信号のサンプルタイミング
   の位相ずれを、ディジタル信号処理により補償する回路
   において、 タップ係数を発生するタップ係数発生手段と、 前記ベースバンド信号に対し前記タップ係数に基づくフ
   ィルタ処理を施しタイミング補償を行うフィルタ処理手
   段と、 タップ係数発散の警告信号が入力されることにより前記
   タップ係数を保持する保持手段とを具備することを特徴
   とするディジタル処理型タイミング補償回路。
2. 【請求項２】 ベースバンド信号のサンプルタイミング
   の位相ずれを、ディジタル信号処理により補償する回路
   において、 タップ係数を発生するタップ係数発生手段と、 前記ベースバンド信号に対し前記タップ係数に基づくフ
   ィルタ処理を施しタイミング補償を行うフィルタ処理手
   段と、 タップ係数発散の警告信号が入力された場合に、前記タ
   ップ係数を予め決定された固定のタップ係数に初期化す
   る手段とを具備することを特徴とするディジタル処理型
   タイミング補償回路。
3. 【請求項３】 ベースバンド信号のサンプルタイミング
   の位相ずれを、ディジタル信号処理により補償する回路
   において、 タップ係数を発生するタップ係数発生手段と、 係数記憶指示信号が入力されることにより前記タップ係
   数を記憶する記憶手段と、 常時は前記タップ係数発生手段が発生するタップ係数を
   出力し、タップ係数発散の警告信号が入力された場合に
   は該記憶手段に記憶されたタップ係数を出力する選択手
   段と、 前記ベースバンド信号に対し前記選択手段を介して出力
   されるタップ係数に基づくフィルタ処理を施しタイミン
   グ補償を行うフィルタ処理手段とを具備することを特徴
   とするタイミング補償回路。
4. 【請求項４】 ベースバンド信号のサンプルタイミング
   の位相ずれを、ディジタル信号処理により補償する回路
   において、 タップ係数を発生するタップ係数発生手段と、 タップ係数発散の警告信号が入力されることにより前記
   タップ係数発生手段が発生するタップ係数を保持する保
   持手段と、 固定のタップ係数を予め記憶した固定タップ係数記憶手
   段と、 常時は前記タップ係数発生手段により発生されて前記保
   持手段を介し出力されるタップ係数を出力し、前記警告
   信号が入力された場合には、外部から入力されるモード
   選択信号に基づき前記保持手段に保持されたタップ係数
   または前記固定のタップ係数のいずれかを出力する選択
   手段と前記ベースバンド信号に対し前記選択手段を介し
   て出力されるタップ係数に基づくフィルタ処理を施しタ
   イミング補償を行うフィルタ処理手段とを具備すること
   を特徴とするディジタル処理型タイミング補償回路。
5. 【請求項５】 ベースバンド信号のサンプルタイミング
   の位相ずれを、ディジタル信号処理により補償する回路
   において、 タップ係数を発生するタップ係数発生手段と、 固定のタップ係数を予め記憶した固定タップ係数記憶手
   段と、 係数記憶指示信号が入力されることにより前記タップ係
   数発生手段が発生するタップ係数を記憶する記憶手段
   と、 常時は前記タップ係数発生手段が発生するタップ係数を
   出力し、タップ係数発散の警告信号が入力された場合に
   は、外部から入力されるモード選択信号に基づき前記固
   定のタップ係数または前記記憶手段に記憶されたタップ
   係数のいずれかを出力する選択手段と前記ベースバンド
   信号に対し前記選択手段を介して出力されるタップ係数
   に基づくフィルタ処理を施しタイミング補償を行うフィ
   ルタ処理手段とを具備することを特徴とするディジタル
   処理型タイミング補償回路。
6. 【請求項６】 ベースバンド信号のサンプルタイミング
   の位相ずれを、ディジタル信号処理により補償する回路
   において、 タップ係数を発生するタップ係数発生手段と、 係数記憶指示信号が入力されることにより前記タップ係
   数発生手段が発生するタップ係数を記憶する記憶手段
   と、 タップ係数発散の警告信号が入力されることにより前記
   タップ係数発生手段が発生するタップ係数を保持する保
   持手段と、 常時は前記タップ係数発生手段により発生されて前記保
   持手段を介し出力されるタップ係数を出力し、前記警告
   信号が入力された場合には、外部から入力されるモード
   選択信号に基づき前記記憶手段に記憶されたタップ係数
   または前記保持手段に保持されたタップ係数のいずれか
   を出力する選択手段と前記ベースバンド信号に対し前記
   選択手段を介して出力されるタップ係数に基づくフィル
   タ処理を施しタイミング補償を行うフィルタ処理手段と
   を具備することを特徴とするディジタル処理型タイミン
   グ補償回路。
7. 【請求項７】 ベースバンド信号のサンプルタイミング
   の位相ずれを、ディジタル信号処理により補償する回路
   において、 タップ係数を発生するタップ係数発生手段と、 タップ係数発散の警告信号が入力されることにより前記
   タップ係数発生手段が発生するタップ係数を保持する保
   持手段と、 固定のタップ係数を予め記憶した固定タップ係数記憶手
   段と、 係数記憶指示信号が入力されることにより前記タップ係
   数発生手段が発生するタップ係数を記憶する記憶手段
   と、 常時は前記タップ係数発生手段により発生されて前記保
   持手段を介し出力されるタップ係数を出力し、前記警告
   信号が入力された場合には、外部から入力されるモード
   選択信号に基づき前記保持手段に保持されたタップ係
   数、前記固定のタップ係数または前記記憶手段に記憶さ
   れたタップ係数のいずれかを出力する選択手段と前記ベ
   ースバンド信号に対し前記選択手段を介して出力される
   タップ係数に基づくフィルタ処理を施しタイミング補償
   を行うフィルタ処理手段とを具備することを特徴とする
   ディジタル処理型タイミング補償回路。