JPH06266475A - リセット装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、規則的に配置された回路群内の任
意の回路または回路群を、独立にかつ配線数を増やさず
にリセットを行なうことのできるリセット装置を提供す
ることを目的とする。 【構成】 本発明のリセット装置は、規則的に配置され
それぞれが独立に作動し得る複数の電子回路と、これら
複数の電子回路の規則性に対応して規則的に配線されて
それぞれの電子回路に接続されるリセット信号伝送手段
と、このリセット信号伝送手段を介して任意の電子回路
にリセット信号を供給するリセット信号供給手段とを備
えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、規則的に配置された電
子システム、特に並列計算機のリセット装置に関する。

【０００２】

【従来の技術】通常、並列計算機等の電子システムにあ
ってはリセット回路が設けられており、このリセット回
路によって、リセット信号を電子システムに与えリセッ
トを行うようにしていた。

【０００３】また、従来、並列計算機等の大規模な電子
回路群中の任意の回路または回路群に対して独立にリセ
ットを行う場合には、各回路に独立にリセット信号を供
給していた。そのため、特に回路規模が大きくなるにし
たがって多数のリセット信号線が必要とされ、配線数が
増大するところとなっていた。

【０００４】例えば、図６に示すリセット回路の場合に
は、リセット制御回路１０１と各回路ブロックＣとの間
には、それぞれ１本のリセット信号線が必要であること
から、その配線量は物理的にも多大なものとなってしま
う。

【０００５】

【発明が解決しようとする課題】本発明は、上記課題に
鑑みてなされたもので、通常、規則的に配置された回路
部分が多く存在する並列計算機等の大規模な電子回路
の、規則的に配置された回路群内の任意の回路または回
路群を、独立にかつ配線数を増やさずにリセットを行な
うことのできるリセット装置を提供することを目的とす
る。

【０００６】本発明では、規則的に配置された回路群内
の任意の回路または回路群を、独立にかつ配線数を増や
さずにリセットを行なう回路を提供する。

【０００７】

【課題を解決するための手段】上記目的を達成するため
本願第１の発明は、規則的に配置されそれぞれが独立に
作動し得る複数の電子回路と、これら複数の電子回路の
規則性に対応して規則的に配線されてそれぞれの電子回
路に接続されるリセット信号伝送手段と、このリセット
信号伝送手段を介して任意の電子回路にリセット信号を
供給するリセット信号供給手段とを有することを要旨と
する。

【０００８】また、本願第２の発明は、規則的に配置さ
れそれぞれが独立に作動し得る複数の電子回路と、これ
ら複数の電子回路のそれぞれに少なくとも２本は配線さ
れる信号伝送手段と、この信号伝送手段を介して任意の
電子回路にリセットのための信号を供給するリセット信
号供給手段と、各電子回路毎に設けられ少なくとも２本
の信号伝送手段を介して伝送される信号の論理積によっ
てリセット信号を当該電子回路に出力する演算手段とを
有することを要旨とする。

【０００９】また、本願第３の発明は、多次元的に、か
つ規則的に配置されそれぞれが独立に作動し得る複数の
電子回路と、これら複数の電子回路の多次元的規則性を
等価的に２次元状に展開して、これら複数の電子回路に
配線されるリセット信号伝送手段と、このリセット信号
伝送手段を介して任意の電子回路にリセット信号を供給
するリセット信号供給手段とを有することを要旨とす
る。

【００１０】

【作用】本願第１の発明のリセット装置は、規則的に配
置された複数の電子回路の規則性に対応して規則的にリ
セット信号伝送手段が配線され、このリセット信号伝送
手段を介して任意の電子回路にリセット信号が供給され
る。例えば、格子状に配置されたリセット信号線に供給
するリセット信号を、スキャンレジスタ（シフトレジス
タ）によって供給する。このようにスキャンレジスタを
用いることにより、格子状に配置したリセット信号線に
対し、配線数を増加させずにリセット信号を外部から制
御することができる。

【００１１】本願第２の発明のリセット装置は、複数の
独立に作動する規則的に配置された電子回路からなるシ
ステムにおいて、システム内の回路ブロックに複数の格
子状に配置したリセット信号線を接続し、その論理積を
取る。そして、その結果によってリセットを行なうこと
により、個々の回路にリセット信号を供給してリセット
を行なうよりも、配線数を大幅に減少させることができ
る。例えば、リセット制御信号線群の最低一つの次元に
対して、外部から供給するリセットストローブ信号との
論理積をとった信号を、リセット制御信号線群として供
給する。すなわち、リセットストローブを、リセット制
御信号線群の最低一つの次元に対して行なうことによ
り、スキャンレジスタへのリセット制御データのロード
中の誤リセットを防止する際に、リセット制御回路の簡
略化と配線数を少なくすることができる。

【００１２】本願第３の発明のリセット装置は、３次元
以上の多次元上に回路を配置した場合に、例えば格子状
に配線するリセット信号線を、等価的に２次元状に展開
して配線することにより、３次元以上の多次元状に電子
回路を配置したシステムにおいても、さらに配線数を減
らすことができる。

【００１３】

【実施例】以下、本発明に係る一実施例を図面を参照し
て説明する。図１は本発明に係るリセット装置の第１の
実施例の構成を示したブロック図である。

【００１４】図１に示すように、本実施例の電子回路シ
ステムは格子状に配置した電子回路としての回路ブロッ
クＣとリセット信号伝送手段としてのリセット信号線３
とを備えている。すなわち、本実施例では２次元状、す
なわち４行４列で規則的に配置される１６個の回路ブロ
ックＣに、同様に４行４列の格子状にリセット信号線３
を規則的に配線したものである。また、１個の回路ブロ
ックＣには２本のリセット信号線３が配線されており、
この２本のリセット信号線３と回路ブロックとの間には
演算手段としてのＯＲゲートＧが配設される。

【００１５】具体的には、図１に示すようにリセット信
号線３は格子状に配線されており、ここでは、そのうち
ある向きの一群をＸ群とするとき、そのＸ群と交差する
向きの一群をＹ群とする。すなわち、リセット信号線３
Ｘ0 とリセット信号線３Ｙ0との間にＯＲゲートＧ00が
配設され、このＯＲゲートＧ00に回路ブロックＣ00が接
続され、例えばリセット信号線３Ｘ1 とリセット信号線
３Ｙ2 との間にＯＲゲートＧ12が配設され、このＯＲゲ
ートＧ12に回路ブロックＣ12が接続されることになる。

【００１６】これにより、１６個の回路ブロックＣに対
して、Ｘ群の４本のリセット信号線３( Ｘ0,Ｘ1,Ｘ2,Ｘ
3)と、Ｙ群の４本のリセット信号線３( Ｙ0,Ｙ1,Ｙ2,Ｙ
3)の８本のリセット信号線３を適宜制御することによっ
て、任意の回路ブロックＣまたは回路ブロックＣ群のリ
セットを行なうことが可能となる。尚、ここでは回路ブ
ロックＣ群は、後述するように任意の複数の回路ブロッ
クＣによって構成されるものである。

【００１７】一方、多数の回路ブロックＣ、特に超並列
計算機ではプロセッサ数に比例して障害発生率が増加す
ることが知られる。ここで特定のプロセッサエレメント
（ＰＥ）の過渡的な障害からの復帰に際して、システム
全体のリセットを行なうことは、システム全体のダウン
が発生する確率が高くなることを意味する。さらに、全
体のリセットは正常動作中のプロセッサエレメントのみ
を用いて実行している他のジョブもダウンさせてしまう
ので好ましくない。従って、過渡的な障害の起きたプロ
セッサエレメントのみをリセットする方が現実的であ
る。

【００１８】すなわち、任意の１個のプロセッサエレメ
ント、ここでは回路ブロックＣのリセットを行なう場合
には、上述したようにＸ群、Ｙ群の中からそれぞれ１本
のリセット信号線３をアクティブにすれば、その交点に
接続された回路ブロックＣのリセットを行なうことがで
きる。

【００１９】また、複数の回路ブロックＣのリセット、
例えば図３に示すように、矩形領域に配置された回路ブ
ロックＣ群（Ｃ11，Ｃ12，Ｃ21，Ｃ22）のリセットを同
時に行なう場合には、アクティブにするリセット信号線
３を各リセット信号線群から複数選ぶことによって達成
できる。ここでは、太線で示すリセット信号線３Ｘ1,３
Ｘ2 とリセット信号線３Ｙ1,３Ｙ2 をローアクティブに
することにより、これら斜線を施した回路ブロックＣ群
（Ｃ11，Ｃ12，Ｃ21，Ｃ22）のリセットを行っている。

【００２０】また、全てのリセット信号線３( Ｘ0,Ｘ1,
Ｘ2,Ｘ3)、３( Ｙ0,Ｙ1,Ｙ2,Ｙ3)を選択すれば全ての回
路ブロックＣを同時にリセットすることができる。

【００２１】また、図６に示すような従来のリセット回
路ではリセット信号線が１６本であったのに対し、本実
施例では、信号線数が８本に削減できる。さらに、例え
ば３２×３２構成の並列計算機では、従来は１０２４
（＝３２×３２）本のリセット信号が必要とされるのに
対して、本実施例では６４（＝３２＋３２）本のリセッ
ト制御信号線で目的を達成することができる。

【００２２】尚、本実施例で使用される論理積を取るた
めのＯＲゲートＧは、回路ブロックＣ内の余りゲートが
充当される等、予め回路ブロックＣに組み込まれている
ため、実装の際には表面には出てこないことから、さら
に配線等の実装が容易になる。

【００２３】次に図２を参照して、図１における各リセ
ット信号を制御する場合について説明する。図２に示す
ように、本実施例ではリセット信号線３へ与える信号
を、クロック入力に同期したシリアルデータ信号として
スキャンレジスタ（シフトレジスタ）１に与え、レジス
タの各段の出力をリセット信号として供給するようにし
ている。なお、リセットデータ入力時の誤動作を防ぐた
め、リセットストローブ信号と最低１個の次元のリセッ
ト信号線３群と論理積を取る必要があることから、リセ
ットストローブ信号線とリセット信号線３との間にＯＲ
ゲート５が配設される。

【００２４】本実施例では２次元状に配置された回路に
ついて述べたが、同様の考え方で、任意の次元数分のリ
セット信号線群を設けることで、任意の次元数の配置を
持つ回路に対してもそれぞれ適用可能である。例えば、
各次元にスキャンレジスタを配置すると、例えば３次元
で、３２×３２×３２構成の場合には３０７２個のスキ
ャンレジスタが必要になる。

【００２５】図４は、３次元状に配置した回路ブロック
Ｃに、等価的に２次元に展開して配線したリセット制御
信号線の供給方法の実施例である。この３２×３２×３
２構成の３２７６８個の回路ブロックからなるシステム
の場合では、２次元に展開することでスキャンレジスタ
が１０５６個に減少する。

【００２６】次に、図５を参照して、３次元状に回路ブ
ロックＣを配置し、二段階の格子状信号線を用いた場合
について説明する。

【００２７】まず、Ｘ−Ｙ平面上に格子状にリセット制
御信号線を配置し、各交点でＸ, Ｙ群のリセット制御信
号線の論理積をとり、出力信号を垂直方向に配置する。
Ｚ群のリセット信号は、各段において水平方向に分配さ
れる。

【００２８】各回路ブロックＣでは、垂直方向に配置さ
れた信号とＺ群からのリセット信号との論理積を取った
信号を、リセット信号として入力する。

【００２９】例えば、３２×３２×３２の回路ブロック
からなるシステム構成では、スキャンレジスタの数は９
６個になる。この方式ではリセットする領域のパターン
が限定され代わりにスキャンレジスタの段数が減るので
ハードウェアの削減とリセット動作が高速になるという
効果がある。

【００３０】なお、本実施例ではリセットへの応用例の
みについて示したが、回路の全体、グループ、単一ブロ
ックへの何らかの状態設定に対して本発明は応用が可能
である。

【００３１】上述してきたように本実施例によれば、規
則的に配置された電子回路のリセット制御を格子状に接
続したリセット信号線を利用して行なうことにより、各
回路ブロックのリセットを独立にかつ、配線数を各回路
ブロックにリセット信号線を配線することと比較して低
減することができる。

【００３２】また、本実施例を超並列計算機に適用する
ならば、システム全体のダウン発生確率を大幅に減少さ
せ、過渡的障害の復帰処理の受けるジョブを限定させ、
短時間の障害復帰を少ないハードウェアで実現可能にな
る。

【００３３】

【発明の効果】以上のように本発明では、規則的に配置
された回路群内の任意の回路または回路群を、独立にか
つ配線数を増やすことなくリセットを行なうことが可能
となる等の効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の一実施例を示す格子状にリセット信号
線を配置したリセット装置のブロック図である。

【図２】図１に示したリセット装置の制御回路を示すブ
ロック図である。

【図３】図１に示したリセット装置における矩形領域の
リセットの動作例を示す図である。

【図４】３次元配置を２次元に展開した場合のリセット
制御線の配線である。

【図５】３次元状に回路を配置したシステムへのリセッ
ト制御線の配線である。

【図６】従来のリセット回路である。

【符号の説明】

１ スキャンレジスタ ３ 信号線 ５ ＯＲゲート Ｃ 回路ブロック Ｇ ＯＲゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 規則的に配置されそれぞれが独立に作動
   し得る複数の電子回路と、 これら複数の電子回路の規則性に対応して規則的に配線
   されてそれぞれの電子回路に接続されるリセット信号伝
   送手段と、 このリセット信号伝送手段を介して任意の電子回路にリ
   セット信号を供給するリセット信号供給手段とを有する
   ことを特徴とするリセット装置。
2. 【請求項２】 規則的に配置されそれぞれが独立に作動
   し得る複数の電子回路と、 これら複数の電子回路のそれぞれに少なくとも２本は配
   線される信号伝送手段と、 この信号伝送手段を介して任意の電子回路にリセットの
   ための信号を供給するリセット信号供給手段と、 各電子回路毎に設けられ少なくとも２本の信号伝送手段
   を介して伝送される信号の論理積によってリセット信号
   を当該電子回路に出力する演算手段とを有することを特
   徴とするリセット装置。
3. 【請求項３】 多次元的に、かつ規則的に配置されそれ
   ぞれが独立に作動し得る複数の電子回路と、 これら複数の電子回路の多次元的規則性を等価的に２次
   元状に展開して、これら複数の電子回路に配線されるリ
   セット信号伝送手段と、 このリセット信号伝送手段を介して任意の電子回路にリ
   セット信号を供給するリセット信号供給手段とを有する
   ことを特徴とするリセット装置。