JPH06290283A

JPH06290283A - 並列データ処理装置

Info

Publication number: JPH06290283A
Application number: JP7814493A
Authority: JP
Inventors: Atsuo Ozaki; 敦夫尾▲崎▼; Hiroyuki Miyata; 裕行宮田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-04-05
Filing date: 1993-04-05
Publication date: 1994-10-18

Abstract

(57)【要約】【目的】制御部からの指令に基づき並列に同一のデー
タ処理を行なう同一構成のローカルメモリを有する要素
プロセッサを複数個具備した並列データ処理装置を使用
して、画像処理や行列演算などを高速に処理する。【構成】任意の要素プロセッサ（マスタプロセッサと
呼ぶ）１１に、その他の任意個数の要素プロセッサ（ス
レイブプロセッサと呼ぶ）１３のローカルメモリ１４を
選択的に読み出せるようなセレクタ１２と、上記スレイ
ブプロセッサのローカルメモリへ選択的に書き込みが行
なえるような制御信号１５およびデータ線１６と、各要
素プロセッサの演算部をマスク制御できる機能を備え
る。【効果】ローカルメモリの容量を大きくすることがで
きるため、外部メモリなどからのデータ転送を少なくす
る、もしくは無くすことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、たとえば、制御部か
らの指令に基づき並列に同一のデータ処理を行なう同一
構成のローカルメモリを有する要素プロセッサを複数個
具備した並列データ処理装置を使用して、画像処理や行
列演算などのアプリケーションを適用させた場合に関す
るものである。

【０００２】

【従来の技術】図１５は、Ｊ．Ｌ．Ｐｏｔｔｅｒ，”Ｔ
ｈｅＭａｓｓｉｖｅｌｙＰａｒａｌｌｅｌＰｒｏ
ｃｅｓｓｏｒ”，ＴｈｅＭＩＴＰｒｅｓｓ，（１９
８５）に示された従来の２次元格子状に基本演算要素を
配置した並列データ処理装置の構成を示すものである。
Ｆｒｏｎｔｅｎｄｓ４１は、ＨｏｓｔＣｏｍｐｕｔ
ｅｒ４２と並列データ処理装置専用のプログラムとデー
タを制御するＰｒｏｇｒａｍａｎｄＤａｔａＭａ
ｎｅｇｅｍｅｎｔＵｎｉｔ（ＰＤＭＵ）４３から構成
されており、システム全体の制御を行なう。Ｓｔａｇｉ
ｎｇＭｅｍｏｒｙ４４は、２次元に広がったデータを
格納する共有メモリである。ＡｒｒａｙＵｎｉｔ（ＡＲ
Ｕ）４５は、１２８×１２８個の基本演算要素から構成
されており、全体は、一つの制御部からの命令に基づき
常に同じ動作をする（ＳＩＭＤ）方式である。Ａｒｒａ
ｙＣｏｎｔｒｏｌＵｎｉｔ（ＡＣＵ）４６は、上記
ＡＲＵの演算を制御する演算制御部である。

【０００３】次に動作について説明する。まず、図１５
の並列データ処理装置では、並列データ処理装置全体を
制御するＰＤＭＵ４３，ＰＤＭＵ４３とＡＲＵ４５を専
用のバスを介して結合されたＳｔａｇｉｎｇＭｅｍｏ
ｒｙ４４，１２８×１２８個の基本演算から構成されて
いるＡＲＵ４５，ＡＲＵの演算を制御する演算制御部で
あるＡＣＵ４６から構成されている。並列データ処理装
置を制御するプログラムはＰＤＭＵ４３内メモリに格納
され、このＰＤＭＵ４３でスカラ演算やプログラムの順
序制御、ＳｔａｇｉｎｇＭｅｍｏｒｙおよびＡＣＵを
介してＡＲＵへのデータの入出力制御、ＡＲＵの実行制
御などを行なう。

【０００４】

【発明が解決しようとする課題】従来の並列データ処理
装置において、物理的に存在するローカルメモリよりも
大きいメモリ容量が必要であるアプリケーションを並列
処理する場合に、外部のメモリと、ローカルメモリとの
データ転送を行なうことにより、ローカルメモリの容量
不足を補わなければならなかった。また、複数の要素プ
ロセッサが保持しているデータを用いて、一つの要素プ
ロセッサにより演算等の逐次処理を行ない、その実行結
果を上記複数の要素プロセッサに分配して再び並列処理
を行なうような処理では、上記複数の要素プロセッサが
保持している上記データを、各々任意の一つの要素プロ
セッサにデータ転送して、上記任意の一つの要素プロセ
ッサは、上記演算等の逐次処理を行ない、その実行結果
を上記複数の要素プロセッサ各々にデータ転送しなけれ
ばならなかった。

【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、ローカルメモリの容量不足を
補えるとともに、高速処理が可能な並列データ処理装置
を得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係わる並列デ
ータ処理装置は、並列データ処理装置の任意の要素プロ
セッサ（マスタプロセッサ）に、その他の任意個数の要
素プロセッサ（スレイブプロセッサ）のローカルメモリ
を選択的に読み出しおよび書き込みができるようにセレ
クタ、制御線およびデータ線を備え付けることにより、
上記任意の要素プロセッサ（マスタプロセッサ）は、論
理的にローカルメモリの容量を増大させるものである。

【０００７】また、一つに統合されたマスタプロセッサ
およびスレイブプロセッサの各ローカルメモリに対して
書き込み制御を行なう制御線をすべてイネーブルにする
機能を設け、上記マスタプロセッサが上記各ローカルメ
モリへ同時にアクセスするものである。

【０００８】

【作用】この発明における並列データ処理装置は、複数
の要素プロセッサを統合して、その中の一つをマスタプ
ロセッサとし上記統合された複数の要素プロセッサ（ス
レイブプロセッサ）のローカルメモリを選択的に読み出
し、また各要素プロセッサのローカルメモリへ書き込み
制御を行なう制御線およびデータ線を備え付けることに
より、上記統合された複数の要素プロセッサ（スレイブ
プロセッサ）のローカルメモリへ選択的に書き込みでき
るようにしたことにより、上記マスタプロセッサは、論
理的に増幅されたローカルメモリに対して、ランダムア
クセス操作を行なうことができる。このことにより、動
作する要素プロセッサ（マスタプロセッサ）の個数は、
上記並列データ処理装置が具備している要素プロセッサ
数よりも少なくなるが、上記並列データ処理装置が具備
している要素プロセッサ数よりも並列度が小さく、上記
並列データ処理装置が具備しているローカルメモリより
も大きいメモリ容量を必要とするアプリケーションをこ
の発明に係わる並列データ処理装置に適用させた場合に
有効である。

【０００９】また、上記統合された各要素プロセッサの
ローカルメモリへ書き込み制御を行なう上記制御線をす
べてイネーブルにする機能を備え付けることにより、上
記マスタプロセッサが保持する値を上記統合されたすべ
ての要素プロセッサのローカルメモリに書き込むことが
できるため、上記統合された要素プロセッサ内でのブロ
ードキャスト機能を実現することができる。

【００１０】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。例えば、図１と図２は、４×４個の要素プロセッ
サを有する並列データ処理装置であり、１１はマスタプ
ロセッサとして動作するためにセレクタ１２とデータ線
１６を備えた要素プロセッサ、１３はスレイブプロセッ
サとして演算部にマスク（図中、斜線でマスクを表わ
す）をかけることができる要素プロセッサ、１４は要素
プロセッサ１１，１３が有するローカルメモリ、１５は
ローカルメモリ１４に書き込みを行なうために設けられ
た制御線、ローカルメモリ１４の右端に位置する四角１
７は、制御線１５により、ローカルメモリへの書き込み
がイネーブルであるかないかを示すライトイネーブル部
で、黒く塗りつぶされたものがイネーブル状態を示すも
のである。図１と図２では、ＰＥ（０，０）はローカル
メモリ（１，０）へ、ＰＥ（２，０）はローカルメモリ
（３，０）へ、ＰＥ（０，２）はローカルメモリ（１，
２）へ、ＰＥ（２，２）はローカルメモリ（３，２）へ
の書き込みが許可されている（イネーブルである）こと
を示している。

【００１１】この一実施例である図１と図２に示した並
列データ処理装置に、相互作用を及ぼさない２×２個の
並列性を持ったアプリケーションを適用させる場合を考
える。ここで２×２個の各要素が演算に必要とするデー
タ量は、物理的に用意されているローカルメモリ１４の
容量よりも４倍程度、大きいものであったとする。この
場合、図１と図２に示す並列データ処理装置は、論理的
に図３のように見ることができるため、上記アプリケー
ションの各要素を論理的に一つのローカルメモリに格納
することができる。このためＰＥ（０，０），ＰＥ
（２，０），ＰＥ（０，２），ＰＥ（２，２）の各要素
プロセッサをマスタプロセッサとすることにより、外部
メモリとのデータ転送を行なうことなく、論理的に４倍
に増幅された各自のローカルメモリにおいて、データ処
理を行えば良いことになる。

【００１２】

【数１】

【００１３】が与えられた時には、各々以下の演算を図
１と図２の並列データ処理装置において、同時に処理す
ることを考える。（以下は、（１）の場合）

【００１４】

【数２】

【００１５】ここで、（１），…，（４）式の与えられ
た行列を３０度（（９）式）、６０度（（１０）式）、
９０度（（１１）式）、１２０度（（１２）式）回転さ
せる変換テーブルは以下のとおりである。

【００１６】

【数３】

【００１７】これらの各変換テーブルは、各要素プロセ
ッサが具備しているローカルメモリ１４にちょうど格納
できる程度のデータであるとする。

【００１８】この場合、図１と図２および図３に示すよ
うな構成を取ることにより、要素プロセッサＰＥ（０，
０）、ＰＥ（２，０），ＰＥ（０，２），ＰＥ（２，
２）の論理的に増幅された各ローカルメモリ２１，２
２，２３，２４のそれぞれに（９），（１０），（１
１），（１２）式のすべての変換テーブルを格納するこ
とができるため、並列データ処理装置を制御する制御部
は、要素プロセッサＰＥ（０，０）に（１）式の行列
を、ＰＥ（２，０）に（２）式の行列を、ＰＥ（０，
２）に（３）式の行列を、ＰＥ（２，２）に（４）式の
行列をデータ転送することにより、ＰＥ（０，０），Ｐ
Ｅ（２，０），ＰＥ（０，２），ＰＥ（２，２）の各要
素プロセッサは、外部メモリとのデータ（この例では上
記変換テーブル）の入出力を行なうことなく上記行列演
算を行なうことができる。

【００１９】ここでは隣接する４個の要素プロセッサを
統合した例であるが、セレクタや制御線およびデータ線
を増やすことにより、４個以上の要素プロセッサにして
も、同様の処理が可能である。

【００２０】実施例２．例えば、図３に示すように４個
の要素プロセッサを統合させ、マスタプロセッサ１１に
よる逐次処理を行った後、この逐次処理の実行結果をス
レイブプロセッサの各ローカルメモリにブロードキャス
トして、再び４個の要素プロセッサを並列処理させたい
場合では、従来はマスタプロセッサによる逐次処理の実
行結果を各スレイブプロセッサのローカルメモリへ各々
データ転送してから、上記４個の要素プロセッサによる
並列処理を再開しなければならなかった。

【００２１】しかし、図４と図５に示すように、マスタ
プロセッサ１１から統合された各要素プロセッサのロー
カルメモリに対して、書き込み制御を行なう制御線１５
に、統合されている全ての要素プロセッサのローカルメ
モリへの書き込みをイネーブル３１にする機能を備え付
けることにより、統合されている要素プロセッサ内での
ブロードキャスト機能を実現させることができる。簡単
な具体例として、

【００２２】

【数４】

【００２３】の４つの２×２行列の逆行列を４つ同時に
求めることを考える。ここで行列の各要素ａ₁₁，…，ｂ
₁₁，…は各要素プロセッサが具備しているローカルメモ
リにちょうど格納できる程度の大きなデータであるとす
る。以下にこの発明に係わる並列データ処理装置を用い
た処理手順を示す。

【００２４】ｓｔｅｐ１．各行列の要素は、各要素プロ
セッサのローカルメモリにマッピングされる。（図６ｓ
ｔｅｐ１）ｓｔｅｐ２．各行列毎に、４個の要素プロセッサを統合
して、各マスタプロセッサＰＥ（０，０），ＰＥ（２，
０），ＰＥ（０，２），ＰＥ（２，２）により、ａ₁₁ａ
₂₂−ａ₁₂ａ₂₁，ｂ₁₁ｂ₂₂−ｂ₁₂ｂ₂₁，ｃ₁₁ｃ₂₂−ｃ₁₂ｃ
₂₁，ｄ₁₁ｄ₂₂−ｄ₁₂ｄ₂₁を計算する。（図７ｓｔｅｐ
２）ｓｔｅｐ３．上記ブロードキャスト機能により、各マス
タプロセッサから統合された各要素プロセッサのローカ
ルメモリへ、ｓｔｅｐ２の計算結果をブロードキャスト
する。（図８ｓｔｅｐ３）ｓｔｅｐ４．再び４×４個の要素プロセッサが動作でき
るように上記統合を解き、各要素プロセッサは、各自が
保持している行列要素とブロードキャストされた値とを
演算することにより、逆行列が求まる。（図９ｓｔｅｐ
４）

【００２５】実施例３．次に、図１０に基づいて、セレ
クタおよびデータ線の切替え動作の実施例について説明
する。上記制御部から、各セレクタへ、２ｂｉｔの制御
信号を送ることができる制御線を備え付けることによ
り、例えば、００，０１，１０，１１の４通りの信号を
送ることができるようにしておく。このことを用いて、
例えば、図１のＰＥ（０，０）に備え付けられているセ
レクタ１２では、この制御線６１を通して、制御部から
００の信号が来たときは、要素プロセッサＰＥ（０，
０）の演算部は、ＰＥ（０，０）のローカルメモリから
の読み出しが可能となり、０１の信号が来たときは、要
素プロセッサＰＥ（０，１）のローカルメモリからの読
み出しが可能となり、１０の信号が来たときは、要素プ
ロセッサＰＥ（１，１）のローカルメモリからの読み出
しが可能となり、１１の信号が来たときは、要素プロセ
ッサＰＥ（１，０）のローカルメモリからの読み出しが
可能となるように実現する。同様に、図２の要素プロセ
ッサＰＥ（２，０）に備え付けられているセレクタ１２
では、この制御線６１を通して、制御部から００の信号
が来たときは、要素プロセッサＰＥ（２，０）の演算部
は、要素プロセッサＰＥ（２，０）のローカルメモリか
らの読み出しが可能となり、０１の信号が来たときは、
要素プロセッサＰＥ（２，１）のローカルメモリからの
読み出しが可能となり、１０の信号が来たときは、要素
プロセッサＰＥ（３，１）のローカルメモリからの読み
出しが可能となり、１１の信号が来たときは、要素プロ
セッサＰＥ（３，０）のローカルメモリからの読み出し
が可能となるように実現する。その他、要素プロセッサ
ＰＥ（０，２），ＰＥ（２，２）に備え付けられている
セレクタ１２においても同様の切替え動作を行なう。ま
た、この制御部からの制御信号の操作は、例えば、制御
部内のプログラムにより実行させる。

【００２６】実施例４．ここでは、ＳＩＭＤマシンにお
けるマスク制御の説明を図１１〜図１４に基づいて説明
する。まず、ＳＩＭＤマシンにおけるマスク制御につい
て説明する。各要素プロセッサ（ＰＥ）は、１ｂｉｔの
マスクフラグを保持しており、このマスクフラグが立っ
ていない場合（アクティブ状態）では、通常の演算処理
等を行うが、このマスクフラグが立っている場合（ノン
アクティブ状態）では、そのＰＥは、制御部からの命令
により、演算部は動作するが、そのＰＥの内部状態は、
変えない。すなわち、ノンアクティブ状態のＰＥ内のレ
ジスタおよびローカルメモリの内容は変化しない。

【００２７】次に各ＰＥが２×２の二次元格子状に接続
されている場合でのマスクの切替え動作の実施例につい
て説明する。各ＰＥは図１１に示すように、各自の二次
元の座標値を各ローカルメモリの任意の番地に保持して
いるものとする。例えば、ＰＥ（１，１）は（１，１）
という自己の座標値をローカルメモリに保持する。ここ
で、制御部の命令により要素プロセッサＰＥ（１，１）
７１の演算部だけをアクティブにし、その他の要素プロ
セッサ（ＰＥ）７２の演算部にはマスクを掛ける処理手
順を以下に示す。［制御部命令］（１）値（１，１）を各ＰＥの演算部にブロードキャス
トする。（図１１（１））（２）各ＰＥは、各自の座標値をローカルメモリから、
演算部へロードする。（図１２（２））（３）各ページの演算部において、（１）よりブロード
キャストされた値と、（２）によりロードされた値を引
き算する。（図１３（３））（４）上記（３）で演算された結果が、０（＝（０，
０））より大きいＰＥは、各自の演算部にマスクを掛け
る。（図１４（４））

【００２８】マスクを解除する動作は、すべてのＰＥの
マスクフラグをアクティブにする制御命令を用意してお
き、この命令によりすべてのＰＥのマスクフラグをアク
ティブにする。

【００２９】また、ライトイネーブル部１７の切替え動
作も同様に、各ＰＥの座標値を用いて、任意または全て
のＰＥのローカルメモリへの書き込み動作を行なえるよ
うに実現する。

【００３０】以上のように、前述した実施例による並列
データ処理装置は、並列データ処理装置が具備する要素
プロセッサ数よりも並列度が小さく、物理的に存在する
ローカルメモリよりも大きな容量を必要とするアプリケ
ーションを実行させる場合、動作する要素プロセッサ
（マスタプロセッサ）の数を上記アプリケーションの並
列度の数と同じにし、上記マスタプロセッサは、残りの
動作しない要素プロセッサ（スレイブプロセッサ）のロ
ーカルメモリへアクセスできる機能を備え付けることに
より、上記動作する要素プロセッサ（マスタプロセッ
サ）のとの容量を論理的に増大させる。また、マスタプ
ロセッサがスレイブプロセッサのローカルメモリをアク
セスする場合、スレイブプロセッサの演算部は、マスク
機能によりマスクをかけられており、動作できないよう
にする。

【００３１】そして、マスク制御により、上記マスタプ
ロセッサだけをアクティブ（動作状態）にして、上記ス
レイブプロセッサにはマスクをかける（非動作状態にす
る）方法としては、例えば上記要素プロセッサが２次元
もしくは３次元の格子状に接続されている場合に、上記
各要素プロセッサに、その格子上に位置する座標値など
の固有値を保持させ、その固有値を用いて、上記制御部
からの指令によりアクティブにする要素プロセッサ（マ
スタプロセッサ）を決定するなどが考えられる。

【００３２】また、複数の要素プロセッサが保持してい
るデータを用いて、一つの要素プロセッサにより演算等
の逐次処理を行ない、その実行結果を上記複数の要素プ
ロセッサに分配して再び並列処理を行なう場合でも、上
記手段により、上記複数の要素プロセッサを統合して、
その一つをマスタプロセッサ、その他をスレイブプロセ
ッサとすることにより、上記マスタプロセッサは、上記
スレイブプロセッサのローカルメモリにアクセスできる
ため上記複数の要素プロセッサが保持しているデータの
転送、および上記実行結果を上記マスタプロセッサは、
上記複数の要素プロセッサへ転送する必要がなくなり、
また、統合された上記複数の要素プロセッサにおいて、
上記マスタプロセッサは、上記統合されたスレイブプロ
セッサのローカルメモリへ書き込み制御を行なう制御線
をすべてイネーブルにできる機能を備え付けることによ
り、上記マスタプロセッサから、上記統合された各要素
プロセッサのローカルメモリへ上記実行結果をブロード
キャストする。

【００３３】以上のように、上記実施例によれば、並列
データ処理装置において、複数の要素プロセッサを統合
し、その中の一つをマスタプロセッサとしてセレクタを
備え付けることにより、上記統合された複数の要素プロ
セッサ（スレイブプロセッサ）のローカルメモリを選択
的に読み出しすることができる。また、各要素プロセッ
サのローカルメモリへ書き込み制御を行なう制御線およ
びデータ線を備え付けることにより、上記マスタプロセ
ッサは上記統合された複数の要素プロセッサ（スレイブ
プロセッサ）のローカルメモリへ選択的に書き込みでき
るようにしたことにより、上記マスタプロセッサは、論
理的に増大されたローカルメモリに対して、ランダムア
クセス操作を行なうことができる。このため、動作する
要素プロセッサ（マスタプロセッサ）の個数は、上記並
列データ処理装置が具備している要素プロセッサ数より
も少なくなってしまうが、上記並列データ処理装置が具
備している要素プロセッサ数よりも並列度が小さく、上
記並列データ処理装置が具備しているローカルメモリよ
りも大きいメモリ容量を必要とするアプリケーションを
この発明に係わる並列データ処理装置に適用させた場合
に、外部メモリなどからのデータ転送を減らす、もしく
は無くすことができる。

【００３４】また、統合された各要素プロセッサのロー
カルメモリに対して書き込み制御を行なう上記制御線を
すべてイネーブルにする機能を備え付けることにより、
マスタプロセッサが保持する値を上記統合されたすべて
の要素プロセッサのローカルメモリに書き込むことがで
きるため、上記統合された要素プロセッサ内でのブロー
ドキャスト機能を実現できる。このため従来ならば上記
統合された各要素プロセッサへ逐次的にデータ転送しな
ければならなかった処理を省くことができる。

【００３５】

【発明の効果】以上のようにこの発明によれば、動作す
る要素プロセッサの数は減少するが、動作する要素プロ
セッサの論理的なローカルメモリ容量は増加させること
ができ、高速な処理が行える。また、マスタプロセッサ
が保持しているデータを上記スレイブプロセッサのロー
カルメモリにブロードキャストでき、より高速処理が行
なえる。

【図面の簡単な説明】

【図１】この発明に係わる並列データ処理装置の一実施
例であり、４×４個の要素プロセッサを具備した並列デ
ータ処理装置へ２×２個の並列度を持つアプリケーショ
ンを実行させる場合の説明図。

【図２】この発明に係わる並列データ処理装置の一実施
例であり、４×４個の要素プロセッサを具備した並列デ
ータ処理装置へ２×２個の並列度を持つアプリケーショ
ンを実行させる場合の説明図。

【図３】図１を論理的に見た図。

【図４】この発明の一実施例であり、局所的にブロード
キャスト機能を実現するための図。

【図５】この発明の一実施例であり、局所的にブロード
キャスト機能を実現するための図。

【図６】この発明に係わる並列データ処理装置の他の実
施例の処理手順を示す図。

【図７】この発明に係わる並列データ処理装置の他の実
施例の処理手順を示す図。

【図８】この発明に係わる並列データ処理装置の他の実
施例の処理手順を示す図。

【図９】この発明に係わる並列データ処理装置の他の実
施例の処理手順を示す図。

【図１０】セレクタおよびデータ線の切替え動作の説明
図。

【図１１】演算部のマスキング／非マスキングの切替え
動作の説明図。

【図１２】演算部のマスキング／非マスキングの切替え
動作の説明図。

【図１３】演算部のマスキング／非マスキングの切替え
動作の説明図。

【図１４】演算部のマスキング／非マスキングの切替え
動作の説明図。

【図１５】従来の２次元格子状に基本演算要素（ＰＥ）
を配置した並列データ処理装置の構成図。

【符号の説明】

１１マスタプロセッサである要素プロセッサ１２セレクタ１３スレイブプロセッサである要素プロセッサ１４要素プロセッサが具備するローカルメモリ１５各ローカルメモリに対してｗｒｉｔｅ制御を行な
う制御線１６マスタプロセッサからマスタプロセッサおよびス
レイブプロセッサのローカルメモリへデータを送るため
のデータ線１７制御線により、各ローカルメモリのｗｒｉｔｅ制
御をイネーブルにするかしないかを示すライトイネーブ
ル部２１増幅されたローカルメモリ２２増幅されたローカルメモリ２３増幅されたローカルメモリ２４増幅されたローカルメモリ３１制御線に、すべてのローカルメモリへのｗｒｉｔ
ｅ制御をイネーブルにする機能を付け加えたことによ
り、すべてのローカルメモリのｗｒｉｔｅ制御がイネー
ブル状態となっていることを示すライトイネーブル部４１ｆｒｏｎｔ−ｅｎｄｓ４２ＨｏｓｔＣｏｍｐｕｔｅｒ４３ＰｒｏｇｒａｍａｎｄＤａｔａＭａｎａｇ
ｅｍｅｎｔＵｎｉｔ４４ＳｔａｇｉｎｇＭｅｍｏｒｙ４５ＡｒｒａｙＵｎｉｔ４６ＡｒｒａｙＣｏｎｔｒｏｌＵｎｉｔ６１制御部からの制御信号７１マスクを掛けない要素プロセッサ（アクティブ状
態）７２マスクを掛ける要素プロセッサ（ノンアクティブ
状態）

Claims

【特許請求の範囲】

【請求項１】制御部からの指令に基づき並列にデータ
処理を行なう演算部とローカルメモリを有する要素プロ
セッサを複数個具備した並列データ処理装置において、任意の要素プロセッサ（マスタプロセッサと呼ぶ）は、
その他の任意個数の要素プロセッサ（スレイブプロセッ
サと呼ぶ）のローカルメモリのデータを選択的に読み出
せる手段と、上記スレイブプロセッサのローカルメモリ
へデータを選択的に書き込める手段と、各スレイブプロ
セッサの演算部をマスク制御できる手段を備えることを
特徴とする並列データ処理装置。
【請求項２】上記並列データ処理装置において、各マ
スタプロセッサがスレイブプロセッサのローカルメモリ
に対して、同時にアクセスできる手段を備えることを特
徴とする請求項１記載の並列データ処理装置。