JPH06259249A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプログラムの一部を変更した場合
に、変更されたマイクロプログラムに対応する記憶手段
の領域に記憶されているディジタル信号だけを消去す
る。 【構成】 複数のマイクロプログラムに対応して複数の
バンク４₁〜４₅に分割された遅延用ＲＡＭ４と、バンク
４₁〜４₅毎に設けられ、ディジタル信号の各バンク４₁
〜４₅への記憶および読み出し等を管理する遅延用アド
レス管理部１２と、マイクロプログラムの変更を指示す
るパネルスイッチと、パネルスイッチによって指示され
たマイクロプログラムに対応するバンク４₁〜４₅に記憶
されているディジタル信号を消去するように遅延用アド
レス管理部１２を制御するＣＰＵ２とを設ける。 【効果】 この信号処理装置を電子楽器の効果付与装置
に用いた場合には、記憶手段のディジタル信号を消去す
る時間が少なくてすむとともに、楽音が途切れない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のマイクロプログ
ラムをそれぞれ実行することにより、入力されたディジ
タル信号に遅延処理および様々な数値計算処理を施す信
号処理装置に関する。

【０００２】

【従来の技術】近年、複数のマイクロプログラムをそれ
ぞれ実行することにより、入力されるディジタル信号に
様々な数値計算処理を施すディジタル信号処理装置（デ
ィジタル・シグナル・プロセッサ（ＤＳＰ））の技術が
進歩するとともに、半導体製造技術が進歩することによ
り、ＤＳＰＬＳＩが容易に入手できるようになってきて
いる。

【０００３】このため、最近の電子楽器には、楽音にあ
る１つの音響効果を付与する効果付与手段を１つのブロ
ック（以下、エフェクタブロックという）とし、このエ
フェクタブロックの集合体である効果付与装置をＤＳＰ
ＬＳＩで構成して、内蔵しているものがある。このよう
な電子楽器においては、演奏者が演奏中にパネルスイッ
チ等を操作することにより、各エフェクタブロックに任
意の音響効果のタイプを設定すること、および、各エフ
ェクタブロック間の接続を選択することができる。

【０００４】この音響効果のタイプの設定や各エフェク
タブロック間の接続の選択は、電子楽器内において、Ｃ
ＰＵ（中央処理装置）が、演奏者のパネルスイッチ等の
操作に応じて、上述した効果付与装置を構成するＤＳＰ
ＬＳＩで用いられる各エフェクタブロックの音響効果の
タイプや各エフェクタブロック間の接続に関するマイク
ロプログラムを設定あるいは、変更してＤＳＰＬＳＩに
転送することによって実現されている。

【０００５】

【発明が解決しようとする課題】ところで、上述した従
来のＤＳＰＬＳＩにおいては、マイクロプログラムの一
部だけを変更することができないため、当初設定されて
いた複数の音響効果の一部を変更するために対応するマ
イクロプログラムの一部を変更する場合でも、変更され
た一部を含めた全てのマイクロプログラムをＤＳＰＬＳ
Ｉに新たに転送する必要があった。

【０００６】また、上述した音響効果には、ディストー
ションなど楽音を変調させる変調型の音響効果やリバー
ブなど楽音を残響させる残響型の音響効果があるが、い
ずれの音響効果を楽音に付与する場合でも、ディジタル
の楽音データを遅延させる必要があり、それには、外付
けの遅延用ＲＡＭを用いるのが一般的である。この場
合、図８（ａ）に示すように、各エフェクタブロックに
対応して遅延用ＲＡＭも複数のエリアに分割して使用す
るが、遅延用ＲＡＭのアドレスＭＡＸからアドレス０に
向かってアドレスを順次変更しつつ、各エフェクタブロ
ック毎に楽音データを遅延させていくので、図８（ａ）
の矢印で示すように、各エフェクタブロックに対応する
遅延用ＲＡＭの使用エリアの境界も順次移動していく。

【０００７】したがって、ＤＳＰＬＳＩのマイクロプロ
グラムが変更された場合、たとえば、あるエフェクタブ
ロックの音響効果だけをコーラスからディストーション
に変更する場合でも、遅延用ＲＡＭの全てのエリアをク
リアしなければならなかった。これにより、遅延用ＲＡ
Ｍのクリアに時間がかかるとともに、遅延用ＲＡＭをク
リアしている最中は、楽音を発生することができないと
いう欠点があった。

【０００８】本発明は、このような背景の下になされた
もので、複数のマイクロプログラムに対応して複数の領
域に分割された記憶手段を使用し、これら複数のマイク
ロプログラムをそれぞれ実行することにより、入力され
るディジタル信号に遅延処理および様々な数値計算処理
を施す信号処理装置において、マイクロプログラムの一
部を変更した場合に、変更されたマイクロプログラムに
対応する記憶手段の領域に記憶されているディジタル信
号だけを消去することができる信号処理装置を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明は、
複数のマイクロプログラムをそれぞれ実行することによ
り、入力されたディジタル信号に遅延処理および様々な
数値計算処理を施す信号処理装置において、前記複数の
マイクロプログラムに対応して複数の領域に分割された
記憶手段と、該記憶手段の複数に分割された領域毎に設
けられ、前記ディジタル信号の前記記憶手段の各領域へ
の記憶および読み出し等を管理するアドレス管理手段
と、複数のマイクロプログラムの少なくともいずれか１
つのマイクロプログラムの変更を指示する指示手段と、
該指示手段によって指示されたマイクロプログラムに対
応する前記記憶手段の領域に記憶されている前記ディジ
タル信号を消去するように前記アドレス管理手段を制御
する制御手段とを具備することを特徴としている。

【００１０】請求項２記載の発明は、請求項１記載の発
明において、前記アドレス管理手段は、前記入力された
ディジタル信号を遅延させるためのアドレスカウンタを
有し、該アドレスカウンタは、前記ディジタル信号の消
去を実行する際に、消去するディジタル信号が記憶され
ている領域のアドレスを指示することを特徴としてい
る。請求項３記載の発明は、請求項１記載の発明におい
て、前記指示手段によって指示されたマイクロプログラ
ムに対応する前記記憶手段の領域に記憶されている前記
ディジタル信号を消去する際に、該マイクロプログラム
の実行時間に前記消去を行うことを特徴としている。請
求項４記載の発明は、請求項１記載の発明において、前
記指示手段によって指示されたマイクロプログラムを変
更する際に、変更される前のマイクロプログラムによっ
て処理されたディジタル信号をミュートするミュート手
段を備え、前記変更後にミュートを解除することを特徴
としている。

【００１１】

【作用】請求項１記載の発明によれば、指示手段によっ
てマイクロプログラムの変更が指示されると、制御手段
が、指示手段によって指示されたマイクロプログラムに
対応する記憶手段の領域に記憶されているディジタル信
号だけを消去するようにアドレス管理手段を制御するの
で、記憶手段のすべての領域に記憶されているディジタ
ル信号をすべて消去する必要がなく、ディジタル信号の
消去に時間がかからない。

【００１２】請求項２記載の発明によれば、請求項１記
載の発明において、アドレスカウンタが消去するディジ
タル信号が記憶されている領域のアドレスを指示するの
で、アドレスカウンタによって指示された記憶手段の領
域に記憶されているディジタル信号のみが消去される。
また、請求項３記載の発明によれば、請求項１記載の発
明において、マイクロプログラムの実行時間にディジタ
ル信号が消去されるので、最小限の時間でディジタル信
号の消去ができる。さらに、請求項４記載の発明によれ
ば、請求項１記載の発明において、指示手段によって指
示されたマイクロプログラムを変更する際に、ミュート
手段が、変更される前のマイクロプログラムによって処
理されたディジタル信号をミュートし、マイクロプログ
ラムの変更後にミュートが解除されるので、ノイズが出
力される恐れはない。

【００１３】

【実施例】以下、図面を参照して、本発明の一実施例に
ついて説明する。図１は本発明の一実施例による信号処
理装置を適用した効果付与装置の構成を表すブロック図
であり、この図において、１は効果付与装置である。こ
の実施例においては、効果付与装置１は、電子楽器に内
蔵され、音源回路から出力される複数の楽音データにリ
バーブやコーラス等の各種音響効果を付与するように構
成されている。なお、電子楽器には、効果付与装置１と
音源回路の他、電子楽器内の各部を制御するＣＰＵ（中
央処理装置）２（図１参照）、鍵盤、ＲＯＭ、ＲＡＭ、
音響効果等を選択・設定するためのパネルスイッチ、デ
ィスプレイ、サウンドシステムおよび、ＣＰＵ２が効果
付与装置１その他各部とのデータの交換等を行うための
ＣＰＵバス３（図１参照）などが設けられている。ま
た、図１において、４は効果付与装置１に外付けされ、
入力される楽音データを所定時間遅延して出力する遅延
用ＲＡＭである。

【００１４】また、効果付与装置１において、５は複数
の音響効果の種類に対応する複数のマイクロプログラム
が記憶されたマイクロプログラムメモリ、６はビブラー
トやトレモロ等の楽音データの変調を制御する低周波の
変調データ（遅延用アドレス変調データおよび振幅変調
データ）を発生する低周波発振器（ＬＦＯ）、７はＬＦ
Ｏデータレジスタであり、ＬＦＯ６の制御に関するＬＦ
ＯデータがＣＰＵ２からＣＰＵバス３を介して転送さ
れ、記憶される。

【００１５】８は演算部であり、上述した電子楽器のサ
ウンドシステム内に設けられたＤＡコンバータの１サン
プリング時間（以下、１ＤＡＣサイクルという）の間
に、電子楽器の音源回路から出力され、データ管理部９
を経て供給される楽音データに対して、ＣＰＵ２から出
力され、ＣＰＵバス３と係数レジスタ１０とを介して供
給される係数データおよび、ＬＦＯ６から出力される振
幅変調データに基づいて、マイクロプログラムメモリ５
から供給される５種類の音響効果付与のためのマイクロ
プログラムを５つのエフェクタブロックＥＦ１〜ＥＦ５
（図示略）において時分割で実行する。なお、係数デー
タは、各音響効果のエフェクトバランスや、リバーブ等
の音響効果におけるフィルタの係数などから構成されて
いる。ここで、エフェクトバランスとは、音響効果が付
加された楽音データ（ウエット音）と、音響効果が付加
されない楽音データ（ドライ音）とを加算する際の割合
を意味している。

【００１６】ここで、図２（ａ）に効果付与装置１の動
作タイミングの一例を示す。この実施例においては、１
ＤＡＣサイクルは、０〜２５５ステップ（１ステップは
マイクロプログラムの１つの制御コードの演算時間）で
構成されている。上述したように、演算部８は、５つの
エフェクタブロックＥＦ１〜ＥＦ５において５つの音響
効果を１ＤＡＣサイクルの間に実行する。なお、５つの
エフェクタブロックＥＦ１〜ＥＦ５のプログラムサイズ
は固定されており、エフェクタブロックＥＦ１からＥＦ
５まで順に、５６ステップ、５６ステップ、２４ステッ
プ、２４ステップおよび９６ステップである。

【００１７】そして、図２（ａ）に示すように、１ＤＡ
Ｃサイクルのうち、０ステップ〜５５ステップまでにエ
フェクタブロックＥＦ１の処理、５６ステップ〜１１１
ステップまでにエフェクタブロックＥＦ２の処理、１１
２ステップ〜１３５ステップまでにエフェクタブロック
ＥＦ３の処理、１３６ステップ〜１５９ステップまでに
エフェクタブロックＥＦ４の処理、１６０ステップ〜２
５５ステップまでにエフェクタブロックＥＦ５の処理が
実行される。

【００１８】また、図１において、データ管理部９は、
電子楽器の音源回路から出力された楽音データの入力タ
イミングや、演算部８において音響効果が付与された楽
音データのサウンドシステムへの出力タイミングなどを
管理するとともに、上述した５つのエフェクタブロック
ＥＦ１〜ＥＦ５の間の接続を管理する。１１は２５６段
の遅延用アドレスレジスタであり、遅延用ＲＡＭ４のア
ドレスに対応した遅延用アドレスデータがＣＰＵ２から
ＣＰＵバス３を介して転送され、記憶される。

【００１９】なお、この遅延用アドレスレジスタ１１、
上述したＬＦＯデータレジスタ７および係数レジスタ１
０は、ともに０〜２５５のアドレスを有しており、それ
ぞれの各アドレスに記憶された各データは、上述した演
算部８の動作に対応して常時読み出される。また、アド
レス「０」のデータは、演算部８の０ステップにおいて
使用されるように、演算部８のステップと、各レジスタ
のアドレスとは、１対１に対応している。さらに、各レ
ジスタは、エフェクタブロックＥＦ１〜ＥＦ５に対応し
て５つのエリアに分割されて使用される。

【００２０】１２は遅延用アドレス管理部であり、遅延
用アドレスレジスタ１１に記憶された遅延用アドレスデ
ータおよびＬＦＯ６から出力される遅延用アドレス変調
データに基づいて、遅延用ＲＡＭ４に書き込みされる、
あるいは、遅延用ＲＡＭ４から読み出しされる楽音デー
タの書き込むべきあるいは、読み出すべきアドレスを管
理する。１３は遅延用ＲＡＭ４に対する楽音データの書
き込みおよび読み出しを制御するメモリコントロール部
である。

【００２１】ところで、この実施例においては、マイク
ロプログラムメモリ５には、図３左端に示すように、コ
ーラス、フランジャ、シンフォニック等合計１１種類の
音響効果に対応したマイクロプログラムが記憶されてい
る。演奏者が各エフェクタブロックＥＦ１〜ＥＦ５に対
して、これら合計１１種類の音響効果の中から５つの音
響効果をそれぞれ選択すると、選択された５つの音響効
果に対応したマイクロプログラムが記憶されたマイクロ
プログラムメモリ５のそれぞれの先頭アドレスが、ＣＰ
Ｕ２からＣＰＵバス３を介して転送され、図３右端に示
す先頭アドレスレジスタ１４の各エフェクタブロックＥ
Ｆ１〜ＥＦ５に対応したレジスタエリア１４ａ〜１４ｅ
に一時記憶される。図３は、エフェクタブロックＥＦ１
の音響効果としてシンフォニックが、エフェクタブロッ
クＥＦ２の音響効果としてコーラスが、・・・、エフェ
クタブロックＥＦ５の音響効果としてリバーブが選択さ
れ、それぞれの先頭アドレスが対応するレジスタエリア
１４ａ〜１４ｅに記憶されていることを示している。

【００２２】なお、上述したように、各エフェクタブロ
ックＥＦ１〜ＥＦ５のプログラムサイズが固定されてい
るので、演奏者は、各エフェクタブロックＥＦ１〜ＥＦ
５のそれぞれに対して、マイクロプログラムメモリ５に
記憶された１１種類のマイクロプログラムに対応したす
べての音響効果を選択できるのではなく、それぞれ該当
するプログラムサイズを有するマイクロプログラムに対
応したいくつかの音響効果の中から選択することにな
る。

【００２３】また、図３において、１５はアドレスカウ
ンタであり、先頭アドレスレジスタ１４の各レジスタエ
リア１４ａ〜１４ｅから各先頭アドレスが読み出されて
供給されると、その先頭アドレスからカウントを開始
し、カウント値をアドレスデータとしてマイクロプログ
ラムメモリ５に供給する。これにより、マイクロプログ
ラムメモリ５から該当するマイクロプログラムが読み出
され、上述した演算部８に供給される。

【００２４】ここで、この実施例の動作の概略について
説明すると、図示せぬ音源回路から効果付与装置１に入
力された楽音データには、遅延用ＲＡＭ４による遅延、
演算部８による所定の演算等が施されて所望の音響効果
が付与される。遅延用ＲＡＭ４は、図８（ｂ）に示すよ
うに、エフェクトブロックＥＦ１〜ＥＦ５に対応して５
つのメモリバンク４₁〜４₅に分割して使用するが、各バ
ンク４₁〜４₅の境界は固定されている。すなわち、各バ
ンク４₁〜４₅の先頭アドレスをそれぞれＴＡＤ１〜ＴＡ
Ｄ５とすると、バンク４₁はＴＡＤ１（アドレス０）〜
ＴＡＤ２−１、バンク４₂はＴＡＤ２〜ＴＡＤ３−１、
バンク４₃はＴＡＤ３〜ＴＡＤ４−１、バンク４₄はＴＡ
Ｄ４〜ＴＡＤ５−１、バンク４₅はＴＡＤ５〜アドレス
ＭＡＸである。

【００２５】また、遅延用ＲＡＭ４の各バンク４₁〜４₅
の記憶可能なデータの数は、それぞれＴＡＤ２−ＴＡＤ
１、ＴＡＤ３−ＴＡＤ２、ＴＡＤ４−ＴＡＤ３、ＴＡＤ
５−−ＴＡＤ４、アドレスＭＡＸ−ＴＡＤ５＋１であ
る。ここで、遅延用アドレス管理部１２の回路の都合
上、遅延用ＲＡＭ４の各バンク４₁〜４₅の記憶可能なデ
ータの数から１を減算した値をバンクサイズＢＳ１〜Ｂ
Ｓ５と定義する。これにより、バンクサイズＢＳ１〜Ｂ
Ｓ５は、それぞれＢＳ１＝（ＴＡＤ２−ＴＡＤ１）−
１、ＢＳ２＝（ＴＡＤ３−ＴＡＤ２）−１、ＢＳ３＝
（ＴＡＤ４−ＴＡＤ３）−１、ＢＳ４＝（ＴＡＤ５−Ｔ
ＡＤ４）−１、ＢＳ５＝アドレスＭＡＸ−ＴＡＤ５であ
る。

【００２６】この遅延用ＲＡＭ４への楽音データの書き
込みは、遅延用アドレス管理部１２によって指定された
書込アドレスにデータ管理部９から供給された楽音デー
タを書き込むことによって行われ、楽音データの読み出
しは、遅延用アドレス管理部１２によって指定された読
出アドレスに記憶された楽音データを読み出してデータ
管理部９に出力することによって行われる。

【００２７】また、遅延用アドレス管理部１２は、書込
アドレスおよび読出アドレスをエフェクタブロックＥＦ
１〜ＥＦ５毎に独立して管理する。書込アドレスは、各
バンク４₁〜４₅の最終アドレス（たとえば、バンク４₁
の場合、アドレスＴＡＤ２−１）から１ＤＡＣサイクル
毎にカウントダウンされ、先頭アドレス（たとえば、バ
ンク４₁の場合、アドレスＴＡＤ１）までカウントダウ
ンされると、最終アドレスに戻って以下、同様にカウン
トダウンされる。

【００２８】次に、図４に遅延用アドレス管理部１２の
構成を表すブロック図を示す。この図において、１６₁
〜１６₅はそれぞれ５つのエフェクタブロックＥＦ１〜
ＥＦ５に対応して設けられたメモリバンク用アドレスカ
ウンタであり、通常モード時に各バンク４₁〜４₅に対す
るアドレスカウンタとして機能し、メモリクリアモード
時には、クリアの対象となるメモリバンクをクリアする
ためのアドレスを発生する。また、各メモリバンク用ア
ドレスカウンタ１６₁〜１６₅は、ＣＰＵ２からＣＰＵバ
ス３を介して各エフェクタブロックＥＦ１〜ＥＦ５毎に
供給されるメモリクリア命令ＣＬＲ１〜ＣＬＲ５等に基
づいて、各エフェクタブロックＥＦ１〜ＥＦ５に対応し
た遅延用ＲＡＭ４の各バンク４₁〜４₅（図８（ｂ）参
照）のデータをクリアするためのメモリクリア信号ＭＣ
ＬＲ等を出力する。

【００２９】図４のメモリバンク用アドレスカウンタ１
６₁において、１７は図５（２）に示すメモリクリア命
令ＣＬＲ１を微分して図５（３）に示す負論理の微分信
号ＤＥＦを出力する微分回路、１８は１ＤＡＣサイクル
の最終ステップである２５５ステップの時のみ”１”と
なるラストステップ信号ＬＳＴＰ（図２（ｂ）および図
５（１０）参照）が、ＣＰＵ２からＣＰＵバス３を介し
て供給される入力端子である。

【００３０】１９は微分信号ＤＥＦ、ラストステップ信
号ＬＳＴＰおよび後述するアンドゲート２６の出力信号
を入力して、アンドゲート２６の出力信号入力後に入力
されるラストステップ信号ＬＳＴＰの立ち上がりに同期
して負論理のクリア信号ＣＬＯ（図５（５）参照）を出
力するクリア回路、２０は微分信号ＤＥＦの立ち上がり
に同期して”１”のクリアイネーブル信号ＣＬＥを出力
し、クリア信号ＣＬＯの立ち上がりに同期して”０”の
クリアイネーブル信号ＣＬＥ１（図５（６）参照）を出
力するメモリクリアモードレジスタである。

【００３１】２１はセレクタであり、Ａ入力端にラスト
ステップ信号ＬＳＴＰが入力され、Ｂ入力端に、１ＤＡ
Ｃサイクルのうち、エフェクタブロックＥＦ１の処理ス
テップ分だけ、すなわち、０〜５５ステップの期間、”
１”となるエフェクタバンクナンバＥＢＮ１（図２
（ｃ）および図５（７）参照）がＣＰＵ２からＣＰＵバ
ス３を介して入力され、クリアイネーブル信号ＣＬＥ１
が”１”の時、エフェクタバンクナンバＥＢＮ１を選択
し、クリアイネーブル信号ＣＬＥ１が”０”の時、ラス
トステップ信号ＬＳＴＰを選択して、後述するカウンタ
２４のカウント動作をイネーブルするカウンタイネーブ
ル信号ＣＥ（図５（８）参照）として出力する。

【００３２】２２は第１の入力端にクリアイネーブル信
号ＣＬＥ１が入力され、第２の入力端に後述するアンド
ゲート２６の出力信号が入力されるナンドゲート、２３
は第１の入力端にナンドゲート２２の出力信号が入力さ
れ、第２の入力端に微分信号ＤＥＦが入力され、第３の
入力端にクリア信号ＣＬＯが入力され、ネガティブクリ
ア信号ＮＣＲ（図５（４）参照）を出力するアンドゲー
トである。

【００３３】２４は図示せぬクロック発生回路から出力
される、１周期が上述した１ステップに等しいクロック
φ（図５（１）参照）を入力して、エフェクタブロック
ＥＦ１に対応した遅延用ＲＡＭ４のバンク４₁（図１０
（ｂ）参照）の相対アドレスをカウントするカウンタで
あり、カウンタイネーブル信号ＣＥによりカウント動作
がイネーブルされるとともに、ネガティブクリア信号Ｎ
ＣＲによりそのカウント値がクリアされる。

【００３４】２５は比較器であり、第１の入力端に入力
されるカウンタ２４のカウント値と、第２の入力端に入
力される、上述したバンクサイズＢＳ１とを比較し、こ
れらの値が一致した場合に一致信号ＥＱ（図５（９）参
照）を出力する。バンクサイズＢＳ１は、図２（ｈ）に
示すように、図示せぬ５段のシフトレジスタから、１Ｄ
ＡＣサイクルのうち、エフェクタブロックＥＦ１の処理
ステップ分だけ、すなわち、０〜５５ステップの期間だ
け出力される。他のバンクサイズＢＳ２〜ＢＳ５も同様
である。

【００３５】２６は第１の入力端からエフェクタバンク
ナンバＥＢＮ１が入力され、第２の入力端から一致信号
ＥＱが入力されるアンドゲート、２７は３ステートバッ
ファであり、クリアイネーブル信号ＣＬＥ１とカウンタ
２４のカウント値とをそれぞれ入力し、３ステート、す
なわち、”１”の状態、”０”の状態およびハイインピ
ーダンス状態でそれぞれ出力する。なお、クリアイネー
ブル信号ＣＬＥ１に対応した出力信号は、メモリクリア
信号ＭＣＬＲとして出力され、カウンタ２４のカウント
値は、カウントデータＣＤ１として出力される。また、
３ステートバッファ２７は、エフェクタバンクナンバＥ
ＢＮ１が入力されていない場合は、ハイインピーダンス
状態となる。これにより、エフェクタバンクナンバＥＢ
Ｎ１が入力されている間（すなわち、ステップ０〜５５
ステップの期間）だけ、３ステートバッファ２７からメ
モリクリア信号ＭＣＬＲおよびカウントデータＣＤ１が
出力される。なお、メモリバンク用アドレスカウンタ１
６₂〜１６₅は、メモリバンク用アドレスカウンタ１６₁
と同一構成同一機能であるので、その説明を省略する。

【００３６】また、図４において、２８は図１に示す遅
延用アドレスレジスタ１１から出力された遅延用アドレ
スデータＡＤと、図１に示すＬＦＯ６から出力された遅
延用アドレス変調データＡＭＤとを加算する加算器、２
９は加算器２８の出力データとバンクサイズＢＳ１〜Ｂ
Ｓ５との剰余演算を行う剰余演算器である。

【００３７】剰余演算器２９において、３０はバンクサ
イズＢＳ１〜ＢＳ５のビットを反転するインバータ、３
１は繰上データ入力端ＣＩに”０”が入力され、加算器
２８の出力データとインバータ３０の出力データとを加
算する加算器であり、インバータ３０および加算器３１
は、加算器２８の出力データからバンクサイズＢＳ１〜
ＢＳ５を減算する減算器を構成している。なお、本来な
らば、バンクサイズＢＳ１〜ＢＳ５を２の補数表現にす
るため、加算器３１の繰上データ入力端ＣＩには、”
１”を入力しなければならないが、バンクサイズＢＳ１
〜ＢＳ５は、本来のバンクサイズより１だけ小さいの
で、加算器３１の繰上データ入力端ＣＩに”０”を入力
することにより、加算器２８の出力データと本来のバン
クサイズとの減算を実現している。

【００３８】３２はセレクタであり、Ａ入力端に加算器
２８の出力データが入力され、Ｂ入力端に加算器３１の
出力データが入力され、加算器３１の繰上データ出力端
ＣＯから”１”の繰上データが出力された時、加算器３
１の出力データを選択して出力し、それ以外は、加算器
２８の出力データを選択して出力する。剰余演算器２９
は、要するに、加算器２８の出力データが、本来のバン
クサイズＢＳ１〜ＢＳ５の値より小さい場合には、加算
器２８の出力データをそのまま出力し、加算器２８の出
力データが、本来のバンクサイズＢＳ１〜ＢＳ５の値以
上の場合には、加算器３１の出力データを出力するので
ある。

【００３９】この実施例においては、既に述べたが、各
エフェクタブロックＥＦ１〜ＥＦ５は、図８（ｂ）に示
すように、遅延用ＲＡＭ４の対応する各バンク４₁〜４₄
のそれぞれ最終アドレスから先頭アドレスに向かってア
ドレスを順次変更し、先頭アドレスまでアドレスが変更
されると、次には、最終アドレスにアドレスジャンプし
て再び先頭アドレスに向かってアドレスを順次変更させ
ていく。また、各エフェクタブロックＥＦ１〜ＥＦ５の
音響効果を切り換えた際に遅延用ＲＡＭ４の対応する各
バンク４₁〜４₅をクリアする場合も、上述した楽音デー
タを遅延させていく場合と同様のアドレスの変更を行
う。そして、剰余演算器２９および後述する剰余演算器
３７は、以上説明したアドレスの変更を行うために設け
られている。

【００４０】３３はメモリクリア信号ＭＣＬＲを反転す
るインバータ、３４は剰余演算器２９の出力データをイ
ンバータ３３の出力データが”１”の時、すなわち、メ
モリクリア信号ＭＣＬＲが”０”の時（通常モードの
時）、通過させるゲート、３５は減算器であり、Ｂ入力
端から入力されるバンクサイズＢＳ１〜ＢＳ５から、Ａ
入力端から入力されるカウントデータＣＤ１〜ＣＤ５を
減算する。

【００４１】３６は減算器３５の出力データとゲート３
４の出力データとを加算する加算器、３７は剰余演算器
２９と同一構成同一機能の剰余演算器である。３８は加
算器であり、剰余演算器３７の出力データと、図２
（ｉ）に示すように、図示せぬ遅延ＲＡＭ用先頭アドレ
スレジスタ（５段）から、１ＤＡＣサイクルのうち、各
エフェクタブロックＥＦ１〜ＥＦ５の処理ステップ分に
相当する期間だけ出力される先頭アドレスデータＴＡＤ
１〜ＴＡＤ５とを加算して、加算結果を修正アドレスデ
ータＭＡＤとして遅延用ＲＡＭ４のアドレス端ＡＤＳに
供給する。なお、遅延用ＲＡＭ４は、上述したように
（図８（ｂ）参照）、エフェクタブロックＥＦ１〜ＥＦ
５に対応して５つのバンク４₁〜４₅に分割して使用さ
れ、各バンク４₁〜４₅の先頭アドレスデータＴＡＤ１〜
ＴＡＤ５が上述した遅延ＲＡＭ用先頭アドレスレジスタ
にあらかじめ記憶されている。

【００４２】次に、図６にメモリコントロール部１３の
構成を表すブロック図を示す。この図において、３９は
セレクタであり、Ａ入力端にデータ管理部９から出力さ
れる楽音データＭＴＤが入力され、Ｂ入力端に”０”が
入力され、メモリクリア信号ＭＣＬＲが”１”の時、”
０”を選択して遅延用ＲＡＭ４のデータ入力端ＤＴＡに
供給する。また、４０はセレクタであり、Ａ入力端から
マイクロプログラムを構成する制御コードＣＣＤが入力
され、Ｂ入力端から”０”が入力され、メモリクリア信
号ＭＣＬＲが”１”の時、”０”を、すなわち、データ
の書き込みを選択して遅延用ＲＡＭ４の書込／読出制御
端ＮＷ／Ｒに供給する。さらに、上述したように、遅延
用アドレス管理部１２から出力された修正アドレスデー
タＭＡＤが遅延用ＲＡＭ４のアドレス端ＡＤＳに供給さ
れる。これにより、メモリクリア信号ＭＣＬＲが”１”
の時、修正アドレスデータＭＡＤによって指定されたア
ドレスのデータがクリアされる。

【００４３】このような構成において、エフェクタブロ
ックＥＦ１の音響効果を、たとえば、図７に示すよう
に、シンフォニックからピッチチェンジに切り換える場
合の動作の概要について説明する。演奏者が演奏中に図
示せぬパネルスイッチ等を操作することにより、エフェ
クタブロックＥＦ１の音響効果のタイプをシンフォニッ
クからピッチチェンジへ切り換えるように指示すると、
電子楽器のＣＰＵ２は、まず、図７に示すように、エフ
ェクタブロックＥＦ１の出力レベルのミュートをデータ
管理部９に指示する。これにより、データ管理部９は、
補間機能により、エフェクタブロックＥＦ１の出力レベ
ルを、図７に示すように、徐々に低下させる。なお、出
力レベルのミュートは、エフェクタブロック毎に可能で
あるので、同時に複数のエフェクタブロックの効果を切
り換える場合は、対応するエフェクタブロックの出力レ
ベルをそれぞれミュートする。

【００４４】次に、ＣＰＵ２は、エフェクタブロックＥ
Ｆ１の出力レベルが”０”になると、エフェクタブロッ
クＥＦ１に対応するメモリクリア命令ＣＬＲ１をＣＰＵ
バス３を介して遅延用アドレス管理部１２へ転送した
後、音響効果の切り換えを行う。具体的には、図３に示
す先頭アドレスレジスタ１４のレジスタエリア１４ａに
書き込まれているシンフォニックの先頭アドレスをピッ
チチェンジの先頭アドレスに書き換えるとともに、図１
に示すＬＦＯデータレジスタ７、係数レジスタ１０およ
び遅延用アドレスレジスタ１１のエフェクタブロックＥ
Ｆ１に対応するバンクに、ピッチチェンジに関するＬＦ
Ｏデータ、係数データおよび遅延用アドレスデータを書
き込む。

【００４５】いっぽう、遅延用アドレス管理部１２は、
メモリクリア命令ＣＬＲ１が入力されると、後述するよ
うに、遅延用ＲＡＭ４のバンク４₁に書き込まれたデー
タをクリアする。また、ＣＰＵ２は、遅延用アドレス管
理部１２から出力されるクリアイネーブル信号ＣＬＥ１
が”０”になっているか否かを定期的にスキャンし、ク
リアイネーブル信号ＣＬＥ１が”０”になっている場合
には、遅延用ＲＡＭ４のバンク４₁のクリアが終了した
と判断して、ミュートを解除する。これにより、図７に
示すように、ミュート解除直後からピッチチェンジの出
力レベルが徐々に上昇する。

【００４６】次に、遅延用ＲＡＭ４のバンク４₁に書き
込まれたデータをクリアする遅延用アドレス管理部１２
の動作について説明する。まず、ＣＰＵ２からＣＰＵバ
ス３を介してクリア命令ＣＬＲ１（図５（２）参照）が
転送されると、微分回路１７は、クリア命令ＣＬＲ１を
微分して図５（３）に示す負論理の微分信号ＤＥＦを出
力する。次に、メモリクリアモードレジスタ２０は、微
分信号ＤＥＦの立ち上がりに同期して、”１”のクリア
イネーブル信号ＣＬＥ１（図５（６）参照）を出力し、
この”１”のクリアイネーブル信号ＣＬＥ１が３ステー
トバッファ２７を介して”１”のメモリクリア信号ＭＣ
ＬＲとして出力されるので、図５の最下段に示すよう
に、遅延用アドレス管理部１２は、メモリクリアモード
となる。また、微分信号ＤＥＦの立ち下がりに同期して
アンドゲート２３の出力信号、すなわち、ネガティブク
リア信号ＮＣＲも立ち下がるので、カウンタ２４のカウ
ント値がクリアされる。

【００４７】このような状態において、時間が経過して
１ＤＡＣサイクルが終了し、図５（１０）に示すラスト
ステップ信号ＬＳＴＰが入力された後、エフェクタブロ
ックＥＦ１に対応したエフェクタバンクナンバＥＢＮ１
（図５（７）参照）が入力されると、セレクタ２１は、
今、”１”のクリアイネーブル信号ＣＬＥ１により、Ｂ
入力端側、すなわち、エフェクタバンクナンバＥＢＮ１
を選択しているので、エフェクタバンクナンバＥＢＮ１
をカウンタイネーブル信号ＣＥとして出力して、カウン
タ２４のカウント動作をイネーブルする。これにより、
カウンタ２４は、クロックφに同期してカウント動作を
開始し、そのカウント値（最初のクロックφのときは値
１）を３ステートバッファ２７を介してカウントデータ
ＣＤ１として減算器３５のＡ入力端に供給する。

【００４８】今、メモリクリア信号ＭＣＬＲが”１”で
あるので、インバータ３３の出力データは、”０”であ
り、ゲート３４は、閉じられている。いっぽう、図２
（ｈ）に示すように、図示せぬ５段のシフトレジスタか
らは、１ＤＡＣサイクルのうち、エフェクタブロックＥ
Ｆ１の処理ステップ分だけ、すなわち、０〜５５ステッ
プの期間だけバンクサイズＢＳ１が出力され、遅延用デ
ータ管理部１２に供給されている。

【００４９】したがって、減算器３５において、バンク
サイズＢＳ１からカウントデータＣＤ１（メモリクリア
開始から最初のクロックφのときは値０）が減算され、
その減算結果が加算器３６を経て剰余演算器３７に入力
される。次に、剰余演算器３７において、減算器３５の
減算結果とバンクサイズＢＳ１との剰余演算が行われ
る。メモリクリアモードにおいては、上述したようにゲ
ート３４が閉じられているので、減算器３５の減算結果
は、バンクサイズＢＳ１以下の大きさとなり、減算器３
５の減算結果（メモリクリア開始から最初のクロックφ
のときは遅延用ＲＡＭ４のバンク４₁の最終アドレス
（ＴＡＤ２−１）に対応した値）がそのまま出力され、
加算器３８に入力され、加算器３８において、図示せぬ
遅延ＲＡＭ用先頭アドレスレジスタから出力される先頭
アドレスデータＴＡＤ１（アドレス０）と加算され、修
正アドレスデータＭＡＤとして出力される。

【００５０】次に、修正アドレスデータＭＡＤは、図６
に示すメモリコントロール部１３に入力される。今の場
合、メモリコントロール部１３には、メモリクリア信号
ＭＣＬＲが入力されているので、セレクタ３９および４
０は、ともにＢ入力端から入力されている”０”を選択
し、それぞれ遅延用ＲＡＭ４のデータ入力端ＤＴＡおよ
び書込／読出制御端ＮＷ／Ｒに供給している。メモリク
リア開始から最初のクロックφのときは、遅延用ＲＡＭ
４のバンク４₁の最終アドレス（ＴＡＤ２−１）にデー
タ”０”が書き込まれる、すなわち、遅延用ＲＡＭ４の
バンク４₁の最終アドレス（ＴＡＤ２−１）の楽音デー
タがクリアされる。

【００５１】以上説明した動作が、遅延用アドレス管理
部１２にエフェクタバンクナンバＥＢＮ１が入力されて
いる期間（図５（７）および（８）参照）行われ、遅延
用ＲＡＭ４のバンク４₁の最終アドレス（ＴＡＤ２−
１）から値５５だけ小さな値のアドレスまでの計５６ア
ドレス分の楽音データがクリアされた後、遅延用アドレ
ス管理部１２にエフェクタバンクナンバＥＢＮ１が入力
されなくなると、カウントイネーブル信号ＣＥが”０”
となるので、カウンタ２４は、カウント動作を停止す
る。これにより、メモリクリア動作が停止する。

【００５２】そして、時間が経過して、１ＤＡＣサイク
ルが終了し、再び、遅延用アドレス管理部１２にエフェ
クタバンクナンバＥＢＮ１が入力されると、カウンタ２
４は、先の１ＤＡＣサイクルのメモリクリア動作終了直
前にカウントしたカウント値から、再びカウント動作を
開始するので、新たな１ＤＡＣサイクルの間には、遅延
用ＲＡＭ４のバンク４₁の最終アドレス（ＴＡＤ２−
１）から値５６だけ小さな値のアドレスから最終アドレ
ス（ＴＡＤ２−１）から値１１１だけ小さな値までの計
５６アドレス分の楽音データがクリアされる。

【００５３】このように、１ＤＡＣサイクルにおいて
は、各エフェクタブロックＥＦ１〜ＥＦ５のそれぞれの
ステップ数に対応したアドレス分しか遅延用ＲＡＭ４の
各バンク４₁〜４₅がクリアされないので、数ＤＡＣサイ
クルにわたって、音響効果の切り換えが指示されたエフ
ェクタブロックＥＦに対応した遅延用ＲＡＭ４のバンク
の楽音データをすべてクリアしていく。

【００５４】そして、メモリクリアモード中であって、
エフェクタバンクナンバＥＢＮ１が入力されている間
に、カウンタ２４のカウント値がバンクサイズＢＳ１に
等しくなると、その値がカウントデータＣＤ１として減
算器３５のＡ入力端に供給される。したがって、減算器
３５において、バンクサイズＢＳ１からカウントデータ
ＣＤ１（バンクサイズＢＳ１）が減算され、その減算結
果（値０）が加算器３６を経て剰余演算器３７に入力さ
れる。次に、剰余演算器３７において、減算器３５の減
算結果（値０）とバンクサイズＢＳ１との剰余演算が行
われる。今の場合、減算器３５の減算結果（値０）が、
バンクサイズＢＳ１以下の大きさであるので、減算器３
５の減算結果（値０）がそのまま出力され、加算器３８
に入力され、加算器３８において、図示せぬ遅延ＲＡＭ
用先頭アドレスレジスタから出力される先頭アドレスデ
ータＴＡＤ１と加算され、先頭アドレスデータＴＡＤ１
が修正アドレスデータＭＡＤとして出力される。

【００５５】次に、修正アドレスデータＭＡＤ（先頭ア
ドレスデータＴＡＤ１）は、図６に示すメモリコントロ
ール部１３に入力される。今の場合、メモリコントロー
ル部１３には、メモリクリア信号ＭＣＬＲが入力されて
いるので、セレクタ３９および４０は、ともにＢ入力端
から入力されている”０”を選択し、それぞれ遅延用Ｒ
ＡＭ４のデータ入力端ＤＴＡおよび書込／読出制御端Ｎ
Ｗ／Ｒに供給している。したがって、遅延用ＲＡＭ４の
バンク４₁の先頭アドレスにデータ”０”が書き込まれ
る。すなわち、遅延用ＲＡＭ４のバンク４₁のすべての
アドレスの楽音データがクリアされる。

【００５６】また、カウンタ２４のカウント値がバンク
サイズＢＳ１に等しくなると、図５（９）に示すよう
に、比較器４５が一致信号ＥＱを出力するので、アンド
ゲート２６の出力信号が”０”から”１”に立ち上が
り、この信号がナンドゲート２２の第２の入力端に入力
される。いっぽう、ナンドゲート２２の第１の入力端に
は、メモリクリアモードレジスタ２０から出力され
た、”１”のクリアイネーブル信号ＣＬＥ１が入力され
ている。したがって、ナンドゲート２２の出力信号が”
１”から”０”に立ち下がり、これにより、アンドゲー
ト２３の出力信号、すなわち、ネガティブクリア信号Ｎ
ＣＲも図５（４）に示すように、立ち下がるので、カウ
ンタ２４のカウント値がクリアされる。

【００５７】また、アンドゲート２６の出力信号は、ク
リア回路１９に入力されている。クリア回路１９は、こ
の一致信号ＥＱを記憶しており、現在の１ＤＡＣサイク
ルが終了する際、ラストステップ信号ＬＳＴＰの立ち上
がりに同期して、クリア信号ＣＬＯを出力する。したが
って、アンドゲート２３の出力信号、すなわち、ネガテ
ィブクリア信号ＮＣＲも図５（４）に示すように、クリ
ア信号ＣＬＯの立ち下がりに同期して立ち下がるので、
カウンタ２４のカウント値がクリアされる。

【００５８】ところで、上述したように、数ＤＡＣサイ
クルにわたって遅延用ＲＡＭ４のバンク４₁の楽音デー
タがクリアされるので、遅延用ＲＡＭ４のバンク４₁の
すべてのアドレスの楽音データがクリアされる時点、す
なわち、比較器２５から一致信号ＥＱが出力される時点
は、図５（９）に示すように、エフェクタバンクナンバ
ＥＢＮ１が”１”のときである。このときは、マイクロ
プログラムは、エフェクタブロック１を実行中なので、
メモリクリアモードから直ちにマイクロプログラムによ
る遅延用ＲＡＭ４をアクセスする通常モードに切り換え
てしまうと、ノイズが出力される恐れがある。

【００５９】そこで、この実施例においては、図５に示
すように、遅延用ＲＡＭ４のバンク４₁のすべてのアド
レスの楽音データがクリアされてもメモリクリアモード
を続行し、１ＤＡＣサイクルの終了を示すラストステッ
プ信号ＬＳＴＰが入力された時点で、クリア回路１９が
クリア信号ＣＬＯを出力し、このクリア信号ＣＬＯに基
づいて、メモリクリアモードレジスタ２０がクリアイネ
ーブル信号ＣＬＥ１を”１”から”０”に立ち下げ、メ
モリクリアモードから通常モードに移行するようにして
いる。

【００６０】これにより、クリアイネーブル信号ＣＬＥ
１が”０”になっているか否かを定期的にスキャンして
いるＣＰＵ２は、上述したように、クリアイネーブル信
号ＣＬＥ１が”０”になっている場合には、遅延用ＲＡ
Ｍ４のバンク４₁のクリアが終了したと判断して、ミュ
ートを解除するので、図７に示すように、ミュート解除
直後からピッチチェンジの出力レベルが徐々に上昇す
る。以上の説明は、遅延用ＲＡＭ４のバンク４₁に記憶
されている楽音データのクリアに関するものであるが、
他のバンク４₂〜４₅に記憶されている楽音データのクリ
アに関しても同様な処理が行われることはいうまでもな
い。

【００６１】次に、通常モード時における遅延用アドレ
ス管理部１２の動作について説明する。通常モード時
は、各メモリバンク用アドレスカウンタ１６₁〜１６
₅は、各バンクサイズＢＳ１〜ＢＳ４のアドレスをカウ
ントするアドレスカウンタとして働く。すなわち、各メ
モリバンク用アドレスカウンタ１６₁〜１６₅は、それぞ
れ０〜ＢＳ１、０〜ＢＳ２、０〜ＢＳ３、０〜ＢＳ４、
０〜ＢＳ５のアドレスを出力する。出力されるアドレス
の総数は、各バンクサイズＢＳ１〜ＢＳ５が本来のバン
クサイズから１だけ小さい値となっているため、それぞ
れ本来のバンクサイズと等しくなる。

【００６２】通常モード時は、ＣＰＵ２から供給される
クリア命令ＣＬＲ１〜ＣＬＲ５は常に”０”（図５
（２）参照）であるので、微分回路１７から出力される
微分信号ＤＥＦは常に”１”（図５（３）参照）であ
り、メモリクリアモードレジスタ２０から出力されるク
リアイネーブル信号ＣＬＥ１も”０”（図５（６）参
照）である。その結果、通常モード時は、セレクタ２１
は、常に、Ａ入力端から入力されるラストステップ信号
ＬＳＴＰをカウンタイネーブル信号ＣＥとしてカウンタ
２４のカウントイネーブル入力端ＣＥに供給している。

【００６３】これにより、カウンタ２４は、ラストステ
ップ信号ＬＳＴＰが”１”の時のみ、そのカウント動作
がイネーブルとなるので、クロックφの立ち上がりに同
期してカウントアップする。ラストステップ信号ＬＳＴ
Ｐが”１”の時、クロックφの立ち上がりは１回しかな
いので、カウンタ２４は、結果として、１ＤＡＣサイク
ルの最後で１だけカウントアップする（図５（１）およ
び（１０）参照）。

【００６４】メモリバンク用アドレスカウンタ１６₁の
比較器２５は、カウンタ２４のカウント値と、このカウ
ント値と時分割で供給されるバンクサイズＢＳ１とを比
較しており、カウンタ２４のカウント値がバンクサイズ
ＢＳ１に等しくなると、比較器４５は、図５（９）に示
すように、一致信号ＥＱを”０”から”１”に立ち上
げ、アンドゲート２６の第２の入力端に供給する。いっ
ぽう、アンドゲート２６の第１の入力端には、エフェク
タバンクナンバＥＢＮ１が供給されているので、エフェ
クタバンクナンバＥＢＮ１が”１”の間、アンドゲート
２６の出力信号は”１”となる。すなわち、一致信号Ｅ
Ｑが”１”となり、マイクロプログラムがエフェクタブ
ロックＥＦ１の処理を実行している時にのみアンドゲー
ト２６の出力信号は”１”となる。

【００６５】次に、クリア回路１９は、アンドゲート２
６の出力信号が”１”となった後、ラストステップ信号
ＬＳＴＰの立ち上がりに同期して、図５（５）に示すよ
うに、クリア信号ＣＬＯを”１”から”０”に立ち下げ
る。したがって、アンドゲート２３の出力信号、すなわ
ち、ネガティブクリア信号ＮＣＲも図５（４）に示すよ
うに、クリア信号ＣＬＯの立ち下がりに同期して立ち下
がるので、カウンタ２４のカウント値がクリアされる。
カウンタ２４はクリアされた後もカウント動作を続ける
ので、通常モードにおいては、カウンタ２４は、カウン
ト値０〜ＢＳ１の間でカウント動作を繰り返す。以上説
明した動作は、メモリバンク用アドレスカウンタ１６₂
〜１６₅においても同様に行われる。

【００６６】カウンタ２４のカウント値は、３ステート
バッファ２７に入力されているエフェクタバンクナンバ
ＥＢＮ１が”１”の時（すなわち、ステップ０〜５５ス
テップの期間）だけ、３ステートバッファ２７を経てカ
ウントデータＣＤ１として減算器３５のＡ入力端に入力
される。いっぽう、エフェクタバンクナンバＥＢＮ１
が”０”の時は、３ステートバッファ２７は、ハイイン
ピーダンス状態になるが、他のメモリバンク用アドレス
カウンタ１６₂〜１６₅のうち、どれか１つがカウントデ
ータＣＤ２〜ＣＤ５を出力して減算器３５のＡ入力端に
供給する。すなわち、減算器３５のＡ入力端には、時分
割でカウントデータＣＤ１〜ＣＤ５が供給される。

【００６７】減算器３５は、時分割で供給されるバンク
サイズＢＳ１〜ＢＳ５からカウントデータＣＤ１〜ＣＤ
５を１ＤＡＣサイクル内で順番に減算して出力する。こ
の減算器３５の役割は、カウントデータＣＤ１〜ＣＤ５
の変化を逆方向にするものである。すなわち、カウント
値０→ＢＳ１，０→ＢＳ２，０→ＢＳ３，０→ＢＳ４，
０→ＢＳ５の変化を、ＢＳ１→０，ＢＳ２→０，ＢＳ３
→０，ＢＳ４→０，ＢＳ５→０の変化にするものであ
る。

【００６８】いっぽう、加算器２８は、遅延用アドレス
データＡＤと遅延用アドレス変調データＡＭＤとを入力
して加算する。剰余演算部２９は、加算器２８の出力デ
ータとバンクサイズＢＳ１〜ＢＳ５とを比較し、加算器
２８の出力データが、本来のバンクサイズＢＳ１〜ＢＳ
５の値より小さい場合には、加算器２８の出力データを
そのまま出力し、加算器２８の出力データが、本来のバ
ンクサイズＢＳ１〜ＢＳ５の値以上の場合には、加算器
３１の出力データ、すなわち、加算器２８の出力データ
から本来のバンクサイズの値が減算された結果を出力す
る。

【００６９】剰余演算部２９の役割は、入力される加算
器２８の出力データ、すなわち、アドレスデータがバン
クサイズより大きくならないように制御するものであ
る。このような処理をするのは、あらかじめ遅延用アド
レスデータＡＤは、バンクサイズを越えないように設定
されるが、遅延用アドレスデータＡＤと遅延用アドレス
変調データＡＭＤとの加算結果がバンクサイズを越えて
しまうことがあるからである。

【００７０】同様に、剰余演算部３７においても、減算
器３５の出力データと剰余演算部２９の出力データとの
加算結果がバンクサイズより大きくならないように制御
する。最後に、剰余演算部２９の出力データは、加算器
３８において、時分割で供給される先頭アドレスデータ
ＴＡＤ１〜ＴＡＤ５と加算され、修正アドレスデータＭ
ＡＤとして、図６に示すメモリコントロール部１３を素
通りして遅延用ＲＡＭ４のアドレス端ＡＤＳに供給され
る。

【００７１】図６に示すメモリコントロール部１３にお
いて、通常モード時ではメモリクリア信号ＭＣＬＲが”
０”であるので、セレクタ３９および４０は、それぞれ
Ａ入力端から入力されるデータを選択する。その結果、
データ管理部９から供給された楽音データＭＴＤが遅延
用ＲＡＭ４のデータ入力端ＤＴＡに供給され、図１に示
すマイクロプログラムメモリ５から読み出された制御コ
ードＣＣＤが遅延用ＲＡＭ４の書込／読出制御端ＮＷ／
Ｒに供給される。

【００７２】以上説明したように、通常モード時におい
ては、メモリバンク用アドレスカウンタ１６₁〜１６
₅は、各バンクサイズを１ＤＡＣサイクル毎にカウント
するアドレスカウンタとして働く。そして、減算器３５
において、各メモリバンク用アドレスカウンタ１６₁〜
１６₅のカウント値の進行方向が逆方向に変えられ、加
算器３８において、各バンク４₁〜４₅の先頭アドレスデ
ータＴＡＤ１〜ＴＡＤ５と加算されることにより、図８
（ｂ）に示すアドレスの変化が実現されるのである。

【００７３】なお、通常モード時に行われる各種の音響
効果処理の原理については公知であるので、その説明を
省略するが、たとえば、コーラスなどの変調型の音響効
果については、米国特許第４５６９２６８号公報を、リ
バーブなどの残響型の音響効果については、米国特許第
４５７０５２３号公報をそれぞれ参照されたい。

【００７４】以上説明したように、上述した一実施例に
よれば、メモリクリア時において使用されるメモリクリ
ア用のアドレスと、通常モード時において使用されるア
ドレスとを同一のメモリバンク用アドレスカウンタ１６
₁〜１６₅において発生しているので、回路規模の増大を
抑えることができる。また、メモリクリアのためのマイ
クロプログラムを用意せずにハードウェアによってメモ
リクリアを実行しているので、ＣＰＵ２の負担を軽減す
ることができる。さらに、音響効果の変更時には、対象
となるエフェクタブロックのマイクロプログラムの実行
期間をメモリクリアのために使用しているので、最小限
の時間でメモリクリアが実行できる。

【００７５】この実施例に示した回路においては、効果
を変更するエフェクタブロックのマイクロプログラムを
実行中に、対応するメモリブロックをクリアしていた。
このクリアの速度は、１ステップの実行に対して１アド
レスである。これは、遅延用ＲＡＭ４の書き込みが、１
ステップの実行時間で完了する速度であるからである。
ところで、書き込み速度の遅いＲＡＭ、たとえば、１ア
ドレスをクリアするためには、２ステップ以上時間がか
かるＲＡＭを遅延用ＲＡＭ４として使用する場合も考え
られるが、本発明は、このような場合にも適用できる。
要するに、１ＤＡＣサイクル中の変更しようとするマイ
クロプログラムの実行時間を利用して、対応するメモリ
ブロックの複数のアドレスをクリアすればよく、これに
より、最小の時間でメモリブロックのクリアを完了する
ことができる。

【００７６】なお、上述した一実施例においては、メモ
リバンク用アドレスカウンタ１６をエフェクタブロック
ＥＦ１〜ＥＦ５と同じ数だけ設け、メモリクリア信号Ｍ
ＣＬＲ等を並列的に発生した例を示したが、１つのメモ
リバンク用アドレスカウンタ１６を時分割で動作させ、
メモリクリア信号ＭＣＬＲ等を時分割で発生するように
してもよい。

【００７７】また、上述した一実施例においては、１つ
のエフェクタブロックの効果を変更した場合について説
明したが、これに限定されず、同時に２つ以上のエフェ
クタブロックの効果を変更した場合についても、この実
施例の回路で説明することができる。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
マイクロプログラムの一部を変更した場合に、変更され
たマイクロプログラムに対応する記憶手段の領域に記憶
されているディジタル信号だけを消去することができる
という効果がある。したがって、本発明による信号処理
装置を電子楽器の効果付与装置に用いた場合には、変更
されなかったマイクロプログラムに対応する記憶手段を
クリアする必要がないので、記憶手段のディジタル信号
を消去する時間が少なくてすむとともに、変更されなか
ったマイクロプログラムは動作しているので、楽音が途
切れないという効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例による信号処理装置を適用
した効果付与装置の構成を表すブロック図である。

【図２】 効果付与装置１の動作タイミングおよび遅延
用アドレス管理部１２の各部に供給される各種データお
よび信号の一例を表す図である。

【図３】 図１のマイクロプログラムメモリ５、先頭ア
ドレスレジスタ１４およびアドレスカウンタ１５のより
詳細な構成を表すブロック図である。

【図４】 図１の遅延用アドレス管理部１２の構成を表
すブロック図である。

【図５】 図１の遅延用アドレス管理部１２の各部に供
給されるおよび各部から出力される各種データおよび信
号の一例を表す図である。

【図６】 図１のメモリコントロール部１３の構成を表
すブロック図である。

【図７】 本発明の一実施例において音響効果を切り換
える場合の動作の概要を説明するための図である。

【図８】 従来の技術の不都合点および本発明の特徴点
を説明するための図である。

【符号の説明】

１……効果付与装置、２……ＣＰＵ、３……ＣＰＵバ
ス、４……遅延用ＲＡＭ、４₁〜４₅……バンク、５……
マイクロプログラムメモリ、６……ＬＦＯ、７……ＬＦ
Ｏデータレジスタ、８……演算部、９……データ管理
部、１０……係数レジスタ、１１……遅延用アドレスレ
ジスタ、１２……遅延用アドレス管理部、１３……メモ
リコントロール部、１４……先頭アドレスレジスタ、１
４ａ〜１４ｅ……レジスタエリア、１５……アドレスカ
ウンタ、１６₁〜１６₅……メモリバンク用アドレスカウ
ンタ、１７……微分回路、１８……入力端子、１９……
クリア回路、２０……メモリクリアモードレジスタ、２
１，３２，３９，４０……セレクタ、２２……ナンドゲ
ート、２３，２６……アンドゲート、２４……カウン
タ、２５……比較器、２７……３ステートバッファ、２
８，３１，３６，３８……加算器、２９，３７……剰余
演算器、３０、３３……インバータ、３４……ゲート、
３５……減算器。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のマイクロプログラムをそれぞれ実
   行することにより、入力されたディジタル信号に遅延処
   理および様々な数値計算処理を施す信号処理装置におい
   て、 前記複数のマイクロプログラムに対応して複数の領域に
   分割された記憶手段と、 該記憶手段の複数に分割された領域毎に設けられ、前記
   ディジタル信号の前記記憶手段の各領域への記憶および
   読み出し等を管理するアドレス管理手段と、 複数のマイクロプログラムの少なくともいずれか１つの
   マイクロプログラムの変更を指示する指示手段と、 該指示手段によって指示されたマイクロプログラムに対
   応する前記記憶手段の領域に記憶されている前記ディジ
   タル信号を消去するように前記アドレス管理手段を制御
   する制御手段とを具備することを特徴とする信号処理装
   置。
2. 【請求項２】 前記アドレス管理手段は、前記入力され
   たディジタル信号を遅延させるためのアドレスカウンタ
   を有し、該アドレスカウンタは、前記ディジタル信号の
   消去を実行する際に、消去するディジタル信号が記憶さ
   れている領域のアドレスを指示することを特徴とする請
   求項１記載の信号処理装置。
3. 【請求項３】 前記指示手段によって指示されたマイク
   ロプログラムに対応する前記記憶手段の領域に記憶され
   ている前記ディジタル信号を消去する際に、該マイクロ
   プログラムの実行時間に前記消去を行うことを特徴とす
   る請求項１記載の信号処理装置。
4. 【請求項４】 前記指示手段によって指示されたマイク
   ロプログラムを変更する際に、変更される前のマイクロ
   プログラムによって処理されたディジタル信号をミュー
   トするミュート手段を備え、前記変更後にミュートを解
   除することを特徴とする請求項１記載の信号処理装置。