JPH06250855A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 ノイズ等の予期せぬ原因により誤って他のタ
スクのアドレスに分岐した場合に、それを速く検出す
る。 【構成】 ２つのタスク（ＣＰＵ０，ＣＰＵ１）に対応
して２つのアドレスレジスタ１９，２０と演算レジスタ
２１，２２を設け、これらアドレスレジスタ１９，２０
と演算レジスタ２１，２２をＣＰＵ切替信号により交互
に切り替えることで、２つのタスクを時分割で並行にパ
イプライン処理する。そして、各タスクのプログラムの
各命令に、タスクの種類を判別するためのタスク判別ビ
ットを設け、各命令をプログラムメモリ１２から読み出
す際にその命令の属するタスクの種類をエラー検出回路
２４で判別してエラーの有無を判定する。このため、ノ
イズ等の予期せぬ原因により誤って他のタスクのアドレ
スに分岐した場合でも、それをエラー検出回路２４によ
って速く検出することができ、各タスクのプログラムの
独立性が確保される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のタスクを時分割
並行処理する機能を備えたマイクロコンピュータに関す
るものである。

【０００２】

【従来の技術】近年のマイクロコンピュータにおいて
は、複数のタスクを並行処理するために、例えば、特開
昭５８−１５５４０６号公報、特開昭５９−１９１６５
４号公報等に記載されているように、複数のタスクの処
理をレジスタカウンタやマルチプレクサにより順次切り
替えることで、複数のタスクを時分割並行処理するよう
にしたものがある。

【０００３】

【発明が解決しようとする課題】上記従来構成におい
て、ノイズ等の予期せぬ原因により誤って他のタスクの
アドレスにジャンプしてその命令を実行し始めることが
ある。このような場合の復帰方法として、従来は、ウォ
ッチドッグタイマ等の暴走監視ロジックを周辺回路に設
けていたが、この方法では、外部から暴走を監視するた
めに、暴走を検出するまでにタイムロスがあり、その間
にメモリデータやポートデータ等が破壊されてしまう欠
点がある。

【０００４】本発明はこのような事情を考慮してなされ
たもので、その目的は、ノイズ等の予期せぬ原因により
誤って他のタスクのアドレスに分岐した場合に、これを
ウォッチドッグタイマ等による外部監視法よりも遥かに
速い応答性で検出することができて、メモリデータやポ
ートデータ等を破壊せずに済むと共に、各タスクのプロ
グラムを他のタスクのプログラムから保護することがで
きるマイクロコンピュータを提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明のマイクロコンピュータは、複数のプログラ
ムを数サイクルごとに一定時分割で切り替えながら並行
処理する機能を備えたものにおいて、前記複数のプログ
ラムの各命令には、プログラムの種類を判別するための
タスク判別ビットが付加されており、命令読出し後、エ
ラーチェックすることより、各プログラムは、別のプロ
グラムから保護され、独立性が確保されるようになって
いる。

【０００６】この場合、２個のプログラムを並行処理す
る場合、タスク判定ビットとして、パリティビットを付
加するようにしても良い。

【０００７】

【作用】上記構成によれば、複数のタスクを時分割並行
処理する際に、各命令に設けられたタスク判別ビットの
値により、タスクの種類を判別して、エラーの有無を判
定する。従って、もし、ノイズ等の予期せぬ原因により
誤って他のタスクのアドレスに分岐した場合でも、それ
を速く検出することができる。また、タスクの数が２個
の場合、タスク判定ビットとして、パリティビットを使
用することもできる。

【０００８】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。本実施例のマイクロコンピュータは、例えばワ
ンチップマイクロコンピュータにより構成され、ＣＰＵ
１１と、ＲＯＭにより構成されたプログラムメモリ１２
と、ＲＡＭにより構成されたデータメモリ１３と、Ｉ／
Ｏブロック１４（入出力ピン）と、後述するＣＰＵ切替
信号（クロック信号）を発生するタイミングジェネレー
タ（図示せず）と、データを送受信するデータバス１５
と、アドレス信号を送受信するアドレスバス１６と、リ
ード信号とライト信号をそれぞれ送受信するコントロー
ルバス１７，１８とを備えている。

【０００９】上記ＣＰＵ１１は、例えば、２種類のタス
ク（Ｌタスク，Ａタスク）を時分割で並行にパイプライ
ン処理するために、２つのアドレスレジスタ１９，２０
と２つの演算レジスタ２１，２２を備え、これらアドレ
スレジスタ１９，２０と演算レジスタ２１，２２をタイ
ミングジェネレータにより発生したＣＰＵ切替信号によ
り交互に切り替えることで、見掛上、２つのＣＰＵを交
互に切り替えて動作させるように機能する。この場合、
一方のアドレスレジスタ１９と演算レジスタ２１がＣＰ
Ｕ０用（Ｌタスク用）のレジスタとなり、他方のアドレ
スレジスタ２０と演算レジスタ２２がＣＰＵ１用（Ａタ
スク用）のレジスタとなる。これらアドレスレジスタ１
９，２０の切替えに応じてプログラムカウンタ２３の値
（次にフェッチする命令のアドレス）が更新され、この
プログラムカウンタ２３からＣＰＵ０用（Ｌタスク用）
とＣＰＵ１用（Ａタスク用）のアドレス信号が交互にプ
ログラムメモリ１２に出力される。

【００１０】また、ＣＰＵ１１内には、プログラムメモ
リ１２から読み込まれた命令の属するタスクの種類を判
別してそのエラーを検出するエラー検出回路２４と、こ
のエラー検出回路２４を通過した命令をデコード（解
読）する命令デコーダ・命令シーケンサ２５が設けら
れ、この命令デコーダ・命令シーケンサ２５によりデコ
ードした命令の内容に応じて、演算器２６（ＡＬＵ）で
演算レジスタ２１，２２を用いて演算したり、リード信
号又はライト信号をコントロールバス１７，１８に出力
するようになっている。

【００１１】一方、プログラムメモリ１２内には、ＣＰ
Ｕ０用（Ｌタスク用）のプログラム領域２７と、ＣＰＵ
１用（Ａタスク用）のプログラム領域２８と、テーブル
即値データ領域２９とが設けられている。本実施例で
は、ＣＰＵ０用のプログラム領域２７に格納されたＬタ
スクのプログラムは、プログラム暴走に至る危険性のあ
る分岐命令が禁止され且つ固定ループ化されたプログラ
ムで構成されている。これにより、Ｌタスクのプログラ
ムの実行時には０番地から実行を開始し、１番地，２番
地，３番地，…と順々に命令を実行していき、その後、
所定番地まで行くと、プログラムカウンタ２３がオーバ
ーフローして０番地に戻り、以後、上述した番地順の命
令実行を繰り返すようになる。また、このＬタスクは、
命令が全て１ワード命令に固定されている。この理由
は、命令のワード数が固定されていない命令体系（例え
ば１ワード命令もあれば、２ワード命令もあるという命
令体系）では、２ワード命令を読み間違えて１ワード命
令と解釈した場合に、次のワードは本来の命令ではない
ので、何を実行するか分からないからである。

【００１２】このＬタスクは、シーケンス制御の処理を
行うのに適し、そのプログラム中に、他のタスクである
Ａタスクの暴走監視用のルーチンと、システムのフェイ
ルセーフを成立させるためのバックアップシーケンス用
のルーチンが含まれている。更に、このＬタスクは、固
定ループ動作によるタイマとしての機能も備え、例えば
インクリメント命令又はデクリメント命令を実行させて
そのカウント値が所定の設定値に達したときに、Ａタス
クの処理に割込みを発生させることで、タイマ割込みと
等価な定時間処理が可能となっている。

【００１３】一方、Ａタスクは、Ｌタスクで禁止されて
いる分岐命令も許容されており、例えば複雑な解析処理
・数値処理に適している。このＡタスクについても、Ｌ
タスクと同じく、命令が全て１ワード命令に固定されて
いる。このＡタスクとＬタスクは、１ワード内にオペコ
ードとオペランド（アドレス）の両方が割り付けられて
いる。

【００１４】また、図２に示すように、プログラムメモ
リ１２内のＣＰＵ０・ＣＰＵ１のプログラム領域２７，
２８に格納されたＬタスク・Ａタスクのプログラムの各
命令には、タスクの種類を判別するタスク判別ビット３
０が例えばＭＳＢ（最上位ビット）に設けられている。
本実施例では、タスク判別ビット３０をパリティビット
とし、Ｌタスクを奇数パリティ、Ａタスクを偶数パリテ
ィとしている。この場合、タスク判別のみではなく、命
令コードチェックも実施できる。

【００１５】これに対応して、ＣＰＵ１１内には、プロ
グラムメモリ１２から読み込まれた命令の属するタスク
の種類をパリティチェックにより判別してそのエラーを
検出するエラー検出回路２４が設けられている。このエ
ラー検出回路２４は、ノイズ等の予期せぬ原因により誤
って他のタスクを実行し始めようとしているか否かを検
出するもので、図３に示すように、タスク判別回路３
１，エラーフラグ回路３２，ノーオペレーション（ＮＯ
Ｐ）コード回路３３，ハイアクティブ型・ローアクティ
ブ型の両トランスファゲート３４，３５から構成されて
いる。

【００１６】上記タスク判別回路３１は、プログラムメ
モリ１２から読み込まれた命令の属するタスクの種類を
パリティチェックにより判別し（即ち奇数パリティであ
ればＬタスク、偶数パリティであればＡタスクと判別
し）、この判別結果をＣＰＵ切替信号と比較して、エラ
ーが発生しているか否かを判定し、もし、エラーが発生
していれば、エラーフラグ回路３２へエラー信号（ハイ
レベル信号）を出力し、エラーが発生しているタスクの
アドレスレジスタ１９，２０をリセットする。この際、
エラー信号（ハイレベル信号）を、両トランスファゲー
ト３４，３５のコントロール端子にも与えて、ハイアク
ティブ型のトランスファーゲート３４をオンさせ、ＮＯ
Ｐコード回路３３から命令デコーダ・命令シーケンサ２
５へＮＯＰコードの信号を出力する一方、ローアクティ
ブ型のトランスファーゲート３５をオフさせて、命令デ
コーダ・命令シーケンサ２５への命令の通過を阻止す
る。このため、ノイズ等の予期せぬ原因により誤って他
のタスクのアドレスに分岐してその命令を実行し始めよ
うとした場合には、即座に１命令サイクルでＮＯＰとす
ることができて、メモリデータ，ポートデータ等の破壊
を未然に防止できる。

【００１７】一方、エラーが発生していない場合には、
タスク判別回路３１の出力をローレベルに維持して、ハ
イアクティブ型のトランスファーゲート３４をオフさ
せ、ＮＯＰコードの通過を阻止する一方、ローアクティ
ブ型のトランスファーゲート３５をオンさせて、命令デ
コーダ・命令シーケンサ２５への命令の通過を許容する
ものである。

【００１８】ところで、従来構成のものでは、多ワード
命令構成の場合、オペコード・オペランドの誤認識が、
プログラム暴走やデータメモリ内の重要情報の大量破壊
を招く原因となっていた。また、アドレスエラー等によ
り、プログラムアドレスがテーブル即値データ領域２９
のアドレスに分岐し、テーブル即値データをオペコード
として認識して実行を開始し、プログラム暴走やデータ
メモリ内の重要情報の大量破壊を招く可能性もあった。

【００１９】これに対して、本実施例では、全命令を１
ワード固定長の設計とし、１ワード内にオペコードとオ
ペランドの両方を割り付けている。また、アドレス構成
は、プログラムメモリアドレスとデータメモリアドレス
を完全に分離している。この構成により、オペコード・
オペランドの誤認識やデータメモリ内データの命令実行
等によるプログラム暴走を未然に防止できる。

【００２０】また、図２に示すように、本実施例のオペ
コードは、分岐命令等の危険命令と、その他の命令との
割り付けを分けてあり、オペコード内の特定ビットで判
別できる構成となっている。図２の要注意命令判別ビッ
ト３７がこれに該当する。この要注意命令判別ビット３
７が“０”の場合、全てデータメモリ１３から演算レジ
スタ２１，２２への演算転送命令（リード系命令）であ
る。テーブル即値データ領域２９では、要注意命令判別
ビット３７に“０”を埋め込む。

【００２１】万一、アドレスエラー等により、プログラ
ムアドレスがテーブル即値データ領域２９のアドレスに
分岐し、テーブル即値データをオペコードとして認識し
て実行を開始した場合、要注意命令判別ビット３７にセ
ットされた値“０”により、データメモリ１３から演算
レジスタ２１，２２への演算転送命令を継続するのみで
あり、データメモリ１３内の重要情報は保守される。し
かも、演算レジスタ２１，２２への演算転送命令実行終
了後は、テーブル即値データ領域２９の最後に記述され
ている初期化処理等のエラー処理ルーチン３８が実行さ
れる。これにより、従来のウォッチドッグタイマ等によ
る外部監視法よりも遥かに速い応答性で、エラー検出か
らエラー処理までの処理を行うことができる。

【００２２】次に、本実施例で採用するパイプライン制
御方式について図４に基づいて説明する。本実施例のパ
イプラインは、例えば、命令フェッチ，命令デコード，
命令実行の各ステージからなる３段のパイプラインとし
て構成され、全命令がこの３段のパイプラインで遅滞な
く処理できるように設計されている。各ステージはそれ
ぞれ１サイクルで実行され、３サイクルで１命令を実行
するようになっているが、３段のパイプラインにより３
つの命令を並行処理することで、見掛上、１命令を１サ
イクルで実行するのと等価となっている。１サイクル
（各ステージ）の時間は、タイミングジェネレータから
出力されるＣＰＵ切替信号（クロック信号）により規定
されている。このＣＰＵ切替信号は、ローレベルの時間
ＴLoとハイレベルの時間ＴHiとが同一であり、このＣＰ
Ｕ切替信号のローレベル期間でＣＰＵ０（Ｌタスク）の
命令フェッチを行い、ハイレベル期間でＣＰＵ１（Ａタ
スク）の命令フェッチを行うことにより、ＣＰＵ０（Ｌ
タスク）とＣＰＵ１（Ａタスク）の両プログラムを１：
１の時分割比で並行にパイプライン処理するようになっ
ている。これにより、両タスクの命令フェッチと命令デ
コードは、逆ＣＰＵ関係（一方のタスクの命令をフェッ
チしている間に他方のタスクの命令をデコードする関
係）となっている。

【００２３】また、例えばＣＰＵ１（Ａタスク）が複数
のサイクルを要する命令をフェッチした場合、ＣＰＵ切
替信号によるプログラムの切替時に、この命令は実行途
中で切り替えられることになるが、この場合、命令デコ
ーダ・命令シーケンサ２５が命令サイクル状態を記憶し
ており、次のＣＰＵ１のサイクルに、命令の途中状態よ
り実行開始し、必要サイクル数使って実行完了する。つ
まり、命令の必要サイクル数によらず、１：１の時分割
比で切り替えられる。このため、ＣＰＵ０（Ｌタスク）
とＣＰＵ１（Ａタスク）は、時間的独立性が確保され、
２つのＣＰＵが存在しているように動作する。

【００２４】更に、本実施例では、各タスクのプログラ
ムに含まれる分岐命令をフェッチしたときには、当該分
岐命令が含まれるタスクの次の命令フェッチステージで
分岐先アドレスの命令をフェッチするために、命令デコ
ードステージで、分岐先アドレスをセットするように構
成されている。

【００２５】本実施例のパイプライン処理の手順は、図
４に示すように、ＣＰＵ切替信号によりＣＰＵ０（Ｌタ
スク）の命令フェッチとＣＰＵ１（Ａタスク）の命令フ
ェッチとを１：１の時分割比で交互に繰り返し、一方の
タスクの命令をフェッチしている間に他方のタスクの命
令（１サイクル前にフェッチされた命令）をデコードす
ると共に、他方のタスクの命令をデコードしている間に
一方のタスクの命令（１サイクル前にデコードされた命
令）を実行する。これにより、２つのタスクのプログラ
ムを１：１の時分割比で並行にパイプライン処理するも
のである。

【００２６】このパイプライン処理中に、図４に示すよ
うに、例えば、ＣＰＵ０のＸ＋１番地の命令が分岐命令
（ＪＭＰ）であるとすると、このＸ＋１番地の分岐命令
をデコードする命令デコードステージで、分岐先アドレ
ス（ＸＸ番地）をセットし、当該分岐命令が含まれるタ
スク（ＣＰＵ０）の次の命令フェッチステージで、分岐
先アドレス（ＸＸ番地）の命令をフェッチする。このた
め、分岐命令があっても、パイプラインに無駄サイクル
（遅延サイクル）が生じることは無く、パイプラインの
遅延を防止できる。この場合、分岐先アドレスのセット
（分岐命令実行）を命令デコードステージで行う結果、
分岐命令については命令実行ステージで何も処理を行わ
ないことになる。

【００２７】以上説明した本実施例によれば、Ｌタスク
・Ａタスクのプログラムの各命令にタスクの種類を判別
するためのタスク判別ビット３０を付加し、各命令をプ
ログラムメモリ１２から読み出す際に、その命令の属す
るタスクの種類をエラー検出回路２４により判別してエ
ラーの有無を判定するようにしたので、ノイズ等の予期
せぬ原因により誤って他のタスクのアドレスに分岐した
場合には、その命令をデコードする前に早期にエラーの
検出することができて、その命令をＮＯＰ等の無効命令
とすることができ、メモリデータ，ポートデータ等の破
壊を未然に防止でき、各タスクは、他のタスクから保護
され、独立性が確保される。

【００２８】但し、本発明は、エラーを検出したときの
処理をＮＯＰ等の無効命令とするものに限定されず、例
えばエラーが発生したタスクをリセットするようにして
も良いことは言うまでもない。また、本実施例では、タ
スク判別ビット３０をパリティビットとしたが、例え
ば、タスク判別ビット３０の値を、Ｌタスクが“０”、
Ａタスクが“１”にセットして、タスク判別ビット３０
の値が“０”か“１”かによってタスクの種類を判別す
るようにしても良い。

【００２９】また、タスク判別ビット３０のビット数も
１ビットに限定されず、複数ビットであっても良く、ま
た、タスクの数が３以上の場合には複数ビットでタスク
判別ビットを構成すれば良い。勿論、タスク判別ビット
３０を設ける位置もＭＳＢに限定されず、他の位置であ
っても良いことは言うまでもない。

【００３０】その他、本発明は、エラー検出回路２４の
構成を適宜変更しても良い等、要旨を逸脱しない範囲内
で種々変更して実施できる。

【００３１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、複数のタスクを時分割並行処理する際に、各
命令に設けられたタスク判別ビットの値により、エラー
検出手段でタスクの種類を判別して、エラーの有無を判
定するようにしたので、もし、ノイズ等の予期せぬ原因
により誤って他のタスクのアドレスに分岐した場合に
は、これをウォッチドッグタイマ等による外部監視法よ
りも遥かに速い応答性で検出することができて、メモリ
データ，ポートデータ等の破壊を未然に防止でき、かつ
各タスクのプログラムの独立性が確保される。また、タ
スクの数が２個の場合、タスク判定ビットとして、パリ
ティビットを使えば、命令コードチェックも実施でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示すマイクロコンピュータ
のブロック図

【図２】プログラムメモリ内におけるプログラムとテー
ブル即値データの格納状態を概念的に示す図

【図３】エラー検出回路の具体的構成を示すブロック図

【図４】パイプライン処理を説明するタイムチャート

【符号の説明】

１１…ＣＰＵ、１２…プログラムメモリ、１３…データ
メモリ、１９，２０…アドレスレジスタ、２１，２２…
演算レジスタ、２３…プログラムカウンタ、２４…エラ
ー検出回路、２５…命令デコーダ・命令シーケンサ、２
６…演算器、２７…ＣＰＵ０（Ｌタスク）プログラム領
域、２８…ＣＰＵ１（Ａタスク）プログラム領域、２９
…テーブル即値データ領域、３０…タスク判定ビット、
３６，３７…要注意命令判定ビット。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のプログラムを数サイクルごとに一
   定時分割で切り替えながら並行処理する機能を備えたマ
   イクロコンピュータにおいて、前記複数のプログラムの
   各命令には、プログラムの種類を判別するためのタスク
   判別ビットが付加されており、命令読出し後、エラーチ
   ェックすることより、各プログラムは、別のプログラム
   から保護され、独立性が確保されることを特徴とするマ
   イクロコンピュータ。
2. 【請求項２】 複数のプログラムを数サイクルごとに一
   定時分割で切り替えながら並行処理する機能を備えたマ
   イクロコンピュータにおいて、２個のプログラムを並行
   処理する場合、タスク判定ビットとして、パリティビッ
   トを付加することを特徴とするマイクロコンピュータ。