JPH06245206A - 初期インターレース−フィールド画像に関連するデジタル信号の動き検出段およびこの検出段を含む符号化装置 - Google Patents

Abstract

(57)【要約】 【目的】 一層信頼性のある作動を呈する動き検出段、
およびかかる動き検出段を具える符号化装置を提供せん
とするものである。 【構成】 初期インターレースフィールド画像に関連す
るデジタル信号の動き検出段はフォーマット変換回路お
よびその出力端子に結合された第１および第２フィルタ
チャネルの並列接続配置並びに第１および第２フィルタ
チャネルの出力信号を比較する比較器を具える。この動
き検出段は、符号化チャネル１０１および予測チャネル
１０２並びに画像が細分割されるブロックをデインター
レースするサブアセンブリ１０３を具える符号化装置に
特に用いることができる。このサブアセンブリ１０３は
動き検出段２１０と、符号化チャネル１０１ではブロッ
クのデインターレースを承認し、関連する予測チャネル
１０２では同様にブロックのリインターレースを承認す
るように配列されたスイッチング段２２１，２２２，２
２３，２２４，２３１，２３２，２３３，２３４を具え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は初期インターレースフィ
ールド画像に関連するデジタル信号の動き検出段および
かかる動き検出段を含むデジタル信号符号化装置に関す
るものである。また、本発明はデジタル（輝度またはク
ロミナンス）テレビジョン信号を伝送および／または記
録するテレビジョン画像符号化の分野において、または
フォーマット変換の分野において特に適用し得るもので
ある。

【０００２】

【従来の技術】ヨーロッパ特許出願EP-0 282 135号には
符号化区分および復号化区分を具えるテレビジョンシス
テムが記載されている。例えばビデオレコーダのような
かかるシステムの復号化区分では、元のアナログ信号を
サンプリングしてデジタル信号に変換する。元の画像を
表わすこれらデジタル信号はＭ×Ｎ画素に相当する信号
のブロックに細分割する（大部分の場合例えばＭ＝Ｎ＝
８または１６）。斯くして構成されたブロックは１組の
係数ｙ（ｉ，ｋ）に変換され（ここでは離散余弦変
換）、次いでこれら係数を可変長符号化回路に供給する
（ｉおよびｋは係数が構成するテーブルの係数のライン
および列の数を示す）。

【０００３】また、このシステムの符号化区分は動き検
出器を具え、これによりスイッチング信号を２つの作動
モード、即ち、フィールド内モードおよびフレーム内モ
ードで伝送する。１画像の２フィールドを異なる瞬時に
記録し、且つ２つの隣接画像ライン（一方が１つのフィ
ールドを具え、他方が他のフィールドを具える）は局部
的に著しく異なる輝度および／またはクロミナンスレベ
ルを有し、これは復号後最終的に再構成された画像のレ
ベルでフリッカーラインとして可視的に顕著となる。ま
た、動き検出器を用いて２つの順次のフィールドを分離
する時間間隔中画像に物体が配置されているか否かを決
めるとともに物体が配置されたいる場合にはその動きを
（上述したように画像の僅かな部分、１ブロックが８×
８画素の場合には６４画素のみを示す）画像ブロックで
認知し得るかどうかを決めるようにする。

【０００４】

【発明が解決しようとする課題】動き検出器は、これに
よって供給されるスイッチング信号の２つの可能な値の
うちの一方に対してはシステムをフレーム内モード（顕
著でない動き）に置くとともに他方の値に対してはシス
テムをフィールド内モード（画像ブロックのレベルに顕
著な動きが存在）に置くようにしている。一方または他
方のモードを選択することにより元の信号はこれらが受
ける変換レベルで影響を受けるようになる。即ち、フレ
ーム内モードではブロックはそのまま処理されるが、フ
ィールド内モードでは各ブロックの２つのフィールドが
まず最初一方がブロックの奇数ラインを具え、他方が偶
数ラインを具える２つのサブブロックに分割されるよう
になる。各サブブロックでかかる変換によって得られた
係数の値は画像における動きの存在によってもはや妨害
されなくなり、これは前述したようにフリッカーライン
として可視的に顕著となり、且つフレーム内モードがフ
ィールド内の動きの存在にもかかわらず保持される場合
に対し符号化後のビットレートを著しく減少させること
ができる。

【０００５】内容が前述したように繰返される上記文献
では、動き検出器の作動原理は垂直方向における周波数
の目安に基づくものである。特に、（８×８画素より成
る）各画像ブロックはアダマール変換を受け、これに従
ってブロックの最も高い垂直周波数が存在することは次
式で示される係数値から既知である。

【数１】 ここにｘ（１，８）はラインｉおよび列ｋの画素を考慮
したブロックのグレイレベルを示す。この係数値をスレ
シホルド値と比較し、この比較結果によってスイッチン
グ信号の伝送、従ってフレーム内モードまたはフィール
ド内モードの何れかの選択を制御する。

【０００６】しかし、この動作原理は満足であるとは思
えない。所定のフィールド内動きの存在によって特徴付
けられた或る画像ブロックはそのまま検出できず、最適
でない作動に寄与したとえ何れの用途を考慮するとして
もフレーム内モードに従って処理継続が行われるように
なる。

【０００７】本発明の第１の目的はその作動が前述した
場合よりも一層信頼性のある動き検出段を提供せんとす
るものである。本発明の第２の目的はかかる動き検出段
を具える符号化装置を提供せんとするにある。

【０００８】

【課題を解決するための手段】本発明は初期インターレ
ースフィールド画像に関連するデジタル信号の動き検出
段において、 （ａ）このデジタル信号をｍ×ｎ画素のブロックに細分
割するかまたは所定数のこれらブロックを再群別する
（ｐ×ｍ）×（ｑ×ｎ）画素のマクロブロックに細分割
するフォーマット変換回路と（ｍ，ｎ，ｐ，ｑは正の整
数）； （ｂ）このフォーマット変換回路の出力側に結合され、
第１フィルタチャネルの場合に各ブロックまたはマクロ
ブロックの順次の画像ラインで作動し且つ第２フィルタ
チャネルの場合に各ブロックまたはマクロブロックの順
次のフィールドラインで作動するように配列された重み
付きバーティカルフィルタ手段を各々が具える各ブロッ
クまたまたブロックをフィルタ処理する第１および第２
チャネルの並列配列と； （ｃ）これら第１および第２チャネルの出力信号を比較
する比較器とを具えることを特徴とする。

【０００９】かかる構成によれば、本発明は、単一フィ
ールドのブロックデータおよび２フィールドおブロック
データを比較し、即ち、考慮された適用の関数としての
変換モードの最適な選択（即ち、信号を符号化する場合
にビットレートの最も効率のよい減少に寄与する選択ま
たはフォーマット変換の場合にこの変換を達成するに最
も適宜な手段で寄与する選択）を行う前に動きの存在す
る際の信号および動きの存在しない際の信号を実際に比
較する動作原理に基づくものである。かかる規準は、動
きの存在の検出後適用に依存する作動モードの選択を一
層好適とする程度に上述した従来の場合よりも一層厳し
く適用される。

【００１０】本発明の第１例では前記重み付きバーティ
カルフィルタ手段は各フィルタチャネルにおいてバーテ
ィカルフィルタ回路と、絶対値抽出回路と、累算回路と
を具え、各バーティカルフィルタ回路はＮラインで作動
し（Ｎは奇数）、フィルタ係数は共通中央ラインに対し
対称とし、このラインは第１フィルタチャネルの場合に
各ブロックまたはマクロブロックのＮ個の順次の連続画
像ラインとするとともにこのブロックまたはマクロブロ
ックのＮ個の順次の連続画像ラインの中央ライン（Ｎ＋
１）／２を具える第２フィルタチャネルの場合に前記フ
ィールドのＮ個の順次の連続ラインとする。各フィルタ
回路のフィルタ係数の和を零とする。

【００１１】この第１例の簡単な構体では第１バーティ
カルフィルタ回路を各ブロックまたはマクロブロックの
３つの順次の連続ラインＭ−１，Ｍ，Ｍ＋１で作動させ
るとともに第２バーティカルフィルタ回路を各ブロック
またはマクロブロックの同一フィールドの３つの順次の
連続ラインＭ−１，Ｍ，Ｍ＋２で作動させ、各フィルタ
の係数をかくして考慮する３つの画素の各々に対し１，
−２，１にそれぞれ等しくし得るようにする。

【００１２】本発明の第２例では前記重み付きバーティ
カルフィルタ手段は、関連するブロックまたはマクロブ
ロックの各列の上下の各半分の列に対し、各画素に関連
する信号の平均値を計算する回路と、前記上下半部の列
の各々に対する分散を計算する回路と、前記上下半部の
列のアセンブリに対して計算された分散を加算する回路
とを具え、第１フィルタチャネルは全インターレースフ
ィールドブロックまたはマクロブロックの各順次のライ
ンで作動するとともに第２フィールドチャネルは全イン
ターレースフィールドブロックまたはマクロブロックの
一方のフィールドの各連続ラインでおよび他方のフィー
ルドの各順次のラインで連続的に且つ個別に作動するよ
うにしたことを特徴とする請求項１に記載の動き検出
段。

【００１３】本発明デジタル信号符号化装置の１例では
可変長さ符号化チャネルおよび関連する予測チャネルを
具え、ブロックまたは所定数のブロックを再群別マクロ
ブロックのに細分割された初期インターレースフィール
ド画像に関連するデジタル信号を符号化する装置におい
て、ブロックまたはマクロブロックをデインターレース
するサブアセンブリを具え、このサブアセンブリは： （ａ）符号化チャネルに向けられた信号を受信するよう
に配列された上述した動き検出段と； （ｂ）前記符号化チャネルにおいて、および前記検出段
に応答してブロックまたはマクロブロックのデインター
レースを承認し、且つ関連する予測チャネルで同様にブ
ロックまたはマクロブロックのリインターレースを承認
するように配列されたスイッチ手段とを具えることを特
徴とする。

【００１４】好適な例では、前記符号化チャネルは直列
配置の離散余弦変換回路、量子化回路、可変長符号化回
路および符号化ワードを蓄積するバッファメモリ並びに
前記メモリおよび量子化回路間に配列されたビットレー
ト制御回路を具え、且つ関連する予測チャネルは前記量
子化回路の出力側に直列に逆量子化回路と、逆離散余弦
変換回路と、動き補償を有する予測サブアセンブリと、
各現在の画像ブロックおよび各前のブロック間に差信号
を供給する減算器とを具えるデジタル信号符号化装置に
おいて、前記スイッチング段は： （ａ）符号化チャネルに、共通入力端子が前記減算器の
出力端子に結合された第１スイッチと、共通出力端子が
前記離散余弦変換回路の入力端子に結合された第２スイ
ッチと、これら２つのスイッチの非共通端子間に一方が
直列接続であり、他方が前記ブロックをデインターレー
スする回路を経て同様に接続される２つの並列支路とを
具え、且つ（ｂ）予測チャネルに、共通入力端子が前記
離散余弦変換回路の出力端子に結合された第３スイッチ
と、共通出力端子が前記予測サブアセンブリに結合され
た第４スイッチと、これら２つのスイッチの非共通端子
間に一方が直列接続であり、他方が前記ブロックをリイ
ンターレースする回路を経て同様に接続される２つの他
の並列支路とを具えるようにする。

【００１５】

【実施例】図１に示す構体は２つの飛越しフィールドの
デジタル入力信号、この場合テレビジョン信号を受信す
るフォーマット変換回路１０を具える。これら入力信号
はこの場合輝度またはクロミナンス信号に相当する。こ
のフォーマット変換回路１０によって画像に相当する元
の信号を元の画像と同様に飛越しフィールドにより常時
形成されたｍ×ｎ画素のブロックに細分割する（殆どの
場合、例えば、ｍ＝ｎ＝８または１６）。

【００１６】次いで、斯くして構成した画素ブロックを
斯くして得たブロックをフィルタ処理するための２つの
並列チャネル１１および２１に伝送する。第１フィルタ
チャネル１１は重み付きバーティカルフィルタ手段を具
え、これは本例では直列接続の第１バーティカルフィル
タ１２、第１絶対値抽出回路１３および考慮したブロッ
クに対する上述した回路の出力信号に対する第１累算回
路１４を具える。第２フィルタチャネル２１も同様の手
段、例えば直列接続の第２バーティカルフィルタ２２、
第２絶対値抽出回路２３および第２累算回路２４を具え
る。絶対値抽出回路はバーティカルフィルタ用の画素が
異なる輝度またはクロミナンスレベルを有する領域間の
インターフェース近くに位置する画像区域で特に有利で
ある。

【００１７】第１バーティカルフィルタ１２は関連する
画像ブロックのＮ個の順次のラインで作動するフレーム
内フィルタとする（Ｎは奇数）。各ラインに関連するフ
ィルタ係数の和は好適には零とし、これら係数をこれら
Ｎラインの中央ラインに対し対称とする。図２の左半部
に示す８×８画素のブロックの８ラインを表わす例で
は、関連するバーティカルフィルタは３つの順次のライ
ンＭ−１，Ｍ，Ｍ＋１で作動し、その係数は考慮される
３つの画素の各々に対しそれぞれ１，−２，１とする
（２フィールドの一方の部分を形成するラインＭ−１お
よびＭ＋１の画素に対し１、および他のフィールドの部
分を係数Ｍの画素に対し−２）。

【００１８】第２バーティカルフィルタ２２は関連する
画像ブロックの同一フィールドのＮ個の順次のラインで
作動するフィールド内フィルタとする。この第２フィル
タでは数Ｎを第１フィルタの数Ｎと同一とするとともに
中央ラインを双方の場合同一とする。フィルタ係数は前
述した所と同様とし、従って零に等しい和を有する中央
ラインに対して対称とする。これがため、図２の右半部
に示す例では、バーティカルフィルタは考慮する各画素
に対しそれぞれ１，−２，１に等しい係数を有する３つ
のラインＭ−２，Ｍ，Ｍ＋２で作動する。

【００１９】回路１３および２３により絶対値を抽出し
た後各累算回路１４または２４によって関連する画像ブ
ロックの各画素で行われる関連するバーティカルフィル
タ作動から生じる信号の全部の和を生ぜしめるようにす
る。フィルタの中央画素が第１ラインまたは最終ライン
にある場合には他の画像ブロックの隣接画素を例外的に
用いるようにする。次いで回路１４および２４の各出力
信号を比較器３０の第１および第２入力端子に供給し、
これにより第１および第２フィルタチャネルの出力信号
を比較する。即ち、この比較器によって累算されたフィ
ルタ処理信号を比較する。フィールド内動きが存在する
かまたは存在しないかは第１フィルタチャネル１１の出
力信号が第２フィルタチャネル２１の出力信号よりも大
きいかまたは小さいかと云う事実によって確認する。比
較器３０の出力信号は前記ヨーロッパ特許出願EP-0 282
135号のシステムの記載に述べられているスイッチング
信号の役目をなす。

【００２０】図３に示す第２の例では、動き検出段は図
１につき説明した所と同様に回路１０と同一のフォーマ
ット変換回路５０と、本発明による重み付きバーティカ
ルフィルタ手段をも有する並列接続の２つのフィルタチ
ャネル５１および６１を具える。本例では第１フィルタ
チャネル５１は、関連するブロックの各列の上下の各半
部列に対し、各画素に関連する信号の平均値を計算する
第１回路５２と、上側および下側半部列の各々の分散を
計算する第１回路５３と上側および下側半部列のアセン
ブリ（即ち、列のアセンブリ）に対し計算された分散を
加算する第１回路５４との直列接続回路を具える。この
フィルタチャネル５１は全ブロックの各順次のライン
（従って一方のフィールドの各順次のラインおよび他方
のフィールドの各順次のライン）で作動するように配列
する。

【００２１】同様に、第２フィルタチャネル６１は直列
接続の同様の手段、即ち、全飛越しフィールドブロック
において２つのフィールドの一方のフィールドの各順次
のラインで順次に、次いで他方のフィールドの各順次の
ラインで個別に作動するように配列された第２の回路６
２乃至６４を具える。画像に動きが存在する場合には上
記分散の和は同一のブロックに対し回路５４により計算
された和よりも小さい。第１および第２入力端子に回路
５４および６４の各出力信号を受ける比較器７０によっ
て出力信号を発生し、この出力信号はフィールド内動き
の有無の状況を表わすとともに比較器３０と同様に上述
した文献によるシステムの記載に述べられているスイッ
チング信号の役割を果たす。

【００２２】上述した例に記載された動き検出段は例え
ば図４に示すように符号化装置に用いることができる。
この例では符号化装置は慣例の符号化チャネル１０１お
よび関連する予測チャネル１０２並びに本発明動き検出
段を含みフィールド内動きの場合にブロックをデインタ
ーレースするサブアセンブリ１０３を具える。

【００２３】特に、符号化チャネル１０１は、直列接続
の離散余弦変換回路１１０、量子化回路１２０、可変長
符号化回路１３０および符号化されたワードを記憶する
バッファメモリ１４０と、このバッテリメモリおよび量
子化回路間に配列されたビットレート制御回路１５０と
を具える。量子化回路１２０の出力側に配列された予測
チャネル１０２は直列接続の逆量子化回路１６０、逆離
散余弦変換回路１７０および予測サブアセンブリ１７５
乃至１９５を具える。逆離散余弦変換回路１７０の出力
信号をサブアセンブリ１０３に配列された後述するスイ
ッチング段を経て加算器１８５の第１入力端子に供給
し、加算器の出力信号を画像メモリ１７５に記憶する。
この画像メモリ１７５の出力信号を動き補償段に供給
し、この動き補償段は動き推定回路１８０および動き補
償回路１９０（この回路１９０はその第１入力端子に画
像メモリ１７５の出力信号を受ける）を具える。動き推
定回路１８０は符号化装置からのデジタル入力信号を受
けて各画像ブロックに対し前の画像の関連するブロック
に対する動きを表わす偏位ベクトルを決定する（この決
定はブロック整合として既知である）。斯くして決定し
たベクトルは動き補償回路１９０の第２入力端子に供給
し、この回路１９０によって前のブロックとの差が離散
余弦変換回路１１０の上流に配列された減算器２００で
決まる予測されたブロックを供給する。この予測された
ブロックも加算器１８５の第２入力端子に供給する。

【００２４】減算器２００の第１入力端子はフォーマッ
ト変換回路１９５の出力信号を受け、このフォーマット
変換回路１９５は出力側にブロックの形態のデジタル入
力信号が存在する符号化装置の（画像に対応する）デジ
タル入力信号を受ける。次いで、順次の画像ブロックに
相当し、各現在の画像ブロックおよび予測チャネルで行
われる作動後これから導出される予測ブロック間の差を
表わす減算器２００からのデジタル出力信号を後述する
デインターレースサブアセンブリを経て離散余弦変換回
路１１０の入力端子に供給する。

【００２５】本発明によればブロックをデインターレー
スするサブアセンブリ１０３は前例の１つに記載したよ
うに動き検出段２１０と、この検出の結果に従ってスイ
ッチングを行うスイッチング段とを具える。符号化チャ
ネル１０１では、スイッチング段は、共通入力端子が減
算器２００の出力端子に結合された第１スイッチ２２１
と、共通入力端子が離散余弦変換回路１１０の入力端子
に結合された第２スイッチ２２２と、これら２つのスイ
ッチ２２１および２２２の非共通端子間に設けられ一方
を減算器２００の出力端子および離散余弦変換回路１１
０の入力端子間の直接接続部２２３とし、他方をブロッ
クがデインターレースされる回路２２４を経て同様に接
続する２つの並列支路を具え、予測チャネル１０２では
スイッチング段は、共通入力端子が逆離散余弦変換回路
１７０の出力端子に結合された第３スイッチと、共通出
力端子が加算器１８５の第１入力端子に結合された第４
スイッチ２３２と、これら２つのスイッチ２３１および
２３２の非共通端子間に設けられ一方を逆離散余弦変換
回路１７０の出力端子および加算器１８５の第１入力端
子間の直接接続部２３３とし、他方をブロックがデイン
ターレースされる回路２３４を経て同様に接続する２つ
の他の並列支路を具える。充分な動きの検出の結果にお
いて離散余弦変換前に現在のブロックがデインターレー
スする場合には現在のブロックおよび前のブロック間の
差を同一の構成を有するブロックを基として決めるため
に、（減算器２００によって達成される差の計算をデイ
ンターレース作動前に行う関係上）予測されたブロック
は飛越し形状には決して得られない。

【００２６】本発明は上述したレイノのみ限定されるも
のではなく、要旨を変更しない範囲内で種々の変形や変
更が可能である。上述した例におけるブロックの形状の
画像に相当する信号を異なる方法で再群別化することが
でき、例えば、（ｐ×ｍ）×（ｑ×ｎ）画素のマクロブ
ロックとして形成することができ、これらマクロブロッ
クによって所定数のブロックを再群別化することができ
る（ここにｐおよびｑは整数、１例ではｐ＝ｑ＝２）。

【００２７】上述した種々の動き検出段は前記ヨーロッ
パ特許出願EP-0 282 135号の物体のような種類のテレビ
ジョン画像に相当するデジタル信号を符号化するアセン
ブリに、または前述した種類の符号化装置に特に用いる
ことができる。

【図面の簡単な説明】

【図１】本発明動き検出段の第１例を示すブロック図で
ある。

【図２】図１に示す動き検出段のバーティカルフィルタ
作動を実行する各画像ブロックのラインの選択を示す説
明図である。

【図３】本発明動き検出段の第２例を示すブロック図で
ある。

【図４】本発明動き検出段を含む符号化装置の１例を示
すブロック図である。

【符号の説明】

１０ フォーマット変換回路 １１，２１ 並列チャネル １２，２２ バーティカルフィルタ １３，２３ 絶対値抽出回路 １４，２４ 累算回路 ３０ 比較器 ５０ フォーマット変換回路 ５１，６１ フィルタチャネル ５２，６２ 計算回路 ５３，６３ 計算回路 ５４，６４ 計算回路 ７０ 比較器 １０１ 符号化チャネル １０２ 予測チャネル １０３ サブアセンブリ １１０ 離散余弦変換回路 １２０ 量子化回路 １３０ 可変長符号化可変長 １４０ バッファメモリ １５０ ビットレート制御回路 １６０ 逆量子化回路 １７０ 逆離散余弦変換回路 １７５ 画像メモリ １８０ 動き推定回路 １８５ 加算器 １９０ 動き補償回路 １９５ フォーマット変換回路 ２００ 減算器 ２１０ 動き検出段 ２２１ 第１スイッチ ２２２ 第２スイッチ ２２３ 直接接続部 ２２４ デインターレース回路 ２３１ 第３スイッチ ２３２ 第４スイッチ ２３３ 直接接続部 ２３４ リインターレース回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレデリック ゲド フランス国 94420 ル プレシ トレヴ ィス アレ ドゥ フェザン ドレ １ (72)発明者 コルネリス ヨハネス ヤンソン オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １

Claims (7)

【特許請求の範囲】
1. 【請求項１】 初期インターレースフィールド画像に関
   連するデジタル信号の動き検出段において、 （ａ）このデジタル信号をｍ×ｎ画素のブロックに細分
   割するかまたは所定数のこれらブロックを再群別する
   （ｐ×ｍ）×（ｑ×ｎ）画素のマクロブロックに細分割
   するフォーマット変換回路と（ｍ，ｎ，ｐ，ｑは正の整
   数）； （ｂ）このフォーマット変換回路の出力側に結合され、
   第１フィルタチャネルの場合に各ブロックまたはマクロ
   ブロックの順次の画像ラインで作動し且つ第２フィルタ
   チャネルの場合に各ブロックまたはマクロブロックの順
   次のフィールドラインで作動するように配列された重み
   付きバーティカルフィルタ手段を各々が具える各ブロッ
   クまたまたブロックをフィルタ処理する第１および第２
   チャネルの並列配列と； （ｃ）これら第１および第２チャネルの出力信号を比較
   する比較器とを具えることを特徴とする動き検出段。
2. 【請求項２】 前記重み付きバーティカルフィルタ手段
   は、各フィルタチャネルにおいて、バーティカルフィル
   タ回路と、絶対値抽出回路と、累算回路とを具え、各バ
   ーティカルフィルタ回路はＮラインで作動し（Ｎは奇
   数）、フィルタ係数は共通中央ラインに対し対称とし、
   このラインは第１フィルタチャネルの場合に各ブロック
   またはマクロブロックのＮ個の順次の連続画像ラインと
   するとともにこのブロックまたはマクロブロックのＮ個
   の順次の連続画像ラインの中央ライン（Ｎ＋１）／２を
   具える第２フィルタチャネルの場合に前記フィールドの
   Ｎ個の順次の連続ラインとすることを特徴とする請求項
   １に記載の動き検出段。
3. 【請求項３】 各フィルタ回路のフィルタ係数の和を零
   とするようにしたことを特徴とする請求項２に記載の動
   き検出段。
4. 【請求項４】 第１バーティカルフィルタ回路を各ブロ
   ックまたはマクロブロックの３つの順次の連続ラインＭ
   −１，Ｍ，Ｍ＋１で作動させるとともに第２バーティカ
   ルフィルタ回路を各ブロックまたはマクロブロックの同
   一フィールドの３つの順次の連続ラインＭ−１，Ｍ，Ｍ
   ＋２で作動させ、各フィルタの係数をかくして考慮する
   ３つの画素の各々に対し１，−２，１にそれぞれ等しく
   するようにしたことを特徴とする請求項３に記載の動き
   検出段。
5. 【請求項５】 前記重み付きバーティカルフィルタ手段
   は、関連するブロックまたはマクロブロックの各列の上
   下の各半分の列に対し、各画素に関連する信号の平均値
   を計算する回路と、前記上下半部の列の各々に対する分
   散を計算する回路と、前記上下半部の列のアセンブリに
   対して計算された分散を加算する回路とを具え、第１フ
   ィルタチャネルは全インターレースフィールドブロック
   またはマクロブロックの各順次のラインで作動するとと
   もに第２フィールドチャネルは全インターレースフィー
   ルドブロックまたはマクロブロックの一方のフィールド
   の各連続ラインでおよび他方のフィールドの各順次のラ
   インで連続的に且つ個別に作動するようにしたことを特
   徴とする請求項１に記載の動き検出段。
6. 【請求項６】 可変長さ符号化チャネルおよび関連する
   予測チャネルを具え、ブロックまたは所定数のブロック
   を再群別マクロブロックのに細分割された初期インター
   レースフィールド画像に関連するデジタル信号を符号化
   する装置において、ブロックまたはマクロブロックをデ
   インターレースするサブアセンブリを具え、このサブア
   センブリは： （ａ）符号化チャネルに向けられた信号を受信するよう
   に配列された請求項１〜５の何れかの項に記載の動き検
   出段と； （ｂ）前記符号化チャネルにおいて、および前記検出段
   に応答してブロックまたはマクロブロックのデインター
   レースを承認し、且つ関連する予測チャネルで同様にブ
   ロックまたはマクロブロックのリインターレースを承認
   するように配列されたスイッチ手段とを具えることを特
   徴とするデジタル信号符号化装置。
7. 【請求項７】 前記符号化チャネルは直列配置の離散余
   弦変換回路、量子化回路、可変長符号化回路および符号
   化ワードを蓄積するバッファメモリ並びに前記メモリお
   よび量子化回路間に配列されたビットレート制御回路を
   具え、且つ関連する予測チャネルは前記量子化回路の出
   力側に直列に逆量子化回路と、逆離散余弦変換回路と、
   動き補償を有する予測サブアセンブリと、各現在の画像
   ブロックおよび各前のブロック間に差信号を供給する減
   算器とを具える請求項６に記載の符号化装置において、
   前記スイッチング段は： （ａ）符号化チャネルに、共通入力端子が前記減算器の
   出力端子に結合された第１スイッチと、共通出力端子が
   前記離散余弦変換回路の入力端子に結合された第２スイ
   ッチと、これら２つのスイッチの非共通端子間に一方が
   直列接続であり、他方が前記ブロックをデインターレー
   スする回路を経て同様に接続される２つの並列支路とを
   具え、且つ （ｂ）予測チャネルに、共通入力端子が前記離散余弦変
   換回路の出力端子に結合された第３スイッチと、共通出
   力端子が前記予測サブアセンブリに結合された第４スイ
   ッチと、これら２つのスイッチの非共通端子間に一方が
   直列接続であり、他方が前記ブロックをリインターレー
   スする回路を経て同様に接続される２つの他の並列支路
   とを具えることを特徴とする符号化装置。