JPH06244829A - 相関検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力信号に位相回転があっても良好に相関検
出を可能とする。 【構成】 入力信号系列ａ₀ ，ａ₁ ，…，ａ_n は遅延検
波回路２１で遅延検波され、その検波出力系列ａ₀ ^* ａ
₁ ，ａ₁ ^* ａ₂ ，…，ａ_n-1 ^* ａ_n （＊は複素共役）は
タップ付遅延回路１１へ供給される。固定パタン記憶回
路２４には、相関検出対象としての固定パタンｃ₀ ，ｃ
₁ ，…，ｃ_n の順次ずれた隣接する２要素の一方の複素
共役と他方との積のパタンｃ₀ ^* ｃ₁ ，ｃ₁ ^* ｃ₂ ，
…，ｃ_n-1 ^*ｃ_n が記憶されてあり、このパタンの要素
の複素共役と遅延回路１１の各タップ１２の出力とがそ
れぞれ乗算回路群１４で乗算される。その乗算結果、
（ａ₀ ^*ａ₁ ）（ｃ₀ ^* ｃ₁ ）^* ，（ａ₁ ^* ａ₂ ）（ｃ
₁ ^* ｃ₂ ）^* ，…，（ａ_n-1 ^* ａ _n ）（ｃ_n-1 ^* ｃ_n ）
^* が加算回路１５で加算されて出力端子１６へ相関値と
して出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は例えば通信において、
受信信号からフレーム同期やバースト同期に用いられる
ユニークワードを検出するために用いられる相関検出回
路に関するものである。

【０００２】

【従来の技術】まずこの種の相関検出回路が用いられる
例を図３Ａを参照して説明する。受信局アンテナ３１で
受信された信号３０は、ＲＦ／ＩＦ回路３２においてＩ
Ｆ（中間周波数）帯に周波数変換され、そのＩＦ帯の信
号では、帯域通過フィルタで帯域外の雑音を除去された
後に増幅器で増幅され、さらに基準発振器により準同期
直交検波されてベースバンドに変換され、低域通過フィ
ルタにより高周波成分が除去された後に、相関検出回路
３３に入力される。相関検出回路３３で上記ベースバン
ド信号中のユニークワードが検出され、上記ベースバン
ド信号が復調器３４で復調され、その復調された信号
は、復号器３５で復号されて、出力端子３６から出力さ
れる。

【０００３】図３Ａ中の相関検出回路３３は従来におい
ては図３Ｂに示すように構成されていた。入力端子１０
からの入力信号系列ａ₀ ，ａ₁ ，ａ₂ ，…，ａ_n はタッ
プ付き遅延回路１１に記憶される。ここで、タップ付き
遅延回路のタップ１２の数は、固定パタン記憶回路１３
に記憶されている固定パタンｃ₀ ，ｃ₁ ，ｃ₂ ，…，ｃ
_n の要素の数と同じである。タップ付き遅延回路１１は
入力信号系列のシンボルと同期してシフトされ、各タッ
プ１２から順次１シンボルづつ多く遅延された信号系列
が出力される。乗算回路群１４において、遅延回路１１
の各タップの出力と、固定パタン記憶回路１３に記憶さ
れている相関検出の対象として比較される固定のパタン
ｃ₀ ，ｃ₁ ，ｃ₂ ，…，ｃ_n の出力の複素共役ｃ₀ ^* ，
ｃ₁ ^* ，ｃ₂ ^* ，…，ｃ_n ^* とがそれぞれ乗ぜられる。
各タップと対応する乗算結果ａ₀ｃ₀ ^* ，ａ₁ ｃ₁ ^* ，
ａ₂ ｃ₂ ^* ，…，ａ_n ｃ_n ^* は加算回路１５で足し合わ
される。その加算結果が出力端子１６から相関値として
出力される。以上の動作を新たな入力信号（１シンボ
ル）が加えられるたびに、タップ付き遅延回路１１の信
号を１タップシフトして繰り返す。得られる出力は、入
力信号系列と固定パタンとの相関が高いほど大きな値が
得られる。

【０００４】

【発明が解決しようとする課題】従来相関検出回路によ
り相関検出を行う場合、入力信号に位相回転が生じた場
合、乗算回路群１４における各乗算結果は複素平面上で
ベクトルで示すとその向きがバラバラとなり、加算回路
１５の出力が小さくなり、検出精度が大きく低下すると
いう問題があった。

【０００５】この発明は、このような問題点を解決する
ためになされたものであり、受信信号の位相回転が大き
く変動しても、相関検出を可能とする相関検出回路を提
供することを目的とするものである。

【０００６】

【課題を解決するための手段】請求項１の発明によれば
入力信号系列は１シンボル遅延検波が遅延検波回路で行
われる。これと対応して固定パタンも順次隣接した２つ
の各要素についてその一方の複素共役と他方との積が記
憶回路に記憶され、上記遅延検波回路の出力系列がタッ
プ付き遅延回路で遅延され、その各１シンボルずつ順次
遅延が大とされた系列と、記憶回路の出力とについてそ
の一方の複素共役と他方との積が乗算回路群でとられ、
その各乗算結果が加算回路で足し合わされて相関値とし
て出力される。

【０００７】請求項２の発明によれば請求項１の発明に
よる相関検出回路と従来の相関検出回路とが設けられ、
入力信号の位相回転の大きさが位相回転量検出回路で検
出され、その検出位相回転が所定値より大きい場合は請
求項１の発明の相関検出回路の出力が、小さい場合は従
来の相関検出回路の出力が選択回路で選択されて相関値
として出力される。

【０００８】

【作用】請求項１の発明の構成によれば入力信号系列の
隣接シンボルの位相差が遅延検波回路で検出され、この
位相差系列と固定パタンの同様の位相差との相関が従来
の相関検出回路と同様な構成で検出される。

【０００９】

【実施例】請求項１の発明の実施例を図１に示し図３Ｂ
と対応する部分に同一符号を付けてある。この発明にお
いては入力端子１０からの入力信号系列はまず遅延検波
回路２１で１シンボル遅延検波される。つまり入力信号
系列ａ₁ ，ａ₂ ，…，ａ_nは遅延検波用遅延回路２２で
１シンボル遅延され、その遅延された信号系列ａ₀，ａ
₁ ，ａ₂ ，…，ａ_n-1 の複素共役ａ₀ ^* ，ａ₁ ^* ，ａ₂
^* ，…，ａ_n-1 ^* と遅延されない入力信号系列ａ₁ ，
…，ａ_n とが遅延検波用乗算回路２３で乗算され、この
乗算信号系列、つまり遅延検波回路２１の出力系列ａ₀
^* ａ₁ ，ａ₁ ^*ａ₂ ，ａ₂ ^* ａ₃ ，…，ａ_n-1 ^* ａ_n が
タップ付き遅延回路１１へ供給される。一方相関検出の
対象として比較される固定パタンｃ₀ ，ｃ₁ ，ｃ₂ ，
…，ｃ_n についても、その順次隣接した要素の一方の複
素共役と他方との積、例えば固定パタンを１要素順次ず
らしたパタンｃ₀ ，ｃ₁ ，ｃ₂ ，ｃ₃ ，…，ｃ_n-1 の複
素共役ｃ₀ ^* ，ｃ₁ ^* ，ｃ₂ ^* ，ｃ₃ ^* ，…，ｃ_n-1 ^*
と、固定パタンｃ₁ ，ｃ₂ ，…，ｃ_n とをそれぞれ乗算
したパタンｃ₀ ^* ｃ₁ ，ｃ₁ ^* ｃ₂ ，ｃ₂ ^* ｃ₃ ，…，
ｃ_n-1 ^* ｃ_n を固定パタン記憶回路２４に記憶してお
き、この記憶回路２４のパタンの各要素の複素共役（ｃ
₀ ^* ｃ₁ ）^* ，（ｃ₁ ^* ｃ₂ ）^* ，（ｃ₂ ^* ｃ₃）^* ，
…，（ｃ_n-1 ^* ｃ_n ）^* とタップ付き遅延回路１１の各
タップの出力ａ₀ ^* ａ₁ ，ａ₁ ^* ａ₂ ，ａ₂ ^* ａ₃ ，
…，ａ_n-1 ^* ａ_n とがそれぞれ乗算回路群１４で乗算さ
れ、その乗算結果（ａ₀ ^* ａ₁ ）（ｃ₀ ^* ｃ₁ ）^* ，
（ａ₁ ^* ａ₂ ）（ｃ₁ ^* ｃ₂ ）^* ，（ａ₂ ^* ａ₃ ）（ｃ
₂ ^* ｃ₃ ）^* ，…，（ａ_n-1 ^* ａ_n ）（ｃ_n-1 ^* ｃ_n ）
^* が加算回路１５で足し合わされて出力端子１６に相関
値として出力される。

【００１０】この発明では固定パタンｃ₀ ｃ₁ ，…，ｃ
_n の各隣接要素間の位相差のパタンと、入力信号系列の
順次１シンボル遅延されたものと遅延されないものとの
位相差との相関が検出されるため、入力信号系列が位相
回転を受けても、その隣接するもの同士の位相回転はほ
ぼ等しく、位相回転が大きく変動しても、位相回転がな
い場合とほぼ同等の検出特性が得られる。

【００１１】従来の相関検出回路は位相回転が小さい場
合には良好な検出特性を示す。そこで位相回転量の大小
により、従来の相関検出回路と請求項１の発明の相関検
出回路とを切り替えて相関検出を行うようにしたのが請
求項２の発明である。その実施例を図２に図１，図３Ｂ
と対応する部分に同一符号を付けて示す。入力端子１０
に図３Ｂに示した従来の相関検出回路２５と、図１に示
した請求項１の発明の相関検出回路２６とが接続され
る。相関検出回路２６の出力が分岐して位相回転量検出
回路２７に供給され、位相回転量検出回路２７で入力信
号の位相回転量が検出され、その検出位相回転量が所定
値より小さければ選択回路２８で相関検出回路２５の出
力が出力端子１６へ選択供給され、検出位相回転量が所
定値より大きければ相関検出回路２６の出力が選択回路
２８で選択されて出力端子１６へ供給される。

【００１２】位相回転量検出回路２７では、相関検出回
路２６の出力の実数部と虚数部の比から入力信号の位相
回転の大きさを検出する。つまり位相回転がなければ実
数部のみであるが、位相回転があるとこれに応じて虚数
部が増加し、実数部が減少する。位相回転量検出方法と
しては、相関検出回路２６の出力の実数成分をｘ、虚数
成分をｙとすると、ｔａｎ^-1（ｘ／ｙ）を計算すること
により位相回転量を求めてもよい。あるいは高速フーリ
エ変換（ＦＦＴ）を行い位相回転量を求めてもよい。

【００１３】

【発明の効果】以上述べたようにこの発明によれば入力
信号に大きな位相回転があっても、これに大きく影響さ
れることなく、相関検出を行うことができる。

【図面の簡単な説明】

【図１】請求項１の発明の実施例を示すブロック図。

【図２】請求項２の発明の実施例を示すブロック図。

【図３】Ａは相関検出回路が適用された受信機を示すブ
ロック図、Ｂは従来の相関検出回路を示すブロック図。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号系列（ａ₀ ，ａ₁ ，ａ₂ ，…，
   ａ_n ）を１シンボル遅延させる遅延検波用遅延回路と、 上記入力信号と上記遅延検波用遅延回路の出力信号につ
   いて、その一方の複素共役と他方との積（ａ₀ ^* ａ₁ ，
   ａ₁ ^* ａ₂ ，ａ₂ ^* ａ₃ ，…，ａ_n-1 ^* ａ_n ： ^* は複素
   共役）を求める遅延検波用乗算回路と、 相関検出の対象として比較される固定パタン（ｃ₀ ，ｃ
   ₁ ，ｃ₂ ，…，ｃ_n ）についてその順次隣接した要素の
   一方の複素共役と他方との積のパタン（ｃ₀ ^*ｃ₁ ，ｃ
   ₁ ^* ｃ₂ ，ｃ₂ ^* ｃ₃ ，…，ｃ_n-1 ^* ｃ_n ）を記憶する
   記憶回路と、 上記遅延検波用乗算回路の出力信号系列を記憶し、順次
   １サンプルづつ多く遅延された信号系列を出力するタッ
   プ付き遅延回路と、 そのタップ付き遅延回路の各タップの出力と上記記憶回
   路の各出力の複素共役（（ｃ₀ ^* ｃ₁ ）^* （ｃ
   ₁ ^* ｃ₂ ）^* ，（ｃ₂ ^* ｃ₃ ）^* ，…，（ｃ_n-1 ^* c
   _n）^* ）とを乗じる乗算回路群と、 その乗算回路群の出力（（ａ₀ ^* ａ₁ ）（ｃ₀ ^* ｃ₁ ）
   ^* ，（ａ₁ ^* ａ₂ ）（ｃ₁ ^* ｃ₂ ）^* ，（ａ₂ ^* ａ₃ ）
   （ｃ₂ ^* ｃ₃ ）^* ，…，（ａ_n-1 ^* ａ_n ）（ｃ _n-1 ^* ｃ
   _n ）^* ）を足し合わせる加算回路と、 を具備する相関検出回路。
2. 【請求項２】 上記入力信号系列（ａ₀ ，ａ₁ ，ａ₂ ，
   …，ａ_n ）を記憶し、順次１シンボルづつ多く遅延され
   た信号系列を出力する第２タップ付き遅延回路と、 上記固定パタン（ｃ₀ ，ｃ₁ ，ｃ₂ ，…，ｃ_n ）を記憶
   する第２記憶回路と、 上記第２タップ付き遅延回路の各タップの出力と上記第
   ２記憶回路の出力の複素共役（ｃ₀ ^* ，ｃ₁ ^* ，
   ｃ₂ ^* ，…，ｃ_n ^* ）とを乗じる第２乗算回路群と、 その第２乗算回路群の出力（ａ₀ ｃ₀ ^* ，ａ₁ ｃ₁ ^* ，
   ａ₂ ｃ₂ ^* ，…，ａ_nｃ_n ^* ）を足し合わせる第２加算
   回路と、 上記入力信号の位相回転の大きさを検出する位相回転量
   検出回路と、 その位相回転量検出回路が、検出した位相回転量が所定
   値より大きいときは上記加算回路の出力を選び、検出し
   た位相回転量が所定値より小さいときには上記第２加算
   回路の出力を選ぶ選択回路と、 を備えたことを特徴とする請求項１記載の相関検出回
   路。