JPH06243050A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH06243050A JPH06243050A JP5026543A JP2654393A JPH06243050A JP H06243050 A JPH06243050 A JP H06243050A JP 5026543 A JP5026543 A JP 5026543A JP 2654393 A JP2654393 A JP 2654393A JP H06243050 A JPH06243050 A JP H06243050A
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- frame memory
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Abstract
(57)【要約】
【目的】フレームメモリのシリアルポ−トのテストをフ
レームメモリの構成にかかわらず自動的に行うことがで
き、不良が発生した場合、不良の発生しているＶＲＡＭ
を１個まで特定できる手段を提供すること。 【構成】例えば、データレジスタ１０１、読み出し座標
レジスタ１０２、座標カウンタ１０３、比較器１０４、
および、シリアルデータバッファ１０５等を有して構成
される、
レームメモリの構成にかかわらず自動的に行うことがで
き、不良が発生した場合、不良の発生しているＶＲＡＭ
を１個まで特定できる手段を提供すること。 【構成】例えば、データレジスタ１０１、読み出し座標
レジスタ１０２、座標カウンタ１０３、比較器１０４、
および、シリアルデータバッファ１０５等を有して構成
される、
Description
【０００１】
【産業上の利用分野】本発明は、グラフィックスフレ−
ムメモリを備える情報処理手段において、フレームメモ
リの試験効率、精度等を向上させる技術に関する。
ムメモリを備える情報処理手段において、フレームメモ
リの試験効率、精度等を向上させる技術に関する。
【０００２】
【従来の技術】従来のグラフィックス用フレームメモリ
は、図４に示すように、複数のＶＲＡＭ（ビデオＲＡ
Ｍ）４０１を有して構成されている。
は、図４に示すように、複数のＶＲＡＭ（ビデオＲＡ
Ｍ）４０１を有して構成されている。
【０００３】さらに、ＶＲＡＭ４０１は、図５に示すよ
うに、ランダム・アクセス・メモリ（ＲＡＭ）部５０
１、ＲＡＭ部５０１の１ロウアドレス分（マトリクス状
に構成されるメモリの１行あるいは１列分）の容量を有
するシリアル・アクセス・メモリ（ＳＡＭ）５０２を有
して構成されている。
うに、ランダム・アクセス・メモリ（ＲＡＭ）部５０
１、ＲＡＭ部５０１の１ロウアドレス分（マトリクス状
に構成されるメモリの１行あるいは１列分）の容量を有
するシリアル・アクセス・メモリ（ＳＡＭ）５０２を有
して構成されている。
【０００４】ＲＡＭ５０１部（複数個のＲＡＭを有して
構成されている）は、ランダムポート３０７を介し、任
意のアドレスに対し、書き込み、および、読み出しを行
い、ＳＡＭ５０２は、シリアルポート３０８を介し、シ
リアルに書き込み、および、読み出しを行う。
構成されている）は、ランダムポート３０７を介し、任
意のアドレスに対し、書き込み、および、読み出しを行
い、ＳＡＭ５０２は、シリアルポート３０８を介し、シ
リアルに書き込み、および、読み出しを行う。
【０００５】さらに、ＲＡＭ部５０１へのアクセスとＳ
ＡＭ５０２へのアクセスは、各々独立に行うことができ
る。
ＡＭ５０２へのアクセスは、各々独立に行うことができ
る。
【０００６】また、ＲＡＭ部５０１とＳＡＭ５０２は、
インタフェース５０３を介し、双方向にデータ転送が可
能なデータ転送機能を有する。
インタフェース５０３を介し、双方向にデータ転送が可
能なデータ転送機能を有する。
【０００７】通常、ＶＲＡＭ４０１のランダムポート３
０７をＣＰＵ側に、シリアルポート３０８をグラフィッ
クス・ディスプレイ側に接続することにより、ＣＰＵか
らＲＡＭ５０１に書き込んだ描画データは、一定時間毎
にＲＡＭ部５０１の１ロウアドレス分のデータをＳＡＭ
５０２へ転送後、さらに、ＳＡＭ５０２内のデータをグ
ラフィックス・ディスプレイに転送することにより、グ
ラフィックスディスプレイに描画データを表示する。
０７をＣＰＵ側に、シリアルポート３０８をグラフィッ
クス・ディスプレイ側に接続することにより、ＣＰＵか
らＲＡＭ５０１に書き込んだ描画データは、一定時間毎
にＲＡＭ部５０１の１ロウアドレス分のデータをＳＡＭ
５０２へ転送後、さらに、ＳＡＭ５０２内のデータをグ
ラフィックス・ディスプレイに転送することにより、グ
ラフィックスディスプレイに描画データを表示する。
【０００８】このようなフレームメモリの破損等のテス
トを行う場合、ＲＡＭ部５０１は、ＣＰＵから直接アク
セス可能なため、予め作成されたテストプログラム等に
より、容易にテスト処理の実行が可能であるが、ＳＡＭ
５０２は、ＣＰＵからアクセスできないため、グラフィ
ックスディスプレイに表示されるデータにもとづくテス
トを、人間による目視確認等により行っていた。
トを行う場合、ＲＡＭ部５０１は、ＣＰＵから直接アク
セス可能なため、予め作成されたテストプログラム等に
より、容易にテスト処理の実行が可能であるが、ＳＡＭ
５０２は、ＣＰＵからアクセスできないため、グラフィ
ックスディスプレイに表示されるデータにもとづくテス
トを、人間による目視確認等により行っていた。
【０００９】このため、もしフレームメモリを構成する
ＶＲＡＭの不良により、グラフィックスディスプレイに
表示されたデータに異常がある場合、グラフィックスデ
ィスプレイの画面データから、フレームメモリ内に複数
存在するＶＲＡＭのうち、いずれのＶＲＡＭが不良であ
るかを特定することは非常に困難であり、試験効率は極
めて悪かった。
ＶＲＡＭの不良により、グラフィックスディスプレイに
表示されたデータに異常がある場合、グラフィックスデ
ィスプレイの画面データから、フレームメモリ内に複数
存在するＶＲＡＭのうち、いずれのＶＲＡＭが不良であ
るかを特定することは非常に困難であり、試験効率は極
めて悪かった。
【００１０】このフレームメモリのシリアルポートのテ
ストを黙視確認等によらずに自動的に行う手段として、
例えば、特願平４−１９１６８号公報「グラフィック用
フレームメモリ」が挙げられる。
ストを黙視確認等によらずに自動的に行う手段として、
例えば、特願平４−１９１６８号公報「グラフィック用
フレームメモリ」が挙げられる。
【００１１】上記従来技術は、ダブルバッファ方式のフ
レームメモリにおいて、一方のフレームメモリに書き込
んだテストデータをシリアルポ−トを介して、他方のフ
レームメモリに入力し、さらに、他方のフレ−ムメモリ
からテストデ−タを読みだした後、該データと、一方の
フレームメモリに書き込んだデータとを比較、照合する
ことにより、フレームメモリを試験する手段を提供する
ものである。
レームメモリにおいて、一方のフレームメモリに書き込
んだテストデータをシリアルポ−トを介して、他方のフ
レームメモリに入力し、さらに、他方のフレ−ムメモリ
からテストデ−タを読みだした後、該データと、一方の
フレームメモリに書き込んだデータとを比較、照合する
ことにより、フレームメモリを試験する手段を提供する
ものである。
【００１２】
【発明が解決しようとする課題】ところで、上記従来技
術では、フレームメモリの構成がダブルバッファ方式で
なければ、フレームメモリの試験が実現できないこと、
また、テストデータを一方のフレ−ムメモリから、他方
のフレ−ムメモリへ転送するため、試験結果が不良であ
った場合、どちらのフレ−ムメモリが不良であるかを特
定することはできない。
術では、フレームメモリの構成がダブルバッファ方式で
なければ、フレームメモリの試験が実現できないこと、
また、テストデータを一方のフレ−ムメモリから、他方
のフレ−ムメモリへ転送するため、試験結果が不良であ
った場合、どちらのフレ−ムメモリが不良であるかを特
定することはできない。
【００１３】本発明の目的は、フレ−ムメモリの構成に
かかわらず、かつ、試験結果が不良の場合、フレ−ムメ
モリを構成する複数個のＶＲＡＭにおいて、不良ＶＲＡ
Ｍを１個まで特定することにより、フレ−ムメモリの試
験効率、精度を向上させることにある。
かかわらず、かつ、試験結果が不良の場合、フレ−ムメ
モリを構成する複数個のＶＲＡＭにおいて、不良ＶＲＡ
Ｍを１個まで特定することにより、フレ−ムメモリの試
験効率、精度を向上させることにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、以下の手段が考えられる。
に、以下の手段が考えられる。
【００１５】シリアルアクセスメモリを備えるＶＲＡＭ
を少なくとも１個有して構成されるフレームメモリと、
ＣＰＵと、表示手段と、記憶手段とを有して構成される
情報処理装置において、前記フレームメモリが備えるシ
リアルポートから読みだされているデータの、表示画面
上の画素に対応する座標を示す座標カウンタと、ＣＰＵ
により、予めテストデータを与えておく画素の座標を保
持する機能を有する読み出し座標レジスタと、前記座標
カウンタと前記読み出し座標レジスタの内容を比較し、
同一であればその旨の信号を出力する機能を有する比較
器と、該比較器から信号が出力された場合、前記フレー
ムメモリが備えるシリアルポートから、読み出している
データを格納する格納手段を備え、該格納手段に格納さ
れた原テストデ−タを前記ＣＰＵが読み出し、当該座標
に対応する画素に予めＣＰＵから与えられたテストデー
タが原テストデータと異なっている場合、故障したＶＲ
ＡＭを検出する機能を有することを特徴とする情報処理
システムである。
を少なくとも１個有して構成されるフレームメモリと、
ＣＰＵと、表示手段と、記憶手段とを有して構成される
情報処理装置において、前記フレームメモリが備えるシ
リアルポートから読みだされているデータの、表示画面
上の画素に対応する座標を示す座標カウンタと、ＣＰＵ
により、予めテストデータを与えておく画素の座標を保
持する機能を有する読み出し座標レジスタと、前記座標
カウンタと前記読み出し座標レジスタの内容を比較し、
同一であればその旨の信号を出力する機能を有する比較
器と、該比較器から信号が出力された場合、前記フレー
ムメモリが備えるシリアルポートから、読み出している
データを格納する格納手段を備え、該格納手段に格納さ
れた原テストデ−タを前記ＣＰＵが読み出し、当該座標
に対応する画素に予めＣＰＵから与えられたテストデー
タが原テストデータと異なっている場合、故障したＶＲ
ＡＭを検出する機能を有することを特徴とする情報処理
システムである。
【００１６】さらに、シリアルアクセスメモリを備える
ＶＲＡＭを複数個有して構成されるフレームメモリと、
ＣＰＵと、表示手段と、記憶手段とを有して構成される
情報処理装置において、フレームメモリが備えるシリア
ルポ−トから出力されるシリアルデータをＣＰＵが読み
出す機能を有する情報処理装置も考えられる。
ＶＲＡＭを複数個有して構成されるフレームメモリと、
ＣＰＵと、表示手段と、記憶手段とを有して構成される
情報処理装置において、フレームメモリが備えるシリア
ルポ−トから出力されるシリアルデータをＣＰＵが読み
出す機能を有する情報処理装置も考えられる。
【００１７】さらにまた、シリアルアクセスメモリを備
えるＶＲＡＭを少なくとも１個有して構成されるフレー
ムメモリと、ＣＰＵと、表示手段と、記憶手段とを有し
て構成される情報処理装置において、表示手段の表示画
面を構成する複数の画素の各々に座標を割り当て、ＣＰ
Ｕから任意の画素の座標値を指定することにより、フレ
ームメモリが備えるシリアルポートから、当該指定され
た画素の表示データをランダムに読み出す機能を有する
ことを特徴とする情報処理装置でもよい。
えるＶＲＡＭを少なくとも１個有して構成されるフレー
ムメモリと、ＣＰＵと、表示手段と、記憶手段とを有し
て構成される情報処理装置において、表示手段の表示画
面を構成する複数の画素の各々に座標を割り当て、ＣＰ
Ｕから任意の画素の座標値を指定することにより、フレ
ームメモリが備えるシリアルポートから、当該指定され
た画素の表示データをランダムに読み出す機能を有する
ことを特徴とする情報処理装置でもよい。
【００１８】
【作用】上記手段にて説明したように、本発明の特徴
は、フレームメモリからのシリアルデータを、他のフレ
ームメモリを介さずに、ＣＰＵから読み出す手段を具備
することである。
は、フレームメモリからのシリアルデータを、他のフレ
ームメモリを介さずに、ＣＰＵから読み出す手段を具備
することである。
【００１９】さらに、他の特徴は、表示画面を構成する
各画素に対し座標を割り当てて、任意の座標の画素に対
してテストを行う機能を有することである。
各画素に対し座標を割り当てて、任意の座標の画素に対
してテストを行う機能を有することである。
【００２０】すなわち、フレームメモリからのシリアル
データを、他のフレームメモリを介さずに、ＣＰＵから
読み出す手段を具備することにより、フレームメモリの
構成にかかわらず、フレームメモリのテストを自動的に
行うことを可能にした。
データを、他のフレームメモリを介さずに、ＣＰＵから
読み出す手段を具備することにより、フレームメモリの
構成にかかわらず、フレームメモリのテストを自動的に
行うことを可能にした。
【００２１】さらに、表示画面を構成する各画素に対し
座標を割り当てて、任意の座標の画素に対してテストを
行う手段を有した構成にすることにより、フレームメモ
リのテストにおいて、メモリに不良が発生している場
合、フレームメモリを構成する複数のＶＲＡＭのうち、
不良が発生している当該ＶＲＡＭを、１個まで特定する
ことが可能になった。
座標を割り当てて、任意の座標の画素に対してテストを
行う手段を有した構成にすることにより、フレームメモ
リのテストにおいて、メモリに不良が発生している場
合、フレームメモリを構成する複数のＶＲＡＭのうち、
不良が発生している当該ＶＲＡＭを、１個まで特定する
ことが可能になった。
【００２２】
【実施例】本発明の実施例を以下、図面を参照して説明
する。
する。
【００２３】図２に、本発明を実現するためのシステム
の全体の構成例を示す。
の全体の構成例を示す。
【００２４】中央処理装置（以下「ＣＰＵ」と記す）２
０１、システム・コネクション（以下「ＳＣ」と記す）
２０２、主記憶装置（以下「ＭＳ」と記す）２０３、Ｉ
／Ｏコントローラ（以下「ＩＯＣ」と記す）２０４、グ
ラフィックス・サブ・システム（以下「ＧＳＳ」と記
す）２０５、ディスク装置（以下「ＤＩＳＫ」と記す）
２０６、グラフィックスディスプレイ装置（以下「Ｇ
Ｄ」と記す）２０７、キーボード２０８、マウス２０９
を有して構成され、さらに、アドレス線２１０、２１
３、２１６、データ線２１１、２１４、２１７、２２
５、制御線２１２、２１５、２１８、２１９、２２０、
２２１、２２２、２２３、２２４を備えている。
０１、システム・コネクション（以下「ＳＣ」と記す）
２０２、主記憶装置（以下「ＭＳ」と記す）２０３、Ｉ
／Ｏコントローラ（以下「ＩＯＣ」と記す）２０４、グ
ラフィックス・サブ・システム（以下「ＧＳＳ」と記
す）２０５、ディスク装置（以下「ＤＩＳＫ」と記す）
２０６、グラフィックスディスプレイ装置（以下「Ｇ
Ｄ」と記す）２０７、キーボード２０８、マウス２０９
を有して構成され、さらに、アドレス線２１０、２１
３、２１６、データ線２１１、２１４、２１７、２２
５、制御線２１２、２１５、２１８、２１９、２２０、
２２１、２２２、２２３、２２４を備えている。
【００２５】ＣＰＵ２０１が実行するプログラムは、予
め作成されＤＩＳＫ２０６の中に格納されており、例え
ば、その一部が、ＭＳ２０３にロードされた後、実行さ
れる。 ＣＰＵ２０１は、プログラムに基づき、グラフ
ィックスコマンド、および、グラフィックスデータ等を
ＧＳＳ２０５へ転送する。
め作成されＤＩＳＫ２０６の中に格納されており、例え
ば、その一部が、ＭＳ２０３にロードされた後、実行さ
れる。 ＣＰＵ２０１は、プログラムに基づき、グラフ
ィックスコマンド、および、グラフィックスデータ等を
ＧＳＳ２０５へ転送する。
【００２６】ＧＳＳ２０５は、与えられたグラフィック
スコマンドの処理を行い、結果をＧＤ２０７に表示す
る。
スコマンドの処理を行い、結果をＧＤ２０７に表示す
る。
【００２７】図３に、ＧＳＳ２０５の構成を示す。
【００２８】まず、グラフィックスコマンド、グラフィ
ックスデータ等は、ＣＰＵ２０１からグラフィックスバ
ス制御部３０１へ転送される。
ックスデータ等は、ＣＰＵ２０１からグラフィックスバ
ス制御部３０１へ転送される。
【００２９】さらに、グラフィックスプロセサインタフ
ェース３０６を介して、描画制御部３０２へと送られ
る。
ェース３０６を介して、描画制御部３０２へと送られ
る。
【００３０】描画制御部３０２は、与えられたコマンド
を解析、実行し、画面上のドット情報に変換後、ランダ
ムポ−ト３０７を介して、フレームメモリ３０３にドッ
ト情報を書き込む。
を解析、実行し、画面上のドット情報に変換後、ランダ
ムポ−ト３０７を介して、フレームメモリ３０３にドッ
ト情報を書き込む。
【００３１】シリアルデータ制御部３０４は、フレーム
メモリ３０３のシリアルポ−ト３０８を介して順次フレ
ームメモリ３０３のデータを読み出し、ＲＡＭＤＡＣ
（「ＤＡＣ」はデジタルアナログコンバータ）インタフ
ェース３０９を介して、ＲＡＭＤＡＣ３０５へ転送す
る。
メモリ３０３のシリアルポ−ト３０８を介して順次フレ
ームメモリ３０３のデータを読み出し、ＲＡＭＤＡＣ
（「ＤＡＣ」はデジタルアナログコンバータ）インタフ
ェース３０９を介して、ＲＡＭＤＡＣ３０５へ転送す
る。
【００３２】ＲＡＭＤＡＣ３０５は、フレームメモリ３
０３に格納されているディジタルの色情報を、画面上の
表示色に変換するカラールックアップテーブル、およ
び、ディジタル信号をアナログ信号に変換するＤ／Ａコ
ンバータ等を有して構成されており、シリアルデ−タ制
御部３０４から転送されたデータをアナログ信号Ｒ２２
０、Ｇ２２１、Ｂ２２２に変換し、ＧＤ２０７へ送出す
る。
０３に格納されているディジタルの色情報を、画面上の
表示色に変換するカラールックアップテーブル、およ
び、ディジタル信号をアナログ信号に変換するＤ／Ａコ
ンバータ等を有して構成されており、シリアルデ−タ制
御部３０４から転送されたデータをアナログ信号Ｒ２２
０、Ｇ２２１、Ｂ２２２に変換し、ＧＤ２０７へ送出す
る。
【００３３】図１は、シリアルデータ制御部３０４の構
成例を示すものであり、本図を参照して本発明の動作を
詳細に説明する。
成例を示すものであり、本図を参照して本発明の動作を
詳細に説明する。
【００３４】シリアルデータ制御部３０４は、例えば、
表示画面の左上の画素から右下の画素のデータを順次フ
レームメモリ３０３から読み出し、シリアルデータバッ
ファ１０５に一旦格納後、ＲＡＭＤＡＣ３０５へ転送せ
しめる。
表示画面の左上の画素から右下の画素のデータを順次フ
レームメモリ３０３から読み出し、シリアルデータバッ
ファ１０５に一旦格納後、ＲＡＭＤＡＣ３０５へ転送せ
しめる。
【００３５】表示画面を構成する各画素には、各々座標
が割り当てられている。
が割り当てられている。
【００３６】シリアルデータ制御部３０４が、現在表示
画面の、どの座標の画素のデータをフレームメモリ３０
３から読み出しているかは、座標カウンタ１０３によっ
て示される。かかる構成におけるフレームメモリ３０３
のシリアルポ−トの試験手順を以下に示す。
画面の、どの座標の画素のデータをフレームメモリ３０
３から読み出しているかは、座標カウンタ１０３によっ
て示される。かかる構成におけるフレームメモリ３０３
のシリアルポ−トの試験手順を以下に示す。
【００３７】まず、ＣＰＵ２０１（図２参照）より、グ
ラフィックスバス制御部３０１、描画制御部３０２を介
して、フレームメモリ３０３内のＲＡＭ部５０１の、テ
スト対象画素に対応するアドレスにテストデータ（例え
ば、赤色表示をすべき旨等のテストデータ）を書き込
む。
ラフィックスバス制御部３０１、描画制御部３０２を介
して、フレームメモリ３０３内のＲＡＭ部５０１の、テ
スト対象画素に対応するアドレスにテストデータ（例え
ば、赤色表示をすべき旨等のテストデータ）を書き込
む。
【００３８】さて、フレームメモリ３０３にデータが書
き込まれると、そのデータは、シリアルデータ制御部３
０４、ＲＡＭＤＡＣ３０５を介して、ＧＤ２０７に表示
される。これは、ＧＤ２０７の１フレ−ム期間に１回行
われる。
き込まれると、そのデータは、シリアルデータ制御部３
０４、ＲＡＭＤＡＣ３０５を介して、ＧＤ２０７に表示
される。これは、ＧＤ２０７の１フレ−ム期間に１回行
われる。
【００３９】次に、テスト対象の画素の表示画面上の座
標を、ＣＰＵ２０１からグラフィックスバス制御部３０
１、データバス３１０を介し、シリアルデータ制御部３
０４内の読み出し座標レジスタ１０２に書き込む。
標を、ＣＰＵ２０１からグラフィックスバス制御部３０
１、データバス３１０を介し、シリアルデータ制御部３
０４内の読み出し座標レジスタ１０２に書き込む。
【００４０】シリアルデータ制御部３０４は、座標カウ
ンタ１０３の値を更新しながら、フレームメモリ３０３
のデータを順次読み出している（座標カウンタにて示さ
れる座標に対応するフレームメモリを読み込む制御は、
図１中の、読込み制御部６００にて行われ、該制御部
は、例えばＣＭＯＳ等の電子デバイスにて実現できる）
が、その際、現在読み出している画素の座標値、すなわ
ち座標カウンタ１０３に保持されている値と、読み出し
座標レジスタ１０２に書き込まれたテスト対象の画素の
座標値とを比較器１０４にて比較する処理を行う。
ンタ１０３の値を更新しながら、フレームメモリ３０３
のデータを順次読み出している（座標カウンタにて示さ
れる座標に対応するフレームメモリを読み込む制御は、
図１中の、読込み制御部６００にて行われ、該制御部
は、例えばＣＭＯＳ等の電子デバイスにて実現できる）
が、その際、現在読み出している画素の座標値、すなわ
ち座標カウンタ１０３に保持されている値と、読み出し
座標レジスタ１０２に書き込まれたテスト対象の画素の
座標値とを比較器１０４にて比較する処理を行う。
【００４１】比較器１０４による処理の結果、比較され
た内容が一致した場合には、現在読み出している画素の
データがテスト対象画素であることを示す信号１０８が
「オン」し、当該画素のデータがデータレジスタ１０１
に入力される。
た内容が一致した場合には、現在読み出している画素の
データがテスト対象画素であることを示す信号１０８が
「オン」し、当該画素のデータがデータレジスタ１０１
に入力される。
【００４２】すなわち、データレジスタ１０１には、現
在読み出している画素のデータ、すなわち、テスト対象
画素のデ−タが入力されており、信号１０８が「オン」
することにより、そのデータがデータレジスタ１０１に
格納される。
在読み出している画素のデータ、すなわち、テスト対象
画素のデ−タが入力されており、信号１０８が「オン」
することにより、そのデータがデータレジスタ１０１に
格納される。
【００４３】その結果、テスト対象の画素のデータがデ
ータレジスタ１０１に格納されたことになる。その後、
ＣＰＵ２０１よりグラフィックスバス制御部３０１を介
し、シリアルデータ制御部３０４内のデータレジスタ１
０１内のデータを読み出し、その読み出したデータと、
最初に、予めフレームメモリ３０３のＲＡＭ部５０１
に、テストのために書き込んだデータとを比較する。
ータレジスタ１０１に格納されたことになる。その後、
ＣＰＵ２０１よりグラフィックスバス制御部３０１を介
し、シリアルデータ制御部３０４内のデータレジスタ１
０１内のデータを読み出し、その読み出したデータと、
最初に、予めフレームメモリ３０３のＲＡＭ部５０１
に、テストのために書き込んだデータとを比較する。
【００４４】比較した結果が一致していれば、正常であ
り、不一致であれば、異常である。異常である場合、不
良と思われるＶＲＡＭはテスト座標がわかっているた
め、容易に特定することができる。
り、不一致であれば、異常である。異常である場合、不
良と思われるＶＲＡＭはテスト座標がわかっているた
め、容易に特定することができる。
【００４５】かかるテストを、表示画面の全ての画素に
対し行うことにより、フレームメモリ３０３のシリアル
ポ−トのテストを自動的に行うことが可能になる。
対し行うことにより、フレームメモリ３０３のシリアル
ポ−トのテストを自動的に行うことが可能になる。
【００４６】また、このようなテスト結果を画面に表示
すること（例えば、比較器の出力結果が不一致であるこ
とから、「故障」発生の旨のメッセージ等をＧＤ２０７
に表示する等）により、一層操作性の良い手段を提供す
ることも可能である。
すること（例えば、比較器の出力結果が不一致であるこ
とから、「故障」発生の旨のメッセージ等をＧＤ２０７
に表示する等）により、一層操作性の良い手段を提供す
ることも可能である。
【００４７】このような自動テストにより、テストを正
確、かつ、高速に行うことが可能になる。
確、かつ、高速に行うことが可能になる。
【００４８】
【発明の効果】本発明によれば、フレームメモリのシリ
アルポ−トのテストをフレームメモリの構成にかかわら
ず、また、目視等によることなく、自動的に行うことが
でき、不良が発生した場合、不良が発生しているＶＲＡ
Ｍを１個まで特定できる。
アルポ−トのテストをフレームメモリの構成にかかわら
ず、また、目視等によることなく、自動的に行うことが
でき、不良が発生した場合、不良が発生しているＶＲＡ
Ｍを１個まで特定できる。
【図１】本発明にかかる一実施例の構成概要の説明図で
ある。
ある。
【図２】本発明にかかる一実施例の全体構成の説明図で
ある。
ある。
【図３】本発明の一実施例であるグラフィックスサブシ
ステムの構成図である。
ステムの構成図である。
【図４】フレームメモリの構成例の説明図である。
【図５】ＶＲＡＭの構成例の説明図である。
１０１…データレジスタ、１０２…読み出し座標レジス
タ、１０３…座標カウンタ、１０４…比較器、１０５…
シリアルデータバッファ、１０６…データバス、１０７
…データバス、１０８…信号、２０１…ＣＰＵ、２０２
…ＳＣ（システムコネクション）、２０３…ＭＳ（主記
憶装置）、２０４…ＩＯＣ（Ｉ／Ｏコントローラ）、２
０５…ＧＳＳ（グラフィックス・サブ・システム）、２
０６…ＤＩＳＫ（ディスク）、２０７…ＧＤ（グラフィ
ックスディスプレイ）、２０８…マウス、２０９…キー
ボード、２１０…アドレス線、２１１…データ線、２１
２…制御線、２１３…アドレス線、２１４…データ線、
２１５…制御線、２１６…アドレス線（システムバ
ス）、２１７…データ線（システムバス）、２１８…制
御線（システムバス）、２１９…制御線、２２０…制御
線、２２１…制御線、２２２…制御線、２２３…制御
線、２２４…制御線、２２５…データ線、３０１…グラ
フィックバス制御部、３０２…描画制御部、３０３…フ
レームメモリ、３０４…シリアルデータ制御部、３０５
…ＲＡＭＤＡＣ、３０６…グラフィックスプロセッサイ
ンターフェイス、３０７…ランダムポート、３０８…シ
リアルポ−ト、３０９…ＲＡＭＤＡＣインタフェース、
３１０…データバス、４０１…ＶＲＡＭ、５０１…ＲＡ
Ｍ、５０２…ＳＡＭ（シリアル・アクセス・メモリ）、
６００…読込み制御部
タ、１０３…座標カウンタ、１０４…比較器、１０５…
シリアルデータバッファ、１０６…データバス、１０７
…データバス、１０８…信号、２０１…ＣＰＵ、２０２
…ＳＣ（システムコネクション）、２０３…ＭＳ（主記
憶装置）、２０４…ＩＯＣ（Ｉ／Ｏコントローラ）、２
０５…ＧＳＳ（グラフィックス・サブ・システム）、２
０６…ＤＩＳＫ（ディスク）、２０７…ＧＤ（グラフィ
ックスディスプレイ）、２０８…マウス、２０９…キー
ボード、２１０…アドレス線、２１１…データ線、２１
２…制御線、２１３…アドレス線、２１４…データ線、
２１５…制御線、２１６…アドレス線（システムバ
ス）、２１７…データ線（システムバス）、２１８…制
御線（システムバス）、２１９…制御線、２２０…制御
線、２２１…制御線、２２２…制御線、２２３…制御
線、２２４…制御線、２２５…データ線、３０１…グラ
フィックバス制御部、３０２…描画制御部、３０３…フ
レームメモリ、３０４…シリアルデータ制御部、３０５
…ＲＡＭＤＡＣ、３０６…グラフィックスプロセッサイ
ンターフェイス、３０７…ランダムポート、３０８…シ
リアルポ−ト、３０９…ＲＡＭＤＡＣインタフェース、
３１０…データバス、４０１…ＶＲＡＭ、５０１…ＲＡ
Ｍ、５０２…ＳＡＭ（シリアル・アクセス・メモリ）、
６００…読込み制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 良 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 箭内 則文 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山川 洋一 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内
Claims (3)
- 【請求項１】シリアルアクセスメモリを備えるＶＲＡＭ
を少なくとも１個有して構成されるフレームメモリと、
ＣＰＵと、表示手段と、記憶手段とを有して構成される
情報処理装置において、 前記フレームメモリが備えるシリアルポートから読みだ
されているデータの、表示画面上の画素に対応する座標
を示す座標カウンタと、 ＣＰＵにより、予めテストデータを与えておく画素の座
標を保持する機能を有する読み出し座標レジスタと、 前記座標カウンタと前記読み出し座標レジスタの内容を
比較し、同一であればその旨の信号を出力する機能を有
する比較器と、 該比較器から信号が出力された場合、前記フレームメモ
リが備えるシリアルポートから、読み出しているデータ
を格納する格納手段を備え、 該格納手段に格納された原テストデ−タを前記ＣＰＵが
読み出し、当該座標に対応する画素に予めＣＰＵから与
えられたテストデータが原テストデータと異なっている
場合、故障したＶＲＡＭを検出する機能を有することを
特徴とする情報処理システム。 - 【請求項２】シリアルアクセスメモリを備えるＶＲＡＭ
を複数個有して構成されるフレームメモリと、ＣＰＵ
と、表示手段と、記憶手段とを有して構成される情報処
理装置において、 フレームメモリが備えるシリアルポ−トから出力される
シリアルデータをＣＰＵが読み出す機能を有することを
特徴とする情報処理装置。 - 【請求項３】シリアルアクセスメモリを備えるＶＲＡＭ
を少なくとも１個有して構成されるフレームメモリと、
ＣＰＵと、表示手段と、記憶手段とを有して構成される
情報処理装置において、表示手段の表示画面を構成する
複数の画素の各々に座標を割り当て、ＣＰＵから任意の
画素の座標値を指定することにより、フレームメモリが
備えるシリアルポートから、当該指定された画素の表示
データをランダムに読み出す機能を有することを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026543A JPH06243050A (ja) | 1993-02-16 | 1993-02-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026543A JPH06243050A (ja) | 1993-02-16 | 1993-02-16 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243050A true JPH06243050A (ja) | 1994-09-02 |
Family
ID=12196423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5026543A Pending JPH06243050A (ja) | 1993-02-16 | 1993-02-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06243050A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127380A (en) * | 1988-05-30 | 1992-07-07 | Yamaha Hatsudoki Kabushiki Kaisha | Combustion chamber and valve operating mechanism for multi-valve engine |
| US5291868A (en) * | 1989-11-29 | 1994-03-08 | Yamaha Motor Co. Ltd. | Single overhead cam multi-valve engine |
| US5359974A (en) * | 1989-11-29 | 1994-11-01 | Yamaha Hatsudoki Kabushiki Kaisha | Single overhead cam multi-valve engine |
| DE112014006967B4 (de) | 2014-10-16 | 2023-03-02 | Hitachi High-Tech Corporation | Fixierposition-Steuervorrichtung und Verfahren |
-
1993
- 1993-02-16 JP JP5026543A patent/JPH06243050A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127380A (en) * | 1988-05-30 | 1992-07-07 | Yamaha Hatsudoki Kabushiki Kaisha | Combustion chamber and valve operating mechanism for multi-valve engine |
| US5291868A (en) * | 1989-11-29 | 1994-03-08 | Yamaha Motor Co. Ltd. | Single overhead cam multi-valve engine |
| US5359974A (en) * | 1989-11-29 | 1994-11-01 | Yamaha Hatsudoki Kabushiki Kaisha | Single overhead cam multi-valve engine |
| DE112014006967B4 (de) | 2014-10-16 | 2023-03-02 | Hitachi High-Tech Corporation | Fixierposition-Steuervorrichtung und Verfahren |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |