JPH06231286A - 重み付き加算回路 - Google Patents

重み付き加算回路

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JPH06231286A
JPH06231286A JP5040424A JP4042493A JPH06231286A JP H06231286 A JPH06231286 A JP H06231286A JP 5040424 A JP5040424 A JP 5040424A JP 4042493 A JP4042493 A JP 4042493A JP H06231286 A JPH06231286 A JP H06231286A
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直 高取
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Abstract

(57)【要約】 【目的】 容量結合と閉ループインバータとの組み合わ
せを含む重み付き加算回路に関し、バイアス電圧の影響
を最小限に抑え得る重み付き加算回路を提供することを
目的とする。 【構成】 容量結合ＣＰ1の出力を直列の第１、第２イ
ンバータＩＮＶ1、ＩＮＶ2に入力する構成において、第
１、第２インバータＩＮＶ1、ＩＮＶ2の閉ループゲイン
が実質的に等しくなるように、第１、第２インバータＩ
ＮＶ1、ＩＮＶ2を接続するキャパシタンスＣ21および容
量結合ＣＰ1には、接地された付加キャパシタンス
Ｃ32、Ｃ11が接続され、これによって第１、第２インバ
ータＩＮＶ1、ＩＮＶ2の閉ループゲインをバランスさせ
るものである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は重み付き加算回路に係
り、容量結合を用いた重み付き加算回路に関する。
【０００２】
【従来の技術】近年、微細加工技術に関する設備投資金
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。発明者らは、アナログコンピュータにおい
て、複数のキャパシタンスを並列接続してなる容量結合
により重み付き加算を行い、乗算回路等を実現している
が、出力の精度を保証するための閉ループインバータを
用いた場合、閾値不整合等に起因したバイアス電圧が生
じ、精度の低下を招くことがあった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、容量結合
と閉ループインバータとの組み合わせを含む重み付き加
算回路に関し、バイアス電圧の影響を最小限に抑え得る
重み付き加算回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明に係る重み付き
加算回路は、容量結合の出力を直列の第１、第２インバ
ータに入力する構成において、第１、第２インバータの
閉ループゲインが実質的に等しくなるように、第１、第
２インバータを接続するキャパシタンスおよび容量結合
には、接地された付加キャパシタンスが接続され、これ
によって第１、第２インバータの閉ループゲインをバラ
ンスさせるものである。
【０００５】
【実施例】次にこの発明に係る重み付き加算回路の１実
施例を図面に基づいて説明する。図１において、重み付
き加算回路は、容量結合ＣＰ1、インバータＩＮＶ1、Ｉ
ＮＶ2を直列接続してなり、ＣＰ1はキャパシタンス
Ｃ0、Ｃ1を並列接続してなる。
【０００６】ＩＮＶ1の出力は、キャパシタンスＣ10を
介して入力にフィードバックされるとともに、キャパシ
タンスＣ21を介してＩＮＶ2に出力され、またＩＮＶ2の
出力はキャパシタンスＣ31を介して入力にフィードバッ
クされている。さらに、ＣＰ1、Ｃ21には付加キャパシ
タンスＣ11、Ｃ32がそれぞれ並列に接続されている。そ
して、ＣＰ1は入力電圧Ｖ1、Ｖ2がキャパシタンスＣ0、
Ｃ1において入力されている。
【０００７】ここで、ＩＮＶ1、ＩＮＶ2の入力側に生じ
るオフセット電圧が等しいと仮定し、その値をＶoff、
ＩＮＶ1の入出力電圧をＶ3、Ｖ4、ＩＮＶ2の入力電圧を
Ｖ5とすると、 （Ｃ0Ｖ1＋Ｃ1Ｖ2＋Ｃ10Ｖ4）／（Ｃ0＋Ｃ1＋Ｃ10−Ｃ11）＝Ｖ3 （１）
【０００８】（１）より、 Ｖ4＝｛Ｖ3（Ｃ0＋Ｃ1＋Ｃ10−Ｃ11）−（Ｃ0Ｖ1＋Ｃ1Ｖ2）｝／Ｃ10 （２） （Ｃ21Ｖ4＋Ｃ31Ｖout）／（Ｃ21＋Ｃ31−Ｃ32）＝Ｖ5 （３）
【０００９】（３）より、 Ｖout＝｛Ｖ5（Ｃ21＋Ｃ31−Ｃ32）−Ｃ21Ｖ4｝／Ｃ31 （４） （２）を（４）に代入 Ｖout＝Ｖ5（Ｃ21＋Ｃ31−Ｃ32）／Ｃ31 −Ｖ3Ｃ21（Ｃ0＋Ｃ1＋Ｃ10−Ｃ11）／Ｃ10Ｃ31 −（Ｃ0Ｖ1＋Ｃ1Ｖ2）Ｃ21／Ｃ10Ｃ31 （５）
【００１０】Ｖ1＝Ｖ2＝０とすると、Ｖ3＝Ｖ5＝Ｖoff
となり、以下の式（６）が成り立つ。 Ｖout＝Ｖoff（Ｃ21＋Ｃ31−Ｃ32）／Ｃ31 −ＶoffＣ21（Ｃ0＋Ｃ1＋Ｃ10−Ｃ11）／Ｃ10Ｃ31 （６）
【００１１】オフセットが相殺されればＶout＝０とな
り、式（６）の右辺は０となる。 （Ｃ21＋Ｃ31−Ｃ32）Ｃ10＝（Ｃ0＋Ｃ1＋Ｃ10−Ｃ11）Ｃ21 ∴（Ｃ21＋Ｃ31−Ｃ32）／Ｃ21＝（Ｃ0＋Ｃ1＋Ｃ10−Ｃ11）／Ｃ10 （７） 式（７）はＩＮＶ1、ＩＮＶ2の閉ループゲインが相等し
いことを意味する。この条件を満たす上で、Ｃ11、Ｃ32
が存在しないとすると、 Ｃ32／Ｃ21＝（Ｃ0＋Ｃ1）／Ｃ10 （８） となり、Ｃ0、Ｃ1、Ｃ10、Ｃ21、Ｃ32の設定範囲は極め
て限定されたものとなる。すなわち、Ｃ11、Ｃ32の付加
キャパシタンスの存在より、Ｃ0、Ｃ1、Ｃ10、Ｃ21、Ｃ
32の設定範囲の自由度が確保されている。
【００１２】図２は第２実施例を示す回路図であり、容
量結合ＣＰ1、インバータＩＮＶ1の組合せと、容量結合
ＣＰ2、ＩＮＶ2の組合せとを、容量結合ＣＰ3によって
結合し、その出力をインバータＩＮＶ3に接続してな
る。インバータＩＮＶ1、ＩＮＶ2、ＩＮＶ3の出力は、
キャパシタンスＣ10、Ｃ12、Ｃ31をそれぞれ介して入力
にフィードバックされ、ＣＰ1、ＣＰ2、ＣＰ3は付加キ
ャパシタンスＣ11、Ｃ13、Ｃ32をそれぞれ介して接続さ
れている。
【００１３】そして、ＣＰ1、ＣＰ2は、キャパシタンス
Ｃ0、Ｃ1、Ｃ2、Ｃ3において、入力電圧Ｖ1、Ｖ2、
Ｖ3、Ｖ4が入力されている。 以上の構成において、Ｉ
ＮＶ1、ＩＮＶ2の入出力電圧をそれぞれＶ5、Ｖ6、
Ｖ7、Ｖ8、ＩＮＶ3の入力電圧をＶ9とすると、
【式１】
【００１４】Ｃ21Ｖ6＋Ｃ22Ｖ8＋Ｃ31Ｖout＋Ｖ9（Ｃ32
−Ｃ21−Ｃ22−Ｃ31）＝０（１１）となり、（９）、
（１０）を（１１）に代入すると、 Ｖout＝Ｖ9（Ｃ21＋Ｃ22＋Ｃ31−Ｃ32）／Ｃ31 −Ｃ21｛Ｖ5（Ｃ0＋Ｃ1＋Ｃ10−Ｃ11）−（Ｃ0Ｖ1＋Ｃ1Ｖ2）｝ ／Ｃ10Ｃ31 −Ｃ22｛Ｖ7（Ｃ2＋Ｃ3＋Ｃ12−Ｃ13）−（Ｃ2Ｖ3＋Ｃ3Ｖ4）｝ ／Ｃ12Ｃ31 （１２）
【００１５】図１の回路と同様に、Ｖ1＝Ｖ2＝Ｖ3＝Ｖ4
＝０のとき、Ｖ5＝Ｖ7＝Ｖ9＝Ｖoffとなるので、 Ｖout＝Ｖoff（Ｃ21＋Ｃ22＋Ｃ31−Ｃ32）／Ｃ31 −Ｖoff（Ｃ0＋Ｃ1＋Ｃ10−Ｃ11）Ｃ21／Ｃ10Ｃ31 −Ｖoff（Ｃ2＋Ｃ3＋Ｃ12−Ｃ13）Ｃ22／Ｃ12Ｃ31 （１３）
【００１６】オフセットが相殺されればＶout＝０とな
り、式（１２）の右辺は０となる。 （Ｃ21＋Ｃ22＋Ｃ31−Ｃ32）／Ｃ31＝（Ｃ21／Ｃ31）（Ｃ0＋Ｃ1＋Ｃ10−Ｃ11） ／Ｃ10＋ （Ｃ22／Ｃ31）（Ｃ2＋Ｃ3＋Ｃ12−Ｃ13） ／Ｃ12 （１４）
【００１７】式（１４）は、ＩＮＶ1、ＩＮＶ2の閉ルー
プゲインをＣＰ3によって重み付加算したものが、ＩＮ
Ｖ3の閉ループゲインに等しいことを意味する。この
際、付加キャパシタンスＣ11、Ｃ13、Ｃ32は、Ｃ0、
Ｃ1、Ｃ2、Ｃ3、Ｃ10、Ｃ12、Ｃ21、Ｃ22、Ｃ31の設定
の自由度を確保することに寄与している。
【００１８】次にこの発明に係る重み付き加算回路によ
って乗算回路を構成した実施例を示す。図３において、
乗算回路は入力アナログデータＶinが共通に入力された
開閉手段ＳＷ0〜ＳＷ7を有し、これら開閉手段はデジタ
ルデータの各ビットｂ0〜ｂ7によって開閉制御される。
開閉手段はＳＷ0〜ＳＷ3が第１グループＧ1、ＳＷ4〜Ｓ
Ｗ7が第２グループＧ2とされ、各グループは容量結合Ｃ
Ｐ1、ＣＰ2によって統合されている。
【００１９】容量結合ＣＰ1はキャパシタンスＣ0〜Ｃ3
よりなり、ＣＰ2はキャパシタンスＣ4〜Ｃ7よりなる。
Ｃ0〜Ｃ3はｂ0〜ｂ3の重みに比例した容量を有し、Ｃ4
〜Ｃ7はｂ4〜ｂ7の重みに比例した容量を有する。さら
にＣＰ1、ＣＰ2はキャパシタンスＣ11、Ｃ13を介して接
地されている。
【００２０】ＣＰ1、ＣＰ2の出力はインバータＩＮ
Ｖ1、ＩＮＶ2にそれぞれ入力され、各インバータＩＮＶ
1、ＩＮＶ2の出力は容量結合ＣＰ3によって結合されて
いる。ＣＰ3の出力はインバータＩＮＶ3を介して出力ア
ナログデータＶoutとして出力され、またＣＰ3はキャパ
シタンスＣ32を介して接地されている。
【００２１】ＩＮＶ1〜ＩＮＶ3は、３段のインバータ回
路を直列してなり、これによって各インバータの出力の
精度が確保されている。また各インバータは、その出力
がＣ 10、Ｃ12、Ｃ31をそれぞれ介して入力にフィードバ
ックされており、その容量は、 Ｃ10−Ｃ11＝Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3 （１５） Ｃ12−Ｃ13＝Ｃ4＋Ｃ5＋Ｃ6＋Ｃ7 （１６） Ｃ31＋Ｃ32＝Ｃ21＋Ｃ22 （１７） と設定されている。
【００２２】ＩＮＶ1〜ＩＮＶ3のゲインＧ、Ｃ0〜Ｃ7の
印加電圧をＶ0〜Ｖ7、ＩＮＶ1、ＩＮＶ2の入力電圧をＶ
11、Ｖ12、出力電圧をＶ21、Ｖ22、ＩＮＶ3の入力電圧
をＶ31とすると、
【式２】
【００２３】 Ｃ21Ｖ21＋Ｃ22Ｖ22＋Ｃ31（Ｖ31−Ｖout）＋Ｃ32Ｖ31＝０ （２０） Ｖ21＝ＧＶ11、Ｖ22＝ＧＶ12、Ｖout＝ＧＶ31 （２１） となり、近似的に、
【式３】 Ｖout＝（Ｃ21Ｖ21＋Ｃ22Ｖ22）／Ｃ31 （２４） が得られる。
【００２４】ここに、ｂ0〜ｂ7に応じてＳＷiはＶinま
たはグランドに接続され、これによって、 Ｖi＝Ｖin または ０ となる。また Ｃi＝２i×Ｃu （ｉ＝０〜３） （２５） Ｃi＝２i-4×Ｃu （ｉ＝４〜７） （２６） Ｃ11＝Ｃ13＝Ｃ32＝Ｃu （２７） Ｃu：単位容量 Ｃ22＝２4×Ｃ21 （２８） Ｃ31＝２4×Ｃu （２９） と設定され、従って、最終出力は以下のようにアナログ
データとデジタルデータとの乗算結果となる。
【００２５】
【式４】 なお、 Ｃ31＝２3×Ｃu （３１） と設定すれば、
【式５】 となり、式（３０）の２倍のレベルとなる。このような
レベル調整により、動作範囲を選択し得る。
【００２６】そして、式（２６）から明らかなように、
デジタルデータのビットｂ0〜ｂ3とｂ4〜ｂ7とを別個の
グループとしてビット重みを乗じ、さらに上位のグルー
プの乗算結果にグループ重みを乗じるので、Ｃ0〜Ｃ7の
容量の範囲は２3のオーダーで足りる。
【００２７】
【発明の効果】以上のように、この発明に係る重み付き
加算回路は、容量結合の出力を直列の第１、第２インバ
ータに入力する構成において、第１、第２インバータの
閉ループゲインが実質的に等しくなるように、第１、第
２インバータを接続するキャパシタンスおよび容量結合
には、接地された付加キャパシタンスが接続され、これ
によって第１、第２インバータの閉ループゲインをバラ
ンスさせるので、容量結合と閉ループインバータとの組
み合わせを含む重み付き加算回路に関し、バイアス電圧
の影響を最小限に抑え得るという効果を有する。
【図面の簡単な説明】
【図１】この発明に係る重み付き加算回路の１実施例を
示す回路図である。
【図２】この発明に係る重み付き加算回路の第２実施例
を示す回路図である。
【図３】重み付き加算回路を用いた乗算回路を示す回路
図である。
【符号の説明】
Ｖ1〜Ｖ9、Ｖ11、Ｖ21、Ｖ12、Ｖ22、Ｖ31 電圧 Ｖin 入力アナログデータ ＳＷ0〜ＳＷ7 開閉手段 ｂ0〜ｂ7 デジタルデータの各ビット ＣＰ1、ＣＰ2、ＣＰ3 容量結合 Ｃ0〜Ｃ3、Ｃ4〜Ｃ7、Ｃ10、Ｃ11、Ｃ12、Ｃ13、Ｃ21、
Ｃ22、Ｃ31、Ｃ32キャパシタンス ＩＮＶ1、ＩＮＶ2、ＩＮＶ3 インバータ Ｖout 出力アナログデータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数の入力電圧が接続された容量結合
    と、この容量結合の出力に接続された第１キャパシタン
    スと、この第１キャパシタンスを介して前記容量結合に
    接続された第１インバータと、この第１インバータの出
    力を第１インバータの入力に接続する第２キャパシタン
    スと、前記第１インバータの出力に接続された第３キャ
    パシタンスと、この第３キャパシタンスを介して前記第
    １インバータに接続された第２インバータと、この第２
    インバータの出力を第２インバータの入力に接続する第
    ４キャパシタンスとを備え、前記入力電圧を、容量結合
    に基づく重み付けをしつつ加算し、その加算結果の精度
    を第１、第２インバータで保証する重み付け加算回路に
    おいて、第１、第２インバータの閉ループゲインが実質
    的に等しくなるように、容量結合および第３キャパシタ
    ンスには、接地された付加キャパシタンスが接続されて
    いることを特徴とする重み付き加算回路。
  2. 【請求項２】 複数の第１容量結合と、各第１容量結合
    の出力に接続された第１インバータと、この第１インバ
    ータの出力を第１インバータの入力に接続する第１キャ
    パシタンスと、これら全ての第１インバータの出力に接
    続された第２容量結合と、この第２容量結合の出力に接
    続された第２インバータと、この第２インバータの出力
    を第２インバータの入力に接続する第２キャパシタンス
    とを備え、前記入力電圧を、第１容量結合に基づく重み
    付けをしつつ加算し、各第１容量結合の加算結果の精度
    を第１インバータでそれぞれ保証し、さらに第１インバ
    ータの出力を第２容量結合によって重み付けしつつ加算
    し、その加算結果の精度を第２インバータで保証する重
    み付き加算回路において、各第１インバータの閉ループ
    ゲインの第１容量結合による重み付き加算値と、第２イ
    ンバータの閉ループゲインとが実質的に等しくなるよう
    に第１、第２容量結合には、接地された付加キャパシタ
    ンスが接続されていることを特徴とする重み付き加算回
    路。
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