JPH06225221A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH06225221A JPH06225221A JP5008562A JP856293A JPH06225221A JP H06225221 A JPH06225221 A JP H06225221A JP 5008562 A JP5008562 A JP 5008562A JP 856293 A JP856293 A JP 856293A JP H06225221 A JPH06225221 A JP H06225221A
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】
【目的】 クロックの高周波・高速化を図っても、出力
信号の信号期間に雑音の発生のない固体撮像装置を提供
する。 【構成】 ＣＣＤレジスタαに供給される第１の２相転
送クロックφ１ａ，φ２ａに対してＣＣＤレジスタβに
供給される第２の２相転送クロックφ１ｂ，φ２ｂを１
／２クロック分ずらすようにしている。このため、フロ
ーティングディフュージョン部１６，３６から同相の信
号Ｖ１１，Ｖ１２を出力することができる。出力される
信号Ｖ１１，Ｖ１２が同相であるので、必然的に、信号
期間とクロック（リセットゲートパルス）の立ち下がり
部分、すなわち遷移部分とが時間的に分離され、信号期
間にカップリングを原因とする雑音がのることがなくな
る。したがって、クロックの高周波化・高速化を図るこ
とが可能になり、信号処理の高周波化・高速化ができ
る。
信号の信号期間に雑音の発生のない固体撮像装置を提供
する。 【構成】 ＣＣＤレジスタαに供給される第１の２相転
送クロックφ１ａ，φ２ａに対してＣＣＤレジスタβに
供給される第２の２相転送クロックφ１ｂ，φ２ｂを１
／２クロック分ずらすようにしている。このため、フロ
ーティングディフュージョン部１６，３６から同相の信
号Ｖ１１，Ｖ１２を出力することができる。出力される
信号Ｖ１１，Ｖ１２が同相であるので、必然的に、信号
期間とクロック（リセットゲートパルス）の立ち下がり
部分、すなわち遷移部分とが時間的に分離され、信号期
間にカップリングを原因とする雑音がのることがなくな
る。したがって、クロックの高周波化・高速化を図るこ
とが可能になり、信号処理の高周波化・高速化ができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、多数の光電変換画素が
ライン状に配列されたリニアセンサ又は面状に配列され
たエリアセンサに適用して好適な固体撮像装置に関す
る。
ライン状に配列されたリニアセンサ又は面状に配列され
たエリアセンサに適用して好適な固体撮像装置に関す
る。
【０００２】
【従来の技術】従来から、固体撮像装置、例えば、ＣＣ
Ｄリニアセンサでは、２相転送クロックを利用して電荷
を転送する技術が採用されている。駆動回路が簡単に構
成できることと高速転送に適することなどが採用する主
な理由である。
Ｄリニアセンサでは、２相転送クロックを利用して電荷
を転送する技術が採用されている。駆動回路が簡単に構
成できることと高速転送に適することなどが採用する主
な理由である。
【０００３】図５は、このような２相転送クロックを利
用するＩＣ化されたＣＣＤリニアセンサ１の一般的な構
成を示している。
用するＩＣ化されたＣＣＤリニアセンサ１の一般的な構
成を示している。
【０００４】図５例のＣＣＤリニアセンサ１は、約5000
個の光電変換画素が一列に配列された光センサ２を有
し、この光センサ２の奇数番目の光電変換画素ＰＯ（Ｐ
１，Ｐ３，…）が読出ゲート電極４を通じてＣＣＤレジ
スタαに接続され、光センサ２の偶数番目の光電変換画
素ＰＥ（Ｐ２，Ｐ４，…）が読出ゲート電極４を通じて
ＣＣＤレジスタβに接続されている。なお、読出ゲート
電極４は、読出ゲートパルスφＴＧの入力端子５に接続
されている。
個の光電変換画素が一列に配列された光センサ２を有
し、この光センサ２の奇数番目の光電変換画素ＰＯ（Ｐ
１，Ｐ３，…）が読出ゲート電極４を通じてＣＣＤレジ
スタαに接続され、光センサ２の偶数番目の光電変換画
素ＰＥ（Ｐ２，Ｐ４，…）が読出ゲート電極４を通じて
ＣＣＤレジスタβに接続されている。なお、読出ゲート
電極４は、読出ゲートパルスφＴＧの入力端子５に接続
されている。
【０００５】ＣＣＤレジスタαの各レジスタは１つ置き
に、クロックφ１の入力端子１０とクロックφ２の入力
端子１２とに接続されている。出力側の最後のレジスタ
はクロックφ２Ｌの入力端子１４に接続されるととも
に、フローティングディフュージョン部（ＦＤ）１６に
接続されている。このフローティングディフュージョン
部１６の出力側はバッファ１８を通じて出力端子２０に
接続される。出力端子２０には、信号Ｖ１が表れる。
に、クロックφ１の入力端子１０とクロックφ２の入力
端子１２とに接続されている。出力側の最後のレジスタ
はクロックφ２Ｌの入力端子１４に接続されるととも
に、フローティングディフュージョン部（ＦＤ）１６に
接続されている。このフローティングディフュージョン
部１６の出力側はバッファ１８を通じて出力端子２０に
接続される。出力端子２０には、信号Ｖ１が表れる。
【０００６】同様に、ＣＣＤレジスタβの各レジスタは
１つ置きに、クロックφ１の入力端子３０とクロックφ
２の入力端子３２とに接続されている。出力側の最後の
レジスタはクロックφ１Ｌの入力端子３４に接続される
とともに、フローティングディフュージョン部３６に接
続されている。このフローティングディフュージョン部
３６の出力側はバッファ３８を通じて出力端子４０に接
続される。出力端子４０には、信号Ｖ２が表れる。
１つ置きに、クロックφ１の入力端子３０とクロックφ
２の入力端子３２とに接続されている。出力側の最後の
レジスタはクロックφ１Ｌの入力端子３４に接続される
とともに、フローティングディフュージョン部３６に接
続されている。このフローティングディフュージョン部
３６の出力側はバッファ３８を通じて出力端子４０に接
続される。出力端子４０には、信号Ｖ２が表れる。
【０００７】また、フローティングディフュージョン部
１６，３６の出力側には、ＦＥＴ１７，３７のソース側
が接続されている。ＦＥＴ１７，３７のゲート、いわゆ
るリセットゲートは、それぞれ、リセットゲートパルス
（必要に応じてリセットゲートクロックという）φＲ
１，φＲ２の入力端子１９，３９に接続されている。Ｆ
ＥＴ１７，３７のドレインは共通に接続され電源電圧Ｖ
DDの入力端子２１に接続されている。
１６，３６の出力側には、ＦＥＴ１７，３７のソース側
が接続されている。ＦＥＴ１７，３７のゲート、いわゆ
るリセットゲートは、それぞれ、リセットゲートパルス
（必要に応じてリセットゲートクロックという）φＲ
１，φＲ２の入力端子１９，３９に接続されている。Ｆ
ＥＴ１７，３７のドレインは共通に接続され電源電圧Ｖ
DDの入力端子２１に接続されている。
【０００８】次に図５例の動作を説明する。
【０００９】図６Ａ〜図６Ｈは、図５例の動作説明に供
されるタイミングチャートを示している。
されるタイミングチャートを示している。
【００１０】すなわち、まず、図６Ａに示すラインクロ
ックに対応する読出ゲートパルスφＴＧが入力端子５を
通じて読出ゲート電極４に供給されると、光センサ２の
各光電変換画素ＰＯ，ＰＥに蓄積されていた電荷がそれ
ぞれＣＣＤレジスタα及びＣＣＤレジスタβに一度に転
送される。
ックに対応する読出ゲートパルスφＴＧが入力端子５を
通じて読出ゲート電極４に供給されると、光センサ２の
各光電変換画素ＰＯ，ＰＥに蓄積されていた電荷がそれ
ぞれＣＣＤレジスタα及びＣＣＤレジスタβに一度に転
送される。
【００１１】次に、図６Ｂ，Ｃに示す２相の転送クロッ
クφ１（φ１Ｌ）とφ２（φ２Ｌ）とが入力端子１０，
３０，３４及び入力端子１２，３２，１４を通じてＣＣ
Ｄレジスタα，βの各レジスタに供給されることで、光
センサ２から各レジスタに転送されていた電荷が順次出
力側に転送される。フローティングディフュージョン部
１６，３６まで転送された電荷は、このフローティング
ディフュージョン部１６，３６において、電圧信号に変
換された後、バッファ１８，３８を通じて出力端子２
０，４０に逆相の２相出力信号Ｖ１，Ｖ２（図６Ｆ，Ｇ
参照）として表れる。
クφ１（φ１Ｌ）とφ２（φ２Ｌ）とが入力端子１０，
３０，３４及び入力端子１２，３２，１４を通じてＣＣ
Ｄレジスタα，βの各レジスタに供給されることで、光
センサ２から各レジスタに転送されていた電荷が順次出
力側に転送される。フローティングディフュージョン部
１６，３６まで転送された電荷は、このフローティング
ディフュージョン部１６，３６において、電圧信号に変
換された後、バッファ１８，３８を通じて出力端子２
０，４０に逆相の２相出力信号Ｖ１，Ｖ２（図６Ｆ，Ｇ
参照）として表れる。
【００１２】なお、フローティングディフュージョン部
１６，３６において電圧信号に変換された後に、そのフ
ローティングディフュージョン部１６，３６に残った電
荷は、入力端子１９，３９からリセットゲートパルスφ
Ｒ１，φＲ２（図６Ｄ，Ｅ参照）が供給されることで、
ＦＥＴ１７，３７及び端子２１を通じて電源電圧ＶDD側
に掃きだされる。
１６，３６において電圧信号に変換された後に、そのフ
ローティングディフュージョン部１６，３６に残った電
荷は、入力端子１９，３９からリセットゲートパルスφ
Ｒ１，φＲ２（図６Ｄ，Ｅ参照）が供給されることで、
ＦＥＴ１７，３７及び端子２１を通じて電源電圧ＶDD側
に掃きだされる。
【００１３】図６Ｈ及び図６Ｆ，Ｇから分かるように、
このＣＣＤリニアセンサ１は、出力側に８個（ビット）
分の黒基準用の光電変換画素Ｐ１〜Ｐ８を有し、以下、
上流側に順に、22ビットの光学的黒基準用の光電変換画
素Ｐ９〜Ｐ３０、２ビットの無効光電変換画素Ｐ３１，
Ｐ３２、5000ビットの有効光電変換画素Ｐ３３〜Ｐ５０
３２、２ビットの無効光電変換画素Ｐ５０３３，Ｐ５０
３４及びダミー光電変換画素Ｐ５０３５〜Ｐ５０３７を
有する。
このＣＣＤリニアセンサ１は、出力側に８個（ビット）
分の黒基準用の光電変換画素Ｐ１〜Ｐ８を有し、以下、
上流側に順に、22ビットの光学的黒基準用の光電変換画
素Ｐ９〜Ｐ３０、２ビットの無効光電変換画素Ｐ３１，
Ｐ３２、5000ビットの有効光電変換画素Ｐ３３〜Ｐ５０
３２、２ビットの無効光電変換画素Ｐ５０３３，Ｐ５０
３４及びダミー光電変換画素Ｐ５０３５〜Ｐ５０３７を
有する。
【００１４】実際上、このＣＣＤリニアセンサ１の出力
信号Ｖ１，Ｖ２のうち、光センサ２の有効光電変換画素
Ｐ３３〜Ｐ５０３２に対応する低レベル部分が信号Ｓで
ある。信号Ｓの期間を信号期間Ｔという。
信号Ｖ１，Ｖ２のうち、光センサ２の有効光電変換画素
Ｐ３３〜Ｐ５０３２に対応する低レベル部分が信号Ｓで
ある。信号Ｓの期間を信号期間Ｔという。
【００１５】図１２は、ＣＣＤリニアセンサ１とこれに
接続される信号処理回路４２の構成例を示している。
接続される信号処理回路４２の構成例を示している。
【００１６】すなわち、上記信号Ｓは、このＣＣＤリニ
アセンサ１の出力端子２０，４０にそれぞれ接続される
サンプルホールド回路４４，４６によって、端子４５，
４７から供給される互いに逆相の２種類のサンプルホー
ルドパルスＳＨ１，ＳＨ２によりサンプルホールドされ
た後、共通に接続されるＡ／Ｄ変換器４８によりデジタ
ル信号に変換され、出力端子５０を通じて使用に供され
ることになる。
アセンサ１の出力端子２０，４０にそれぞれ接続される
サンプルホールド回路４４，４６によって、端子４５，
４７から供給される互いに逆相の２種類のサンプルホー
ルドパルスＳＨ１，ＳＨ２によりサンプルホールドされ
た後、共通に接続されるＡ／Ｄ変換器４８によりデジタ
ル信号に変換され、出力端子５０を通じて使用に供され
ることになる。
【００１７】
【発明が解決しようとする課題】ところで、このような
ＣＣＤリニアセンサなどの固体撮像装置を利用する分野
においては、信号処理のリアルタイム性と高画質化が必
須の要件とされる場合が多い。
ＣＣＤリニアセンサなどの固体撮像装置を利用する分野
においては、信号処理のリアルタイム性と高画質化が必
須の要件とされる場合が多い。
【００１８】固体撮像装置において、そのような信号処
理のリアルタイム性の要件を満足するためには、クロッ
クの高周波・高速化を図る必要がある。また、高画質化
を図るためには、信号Ｓに雑音が少ないことが必要であ
る。
理のリアルタイム性の要件を満足するためには、クロッ
クの高周波・高速化を図る必要がある。また、高画質化
を図るためには、信号Ｓに雑音が少ないことが必要であ
る。
【００１９】このような観点から考察すると、図５及び
図６から分かるように、信号Ｖ１を出力するために必要
なクロックはクロックφＴＧ，φ１，φ２（φ２Ｌ），
φＲ１の４種類のクロックであり、クロックφ１Ｌ，φ
Ｒ２は不要である。また、信号Ｖ２を出力する場合に
は、クロックφ２Ｌ，φＲ１は不要である。ここで、ク
ロックφ１Ｌ，φ２Ｌは、それぞれ、クロックφ１，φ
２と同相のクロックであるので高画質化上問題とはなら
ない。
図６から分かるように、信号Ｖ１を出力するために必要
なクロックはクロックφＴＧ，φ１，φ２（φ２Ｌ），
φＲ１の４種類のクロックであり、クロックφ１Ｌ，φ
Ｒ２は不要である。また、信号Ｖ２を出力する場合に
は、クロックφ２Ｌ，φＲ１は不要である。ここで、ク
ロックφ１Ｌ，φ２Ｌは、それぞれ、クロックφ１，φ
２と同相のクロックであるので高画質化上問題とはなら
ない。
【００２０】ところが、リセットゲートパルスφＲ１，
φＲ２は高画質化上問題を発生するタイミングになって
いる。
φＲ２は高画質化上問題を発生するタイミングになって
いる。
【００２１】すなわち、出力信号Ｖ１の信号期間Ｔ中の
信号Ｓ（図６Ｆの有効光電変換画素部分参照）に、その
出力信号Ｖ１を出力するためには必要のないリセットゲ
ートパルスφＲ２が立ち下がるタイミング（矢印付き点
線Ｘ参照）になっており、また、出力信号Ｖ２の信号期
間（図６Ｇの有効光電変換画素部分参照）Ｔ中の信号Ｓ
に、出力信号Ｖ２を出力するためには必要のないリセッ
トゲートパルスφＲ１（矢印付き点線Ｙ参照）が立ち下
がるタイミングになっている。
信号Ｓ（図６Ｆの有効光電変換画素部分参照）に、その
出力信号Ｖ１を出力するためには必要のないリセットゲ
ートパルスφＲ２が立ち下がるタイミング（矢印付き点
線Ｘ参照）になっており、また、出力信号Ｖ２の信号期
間（図６Ｇの有効光電変換画素部分参照）Ｔ中の信号Ｓ
に、出力信号Ｖ２を出力するためには必要のないリセッ
トゲートパルスφＲ１（矢印付き点線Ｙ参照）が立ち下
がるタイミングになっている。
【００２２】このため信号Ｓの波形にリセットゲートパ
ルスφＲ１，φＲ２の立ち下がり部分を原因とするカッ
プリング（結合）による雑音、いわゆるクロック被りに
よる雑音Ｎが混入して、その信号Ｓが平坦ではなくなっ
てくるという問題が発生する。
ルスφＲ１，φＲ２の立ち下がり部分を原因とするカッ
プリング（結合）による雑音、いわゆるクロック被りに
よる雑音Ｎが混入して、その信号Ｓが平坦ではなくなっ
てくるという問題が発生する。
【００２３】クロックの周波数が比較的に低い場合に
は、この雑音Ｎの発生期間、言い換えれば、信号Ｓ中の
揺れている期間（雑音Ｎがのっている期間）と揺れてい
ない真の信号期間とが離れた位置に発生することになる
ので、サンプルホールド回路４４，４６のサンプルタイ
ミング（サンプリングパルスＳＨ１，ＳＨ２）をその揺
れていない真の信号期間に一致させることでサンプルホ
ールドした信号中に雑音Ｎが含まれないようにすること
ができる。
は、この雑音Ｎの発生期間、言い換えれば、信号Ｓ中の
揺れている期間（雑音Ｎがのっている期間）と揺れてい
ない真の信号期間とが離れた位置に発生することになる
ので、サンプルホールド回路４４，４６のサンプルタイ
ミング（サンプリングパルスＳＨ１，ＳＨ２）をその揺
れていない真の信号期間に一致させることでサンプルホ
ールドした信号中に雑音Ｎが含まれないようにすること
ができる。
【００２４】しかしながら、クロックの高周波化・高速
化を図ろうとすると、上記雑音Ｎにより信号Ｓの全期
間、すなわち信号期間Ｔの全期間で雑音Ｎにより波形が
揺れてしまうことになるので、この揺れている期間でサ
ンプルホールドせざるを得なくなり、サンプルホールド
した信号中に雑音Ｎが含まれ、結果として高画質化を達
成することができないという問題があった。
化を図ろうとすると、上記雑音Ｎにより信号Ｓの全期
間、すなわち信号期間Ｔの全期間で雑音Ｎにより波形が
揺れてしまうことになるので、この揺れている期間でサ
ンプルホールドせざるを得なくなり、サンプルホールド
した信号中に雑音Ｎが含まれ、結果として高画質化を達
成することができないという問題があった。
【００２５】本発明はこのような課題を考慮してなされ
たものであり、クロックの高周波・高速化を図っても、
出力信号の信号期間に雑音の発生のない固体撮像装置を
提供することを目的とする。
たものであり、クロックの高周波・高速化を図っても、
出力信号の信号期間に雑音の発生のない固体撮像装置を
提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明は、例えば、図１
及び図２に示すように、複数の光電変換画素Ｐを有する
光センサ２と、この光センサ２の奇数番目の光電変換画
素ＰＯ（Ｐ１，Ｐ３，…）から読み出された電荷Ｑ１，
Ｑ３，‥‥が互いに逆相の第１の２相転送クロックφ１
ａ，φ２ａにより第１の信号変換部１６へ転送される第
１の電荷転送素子αと、光センサ２の偶数番目の光電変
換画素ＰＥ（Ｐ２，Ｐ４，…）から読み出された電荷Ｑ
２，Ｑ４，‥‥が互いに逆相の第２の２相転送クロック
φ１ｂ，φ２ｂにより第２の信号変換部３６へ転送され
る第２の電荷転送素子βとを備える固体撮像装置におい
て、第１及び第２の２相転送クロック（φ１ａ，φ２
ａ），（φ１ｂ，φ２ｂ）のうちいずれか一方の２相転
送クロックを１／２クロック分ずらして、第１及び第２
の信号変換部１６，３６から同相の信号Ｖ１１，Ｖ１２
が出力されるようにしたものである。
及び図２に示すように、複数の光電変換画素Ｐを有する
光センサ２と、この光センサ２の奇数番目の光電変換画
素ＰＯ（Ｐ１，Ｐ３，…）から読み出された電荷Ｑ１，
Ｑ３，‥‥が互いに逆相の第１の２相転送クロックφ１
ａ，φ２ａにより第１の信号変換部１６へ転送される第
１の電荷転送素子αと、光センサ２の偶数番目の光電変
換画素ＰＥ（Ｐ２，Ｐ４，…）から読み出された電荷Ｑ
２，Ｑ４，‥‥が互いに逆相の第２の２相転送クロック
φ１ｂ，φ２ｂにより第２の信号変換部３６へ転送され
る第２の電荷転送素子βとを備える固体撮像装置におい
て、第１及び第２の２相転送クロック（φ１ａ，φ２
ａ），（φ１ｂ，φ２ｂ）のうちいずれか一方の２相転
送クロックを１／２クロック分ずらして、第１及び第２
の信号変換部１６，３６から同相の信号Ｖ１１，Ｖ１２
が出力されるようにしたものである。
【００２７】
【作用】本発明によれば、第１及び第２の電荷転送素子
α、βにそれぞれ供給される第１及び第２の２相転送ク
ロック（φ１ａ，φ２ａ），（φ１ｂ，φ２ｂ）のうち
いずれか一方の２相転送クロックを１／２クロック分ず
らすようにしている。このため、第１及び第２の信号変
換部１６，３６から同相の信号Ｖ１１，Ｖ１２を出力す
ることができる。
α、βにそれぞれ供給される第１及び第２の２相転送ク
ロック（φ１ａ，φ２ａ），（φ１ｂ，φ２ｂ）のうち
いずれか一方の２相転送クロックを１／２クロック分ず
らすようにしている。このため、第１及び第２の信号変
換部１６，３６から同相の信号Ｖ１１，Ｖ１２を出力す
ることができる。
【００２８】出力される信号Ｖ１１，Ｖ１２が同相であ
るので、必然的に、信号期間とクロック（リセットゲー
トパルスφＲ１）の立ち下がり部分、すなわち遷移部分
とが時間的に分離され、信号期間にカップリングを原因
とする雑音がのることがなくなる。したがって、クロッ
クの高周波化・高速化を図ることが可能になり、信号処
理の高周波化・高速化ができる。
るので、必然的に、信号期間とクロック（リセットゲー
トパルスφＲ１）の立ち下がり部分、すなわち遷移部分
とが時間的に分離され、信号期間にカップリングを原因
とする雑音がのることがなくなる。したがって、クロッ
クの高周波化・高速化を図ることが可能になり、信号処
理の高周波化・高速化ができる。
【００２９】結果として、信号期間が平坦になり、この
平坦部分をサンプルホールドすることにより、サンプル
ホールドされた信号には雑音がなく、この雑音のない信
号を利用することにより形成された信号処理結果、例え
ば、画像が高画質になる。サンプルホールドパルスも１
種類で良くなる。
平坦部分をサンプルホールドすることにより、サンプル
ホールドされた信号には雑音がなく、この雑音のない信
号を利用することにより形成された信号処理結果、例え
ば、画像が高画質になる。サンプルホールドパルスも１
種類で良くなる。
【００３０】
【実施例】以下、本発明固体撮像装置の一実施例につい
て図面を参照して説明する。なお、以下に参照する図面
において、上記の図５〜図７に示したものに対応するも
のには同一の符号を付けている。
て図面を参照して説明する。なお、以下に参照する図面
において、上記の図５〜図７に示したものに対応するも
のには同一の符号を付けている。
【００３１】図１は本実施例による固体撮像装置をＣＣ
Ｄリニアセンサに適用した例のうち、要部の模式的な構
成を示している。
Ｄリニアセンサに適用した例のうち、要部の模式的な構
成を示している。
【００３２】図１において、ＣＣＤリニアセンサ１は、
約5000個の光電変換画素Ｐ（ＰＯ，ＰＥ）が一列に配列
された光センサ２を有し、この光センサ２の奇数番目の
光電変換画素ＰＯ（Ｐ１，Ｐ３，…）が読出ゲート電極
４を通じて第１の電荷転送素子としてのＣＣＤレジスタ
αに接続されている。ＣＣＤレジスタαは、レジスタα
１，α２，…を備えている。
約5000個の光電変換画素Ｐ（ＰＯ，ＰＥ）が一列に配列
された光センサ２を有し、この光センサ２の奇数番目の
光電変換画素ＰＯ（Ｐ１，Ｐ３，…）が読出ゲート電極
４を通じて第１の電荷転送素子としてのＣＣＤレジスタ
αに接続されている。ＣＣＤレジスタαは、レジスタα
１，α２，…を備えている。
【００３３】また、光センサ２の偶数番目の光電変換画
素ＰＥ（Ｐ２，Ｐ４，…）が読出ゲート電極４を通じて
第２の電荷転送素子としてのＣＣＤレジスタβに接続さ
れている。ＣＣＤレジスタβは、レジスタβ１，β２，
…を備えている。
素ＰＥ（Ｐ２，Ｐ４，…）が読出ゲート電極４を通じて
第２の電荷転送素子としてのＣＣＤレジスタβに接続さ
れている。ＣＣＤレジスタβは、レジスタβ１，β２，
…を備えている。
【００３４】なお、読出ゲート電極４は、読出ゲートパ
ルスφＴＧの入力端子５に接続されている。また、光セ
ンサ２の光電変換画素Ｐのうち、光電変換画素Ｐ１〜Ｐ
３０までの各画素は光学的黒基準となる画素であり、光
電変換画素Ｐ３１，Ｐ３２は、無効画素であり、それ以
降の光電変換画素Ｐ３３〜Ｐ５０３２（図示していな
い）は有効光電変換画素である。
ルスφＴＧの入力端子５に接続されている。また、光セ
ンサ２の光電変換画素Ｐのうち、光電変換画素Ｐ１〜Ｐ
３０までの各画素は光学的黒基準となる画素であり、光
電変換画素Ｐ３１，Ｐ３２は、無効画素であり、それ以
降の光電変換画素Ｐ３３〜Ｐ５０３２（図示していな
い）は有効光電変換画素である。
【００３５】ＣＣＤレジスタαの出力側に配置されてい
る８個のレジスタα１〜α８は、ダミーレジスタ（ダミ
ービットという場合もある）５７である。また、ＣＣＤ
レジスタ５８の出力側に配置されている８個のレジスタ
β１〜β８もダミーレジスタ５８である。ダミーレジス
タ５７，５８は、読出ゲート電極４を介して光センサ２
の光電変換画素Ｐに接続されていないレジスタであり黒
基準用素子となる。
る８個のレジスタα１〜α８は、ダミーレジスタ（ダミ
ービットという場合もある）５７である。また、ＣＣＤ
レジスタ５８の出力側に配置されている８個のレジスタ
β１〜β８もダミーレジスタ５８である。ダミーレジス
タ５７，５８は、読出ゲート電極４を介して光センサ２
の光電変換画素Ｐに接続されていないレジスタであり黒
基準用素子となる。
【００３６】ＣＣＤレジスタαのうち、レジスタα２以
降の各レジスタは、１つ置きに、クロックφ１ａの入力
端子１０とクロックφ２ａの入力端子１２とに接続され
ている。クロックφ１ａとクロックφ２ａとは互いに逆
相の第１の２相転送クロックを構成する。出力側の最後
のレジスタα１は、クロックφ２Ｌの入力端子１４に接
続されるとともに、第１の信号変換部としてのフローテ
ィングディフュージョン部（ＦＤ）１６に接続されてい
る。このフローティングディフュージョン部１６の出力
側はバッファ１８を通じて出力端子２０に接続される。
出力端子２０には、信号Ｖ１１が表れる。
降の各レジスタは、１つ置きに、クロックφ１ａの入力
端子１０とクロックφ２ａの入力端子１２とに接続され
ている。クロックφ１ａとクロックφ２ａとは互いに逆
相の第１の２相転送クロックを構成する。出力側の最後
のレジスタα１は、クロックφ２Ｌの入力端子１４に接
続されるとともに、第１の信号変換部としてのフローテ
ィングディフュージョン部（ＦＤ）１６に接続されてい
る。このフローティングディフュージョン部１６の出力
側はバッファ１８を通じて出力端子２０に接続される。
出力端子２０には、信号Ｖ１１が表れる。
【００３７】同様に、ＣＣＤレジスタβのうち、レジス
タβ２以降の各レジスタは、１つ置きに、クロックφ２
ｂの入力端子３２とクロックφ２ａの入力端子３０とに
接続されている。クロックφ１ｂとクロックφ２ｂとは
互いに逆相の第２の２相転送クロックを構成する。出力
側の最後のレジスタβ１は、クロックφ１Ｌの入力端子
３４に接続されるとともに、フローティングディフュー
ジョン部３６に接続されている。このフローティングデ
ィフュージョン部３６の出力側はバッファ３８を通じて
出力端子４０に接続される。出力端子４０には、信号Ｖ
１２が表れる。
タβ２以降の各レジスタは、１つ置きに、クロックφ２
ｂの入力端子３２とクロックφ２ａの入力端子３０とに
接続されている。クロックφ１ｂとクロックφ２ｂとは
互いに逆相の第２の２相転送クロックを構成する。出力
側の最後のレジスタβ１は、クロックφ１Ｌの入力端子
３４に接続されるとともに、フローティングディフュー
ジョン部３６に接続されている。このフローティングデ
ィフュージョン部３６の出力側はバッファ３８を通じて
出力端子４０に接続される。出力端子４０には、信号Ｖ
１２が表れる。
【００３８】また、フローティングディフュージョン部
１６，３６の出力側には、ＦＥＴ１７，３７のソース側
が接続されている。ＦＥＴ１７，３７のゲート、いわゆ
るリセットゲートは、それぞれ、リセットゲートパルス
（必要に応じてリセットゲートクロックという）φＲ
１，φＲ２の入力端子１９，３９に接続されている。な
お、入力端子１９，３９に供給されるリセットゲートパ
ルスφＲ１，φＲ２は共通であるので、図１例におい
て、入力端子１９，３９を共通接続しておいてもよい。
ＦＥＴ１７，３７のドレイン、いわゆるリセットドレイ
ンは共通に接続され電源電圧ＶDDの入力端子２１に接続
されている。
１６，３６の出力側には、ＦＥＴ１７，３７のソース側
が接続されている。ＦＥＴ１７，３７のゲート、いわゆ
るリセットゲートは、それぞれ、リセットゲートパルス
（必要に応じてリセットゲートクロックという）φＲ
１，φＲ２の入力端子１９，３９に接続されている。な
お、入力端子１９，３９に供給されるリセットゲートパ
ルスφＲ１，φＲ２は共通であるので、図１例におい
て、入力端子１９，３９を共通接続しておいてもよい。
ＦＥＴ１７，３７のドレイン、いわゆるリセットドレイ
ンは共通に接続され電源電圧ＶDDの入力端子２１に接続
されている。
【００３９】次に図１例の動作について図２の動作説明
図及び図３のタイミングチャートをも参照して説明す
る。
図及び図３のタイミングチャートをも参照して説明す
る。
【００４０】図３の時点ｔ０〜ｔ１の読出期間Ｒにおい
て、図３Ａに示すラインクロックに対応する読出ゲート
パルスφＴＧが入力端子５を通じて読出ゲート電極４に
供給されると、光センサ２の各光電変換画素Ｐ（ＰＯ＝
Ｐ１，Ｐ３…，ＰＥ＝Ｐ２，Ｐ４…）に蓄積されていた
電荷Ｑ１，Ｑ２，…（図２参照）が、矢印で示すよう
に、ＣＣＤレジスタα，βの対応するレジスタに一度に
転送される。
て、図３Ａに示すラインクロックに対応する読出ゲート
パルスφＴＧが入力端子５を通じて読出ゲート電極４に
供給されると、光センサ２の各光電変換画素Ｐ（ＰＯ＝
Ｐ１，Ｐ３…，ＰＥ＝Ｐ２，Ｐ４…）に蓄積されていた
電荷Ｑ１，Ｑ２，…（図２参照）が、矢印で示すよう
に、ＣＣＤレジスタα，βの対応するレジスタに一度に
転送される。
【００４１】すなわち、奇数番目の光電変換画素Ｐ１，
Ｐ３，…に蓄積されている電荷Ｑ１，Ｑ３，…，Ｑ２
９，Ｑ３１，…は、クロックφ１ａがハイレベルになっ
ているレジスタα９，α１１，…，α３７，α３９…に
それぞれ転送される。偶数番目の光電変換画素Ｐ２，Ｐ
４，…，Ｐ３０，Ｐ３２，…に蓄積されている電荷Ｑ
２，Ｑ４，…，Ｑ３０，Ｑ３２，…は、クロックφ１ｂ
がハイレベルになっているレジスタβ１０，β１２，
…，β３８，β４０…にそれぞれ転送される。
Ｐ３，…に蓄積されている電荷Ｑ１，Ｑ３，…，Ｑ２
９，Ｑ３１，…は、クロックφ１ａがハイレベルになっ
ているレジスタα９，α１１，…，α３７，α３９…に
それぞれ転送される。偶数番目の光電変換画素Ｐ２，Ｐ
４，…，Ｐ３０，Ｐ３２，…に蓄積されている電荷Ｑ
２，Ｑ４，…，Ｑ３０，Ｑ３２，…は、クロックφ１ｂ
がハイレベルになっているレジスタβ１０，β１２，
…，β３８，β４０…にそれぞれ転送される。
【００４２】次に、時点ｔ１〜ｔ２に示すように、クロ
ックφ１ｂがローレベルになり、クロックφ２ｂがハイ
レベルになると、ＣＣＤレジスタβ側の各レジスタに蓄
積された電荷Ｑがそれぞれ１つ下流側のレジスタに転送
される。すなわち、レジスタβ１０，…，β３８，β４
０，…に蓄積されていた各電荷Ｑ２，…，Ｑ３０，Ｑ３
２，…がそれぞれレジスタβ９，…，β３７，β３９，
…に転送される。この時点ｔ１〜ｔ２の間で、ＣＣＤレ
ジスタαに供給されているクロックφ１ａ，φ１ｂの値
は変化しないので、ＣＣＤレジスタα側での電荷の転送
動作が行われない。
ックφ１ｂがローレベルになり、クロックφ２ｂがハイ
レベルになると、ＣＣＤレジスタβ側の各レジスタに蓄
積された電荷Ｑがそれぞれ１つ下流側のレジスタに転送
される。すなわち、レジスタβ１０，…，β３８，β４
０，…に蓄積されていた各電荷Ｑ２，…，Ｑ３０，Ｑ３
２，…がそれぞれレジスタβ９，…，β３７，β３９，
…に転送される。この時点ｔ１〜ｔ２の間で、ＣＣＤレ
ジスタαに供給されているクロックφ１ａ，φ１ｂの値
は変化しないので、ＣＣＤレジスタα側での電荷の転送
動作が行われない。
【００４３】次に、時点ｔ２以降で、ＣＣＤレジスタα
側に供給される互いに逆相の２相の転送クロックφ１
ａ，φ１ｂの繰り返し反転動作を開始させることで、所
定時点毎に、レジスタα１，β１から、電荷が組｛電荷
（Ｑ１，Ｑ２）、電荷（Ｑ３，Ｑ４）、…、電荷（Ｑ３
１，Ｑ３２）、電荷（Ｑ３３，Ｑ３４）、…｝の状態、
いわゆる同相でフローティングディフュージョン部１
６，３６に順次転送される。
側に供給される互いに逆相の２相の転送クロックφ１
ａ，φ１ｂの繰り返し反転動作を開始させることで、所
定時点毎に、レジスタα１，β１から、電荷が組｛電荷
（Ｑ１，Ｑ２）、電荷（Ｑ３，Ｑ４）、…、電荷（Ｑ３
１，Ｑ３２）、電荷（Ｑ３３，Ｑ３４）、…｝の状態、
いわゆる同相でフローティングディフュージョン部１
６，３６に順次転送される。
【００４４】そして、フローティングディフュージョン
部１６，３６において、電荷が電圧信号に変換された
後、バッファ１８，３８を通じて出力端子２０，４０に
同相の２相出力信号Ｖ１１，Ｖ１２（図３Ｉ，Ｊ参照）
として表れる。図３Ｉ，Ｊにおいて、電荷Ｑ２９〜Ｑ３
４に対応する信号を信号Ｓ２９〜Ｓ３４で表している。
部１６，３６において、電荷が電圧信号に変換された
後、バッファ１８，３８を通じて出力端子２０，４０に
同相の２相出力信号Ｖ１１，Ｖ１２（図３Ｉ，Ｊ参照）
として表れる。図３Ｉ，Ｊにおいて、電荷Ｑ２９〜Ｑ３
４に対応する信号を信号Ｓ２９〜Ｓ３４で表している。
【００４５】なお、フローティングディフュージョン部
１６，３６において、電圧信号に変換された電荷は、Ｆ
ＥＴ１７，３７のゲートに端子１９，３９から図３Ｈに
示すリセットゲートパルスφＲ１（φＲ２も全く同じ信
号）が供給されることで、ドレイン側から端子２１を通
じて電源電圧ＶDD側に掃き出される。
１６，３６において、電圧信号に変換された電荷は、Ｆ
ＥＴ１７，３７のゲートに端子１９，３９から図３Ｈに
示すリセットゲートパルスφＲ１（φＲ２も全く同じ信
号）が供給されることで、ドレイン側から端子２１を通
じて電源電圧ＶDD側に掃き出される。
【００４６】図３から分かるように、このリセットゲー
トパルスφＲ１の発生タイミングは、電荷転送間、言い
換えれば、信号期間Ｔと次の信号期間Ｔ（例えば、図３
Ｉ，Ｊ参照）の間に発生すればよいので、リセットゲー
トパルスφＲ１の立ち下がりエッジである遷移部が信号
期間Ｔ外に存在することになる。したがって、その信号
期間Ｔには、その遷移部を原因とする雑音がのることが
ない。このため、クロックの周期を短く、すなわち、ク
ロックの高周波・高速化を図っても、出力信号Ｖ１１，
Ｖ１２の信号期間Ｔ内に雑音の発生がない。
トパルスφＲ１の発生タイミングは、電荷転送間、言い
換えれば、信号期間Ｔと次の信号期間Ｔ（例えば、図３
Ｉ，Ｊ参照）の間に発生すればよいので、リセットゲー
トパルスφＲ１の立ち下がりエッジである遷移部が信号
期間Ｔ外に存在することになる。したがって、その信号
期間Ｔには、その遷移部を原因とする雑音がのることが
ない。このため、クロックの周期を短く、すなわち、ク
ロックの高周波・高速化を図っても、出力信号Ｖ１１，
Ｖ１２の信号期間Ｔ内に雑音の発生がない。
【００４７】図４は、図１例のＣＣＤリニアセンサ１と
これに接続される信号処理回路７２の構成例を示してい
る。
これに接続される信号処理回路７２の構成例を示してい
る。
【００４８】すなわち、上記信号期間Ｔの信号Ｓを有す
る信号Ｖ１１，Ｖ１２は、このＣＣＤリニアセンサ１の
出力端子２０，４０にそれぞれ接続されるサンプルホー
ルド回路７４，７６によって端子７７から供給される共
通のサンプルホールドパルスＳＨによりサンプルホール
ドされた後、これらサンプルホールド回路７４，７６の
出力側に接続されるＡ／Ｄ変換器７８，８０によりデジ
タル信号ＤＳ１１，ＤＳ１２に変換され、出力端子８
２，８４を通じて使用に供されることになる。図５例に
よれば、高周波・高速並列信号処理が可能になる。
る信号Ｖ１１，Ｖ１２は、このＣＣＤリニアセンサ１の
出力端子２０，４０にそれぞれ接続されるサンプルホー
ルド回路７４，７６によって端子７７から供給される共
通のサンプルホールドパルスＳＨによりサンプルホール
ドされた後、これらサンプルホールド回路７４，７６の
出力側に接続されるＡ／Ｄ変換器７８，８０によりデジ
タル信号ＤＳ１１，ＤＳ１２に変換され、出力端子８
２，８４を通じて使用に供されることになる。図５例に
よれば、高周波・高速並列信号処理が可能になる。
【００４９】このように上記した実施例によれば、ＣＣ
Ｄレジスタαに供給される第１の２相転送クロックφ１
ａ，φ２ａに対してＣＣＤレジスタβに供給される第２
の２相転送クロックφ１ｂ，φ２ｂを１／２クロック分
ずらすようにしている（従来の技術では、ＣＣＤレジス
タα，βに供給される２相の転送クロックは同一のクロ
ックφ１，φ２である。：図６参照）。このため、フロ
ーティングディフュージョン部１６，３６から同相の信
号Ｖ１１，Ｖ１２を出力することができる。
Ｄレジスタαに供給される第１の２相転送クロックφ１
ａ，φ２ａに対してＣＣＤレジスタβに供給される第２
の２相転送クロックφ１ｂ，φ２ｂを１／２クロック分
ずらすようにしている（従来の技術では、ＣＣＤレジス
タα，βに供給される２相の転送クロックは同一のクロ
ックφ１，φ２である。：図６参照）。このため、フロ
ーティングディフュージョン部１６，３６から同相の信
号Ｖ１１，Ｖ１２を出力することができる。
【００５０】出力される信号Ｖ１１，Ｖ１２が同相であ
るので、必然的に、信号期間とクロック（リセットゲー
トパルスφＲ１）の立ち下がり部分、すなわち遷移部分
とが時間的に分離され、信号期間にカップリングを原因
とする雑音がのることがなくなる。したがって、クロッ
クの高周波化・高速化を図ることが可能になり、信号処
理の高周波化・高速化ができる。
るので、必然的に、信号期間とクロック（リセットゲー
トパルスφＲ１）の立ち下がり部分、すなわち遷移部分
とが時間的に分離され、信号期間にカップリングを原因
とする雑音がのることがなくなる。したがって、クロッ
クの高周波化・高速化を図ることが可能になり、信号処
理の高周波化・高速化ができる。
【００５１】結果として、信号期間が平坦になり、この
平坦部分をサンプルホールドすることにより、サンプル
ホールドされた信号には雑音がなく、この雑音のない信
号を利用することにより形成された信号処理結果、例え
ば、画像が高画質になる。図４に示したようにサンプル
ホールドパルスＳＨも１種類で良く、かつサンプルホー
ルドタイミングの時間の調整が容易である。
平坦部分をサンプルホールドすることにより、サンプル
ホールドされた信号には雑音がなく、この雑音のない信
号を利用することにより形成された信号処理結果、例え
ば、画像が高画質になる。図４に示したようにサンプル
ホールドパルスＳＨも１種類で良く、かつサンプルホー
ルドタイミングの時間の調整が容易である。
【００５２】なお、上記した実施例はＣＣＤリニアセン
サに本発明を適用した例であるが、ＣＣＤエリアセンサ
にも同様に適用できる。
サに本発明を適用した例であるが、ＣＣＤエリアセンサ
にも同様に適用できる。
【００５３】また、本発明は上記の実施例に限らず本発
明の要旨を逸脱することなく種々の構成を採り得ること
はもちろんである。
明の要旨を逸脱することなく種々の構成を採り得ること
はもちろんである。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
第１及び第２の電荷転送素子にそれぞれ供給される第１
及び第２の２相転送クロックのうちいずれか一方の２相
転送クロックを１／２クロック分ずらすようにしてい
る。このため、第１及び第２の信号変換部から同相の信
号を出力することができるという効果が得られる。
第１及び第２の電荷転送素子にそれぞれ供給される第１
及び第２の２相転送クロックのうちいずれか一方の２相
転送クロックを１／２クロック分ずらすようにしてい
る。このため、第１及び第２の信号変換部から同相の信
号を出力することができるという効果が得られる。
【００５５】出力される信号が同相であるので、必然的
に、信号期間とクロック（リセットゲートパルス）の立
ち下がり部分、すなわち遷移部分とが時間的に分離さ
れ、信号期間にカップリングを原因とする雑音がのるこ
とがなくなる。したがって、クロックの高周波化・高速
化を図ることが可能になり、信号処理の高周波化・高速
化ができるという効果も得られる。
に、信号期間とクロック（リセットゲートパルス）の立
ち下がり部分、すなわち遷移部分とが時間的に分離さ
れ、信号期間にカップリングを原因とする雑音がのるこ
とがなくなる。したがって、クロックの高周波化・高速
化を図ることが可能になり、信号処理の高周波化・高速
化ができるという効果も得られる。
【００５６】結果として、信号期間が平坦になり、この
平坦部分をサンプルホールドすることにより、サンプル
ホールドされた信号には雑音がなく、この雑音のない信
号を利用することにより形成された信号処理結果、例え
ば、画像が高画質になるという派生的な効果も得られ
る。サンプルホールドパルスも１種類で良くなるという
派生的な効果が得られる。
平坦部分をサンプルホールドすることにより、サンプル
ホールドされた信号には雑音がなく、この雑音のない信
号を利用することにより形成された信号処理結果、例え
ば、画像が高画質になるという派生的な効果も得られ
る。サンプルホールドパルスも１種類で良くなるという
派生的な効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部構成を示す線図であ
る。
る。
【図２】図１例の動作説明に供される線図である。
【図３】図１例の動作説明に供されるタイミングチャー
トである。
トである。
【図４】本発明にかかるＣＣＤリニアセンサとその信号
処理回路の接続構成を示すブロック図である。
処理回路の接続構成を示すブロック図である。
【図５】一般的なＣＣＤリニアセンサの構成を示す回路
図である。
図である。
【図６】図５例の動作説明に供されるタイミングチャー
トである。
トである。
【図７】図５例のＣＣＤリニアセンサとその信号処理回
路の接続構成を示すブロック図である。
路の接続構成を示すブロック図である。
１ ＣＣＤリニアセンサ ２ 光センサ １６，３６ フローティングディフュージョン部 Ｐ 光電変換画素 Ｖ１１，Ｖ１２ 同相出力信号 α，β ＣＣＤレジスタ
Claims (1)
- 【請求項１】 複数の光電変換画素を有する光センサ
と、 この光センサの奇数番目の光電変換画素から読み出され
た電荷が互いに逆相の第１の２相転送クロックにより第
１の信号変換部へ転送される第１の電荷転送素子と、 上記光センサの偶数番目の光電変換画素から読み出され
た電荷が互いに逆相の第２の２相転送クロックにより第
２の信号変換部へ転送される第２の電荷転送素子とを備
える固体撮像素子において、 上記第１及び第２の２相転送クロックのうちいずれか一
方の２相転送クロックを１／２クロック分ずらして、上
記第１及び第２の信号変換部から同相の信号が出力され
るようにしたことを特徴とする固体撮像装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008562A JPH06225221A (ja) | 1993-01-21 | 1993-01-21 | 固体撮像素子 |
| DE69409139T DE69409139T2 (de) | 1993-01-21 | 1994-01-20 | Halbleiterbildaufnehmer mit hoher Taktgeschwindigkeit für verbesserte Bildqualität |
| EP94300424A EP0608130B1 (en) | 1993-01-21 | 1994-01-20 | Solid-state imaging device with fast clock speed for improved image quality |
| KR1019940001102A KR100341372B1 (ko) | 1993-01-21 | 1994-01-21 | 고체촬상장치 |
| US08/404,947 US5528642A (en) | 1993-01-21 | 1995-03-15 | Solid-state imaging device with fast clock speed for improved image quality |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008562A JPH06225221A (ja) | 1993-01-21 | 1993-01-21 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06225221A true JPH06225221A (ja) | 1994-08-12 |
Family
ID=11696526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008562A Pending JPH06225221A (ja) | 1993-01-21 | 1993-01-21 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06225221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11900360B2 (en) | 2012-04-04 | 2024-02-13 | Blackhawk Network, Inc. | System and method for using intelligent codes to add a stored-value card to an electronic wallet |
-
1993
- 1993-01-21 JP JP5008562A patent/JPH06225221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11900360B2 (en) | 2012-04-04 | 2024-02-13 | Blackhawk Network, Inc. | System and method for using intelligent codes to add a stored-value card to an electronic wallet |
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