JPH06224430A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、素子分離領域といわゆるコンケー
ブ型トランジスタとを設けた半導体装置において、素子
分離領を縮小化して高集積化を図るとともに、同トラン
ジスタの動作特性を低下させることなく信頼性の向上を
図る。 【構成】 単結晶シリコン基板11上に形成した多結晶シ
リコン層12に素子分離領域13を形成するとともに、単結
晶シリコン基板11に達する状態に多結晶シリコン層12に
形成した溝15と、その内壁およびその周囲の多結晶シリ
コン層12の表面とに形成したゲート絶縁膜16と、ゲート
絶縁膜16の表面に形成したゲート電極17と、溝15の両側
の多結晶シリコン層12に形成したソース・ドレイン領域
20，21とよりなるコンケーブ型トランジスタ22を形成し
たものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、素子分離領域といわゆ
るコンケーブ型のトランジスタとを設けた半導体装置お
よびその製造方法に関するものである。

【０００２】

【従来の技術】従来のいわゆるコンケーブ型トランジス
タと素子分離領域とを、図６の概略構成断面図により説
明する。図に示すように、単結晶シリコン基板５１の上
層には、素子形成領域５２を区分する素子分離領域５３
が設けられている。この素子分離領域５３は、ＬＯＣＯ
Ｓ法によって形成される。また上記単結晶シリコン基板
５１の素子形成領域５２には溝５４が設けられている。
その溝５４の内壁およびその周囲の単結晶シリコン基板
５１の表面とにはゲート絶縁膜５５が形成されている。
さらにゲート絶縁膜５５の表面にはゲート電極５６が設
けられている。また上記ゲート電極５６の両側の単結晶
シリコン基板５１の上層には、ＬＤＤ拡散層５７，５８
を介してソース・ドレイン領域５９，６０が形成されて
いる。このように、半導体装置５０は構成されている。

【０００３】上記半導体装置５０の製造方法を図７の製
造工程図により説明する。図７の（１）に示すように、
第１の工程では、通常のＬＯＣＯＳ法によって、単結晶
シリコン基板５１の上層に、素子形成領域５２を区分す
る素子分離領域５３を形成する。その後、ＬＯＣＯＳ法
で用いた非酸化性の膜（図示せず）を除去する。

【０００４】次いで図７の（２）に示す第２の工程を行
う。この工程では、単結晶シリコン基板５１の素子形成
領域５２の上層にＬＤＤ拡散層（５７），（５８）を形
成するためのイオン注入を行う。

【０００５】続いて図７の（３）に示すように、ホトリ
ソグラフィー技術とエッチングとによって、単結晶シリ
コン基板５１の素子形成領域５２に溝５４を設ける。次
いでイオン注入法によって、溝５４の底部側の単結晶シ
リコン基板５１の不純物濃度を調整して、形成しようと
するトランジスタのしきい値電圧を制御する。その後、
例えば化学的気相成長法によって、溝５４の内壁および
単結晶シリコン基板５１の表面に、ゲート絶縁膜５５を
成膜する。

【０００６】次いで図７の（４）に示すように、例えば
化学的気相成長法によって、溝５４の内部とともにゲー
ト絶縁膜５５の上面に、ゲート電極形成膜６１を成膜す
る。続いて、ホトリソグラフィー技術とエッチングとに
よって、２点鎖線で示す部分のゲート電極形成膜６１を
除去し、残したゲート電極形成膜（６１）でゲート電極
５６を形成する。さらに上記ゲート電極５６の両側の単
結晶シリコン基板５１の上層に、ソース・ドレイン領域
５９，６０を形成するためのイオン注入を行う。その
後、拡散処理によって、溝５４の両側の単結晶シリコン
基板５１の上層に、ＬＤＤ拡散層５７，５８を介してソ
ース・ドレイン領域５９，６０を形成する。

【０００７】

【発明が解決しようとする課題】上記説明した半導体装
置の構成では、素子分離領域がＬＯＣＯＳ法によって形
成されたものであるため、素子分離領域に占めるバーズ
ビークの面積は大きなものになる。このため、半導体装
置における素子分離領域の占める面積が大きくなるの
で、高集積化が困難になる。さらに素子分離領域の端部
には大きな応力が加わっているので、その部分に結晶欠
陥を生じる。このため、素子形成領域間にリーク電流が
発生するので、素子形成領域に設けたコンケーブ型トラ
ンジスタの信頼性は低下する。

【０００８】また上記半導体装置の製造方法では、ＬＯ
ＣＯＳ法によって、単結晶シリコン基板の上層に素子分
離領域を形成するので、素子分離領域に形成されるバー
ズビークは長く成長する。このため、半導体装置を小型
化することが困難になる。さらにＬＯＣＯＳ法の熱酸化
時の応力を緩和するために、単結晶シリコン基板の上面
に多結晶シリコン層を形成する方法も提案されている。
しかしながら、多結晶シリコン層に上記説明したコンケ
ーブ型トランジスタを形成すると、チャネル領域が多結
晶シリコン層に形成される。このため、チャネル抵抗が
高くなるので、トランジスタの動作特性が低下する。

【０００９】本発明は、いわゆるコンケーブ型トランジ
スタの動作特性に優れていて、かつ素子分離領域の信頼
性に優れた半導体装置およびその製造方法を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置およびその製造方法で
ある。すなわち、半導体装置としては、単結晶シリコン
基板上に形成した多結晶シリコン層に素子分離領域を形
成するとともに、当該多結晶シリコン層と単結晶シリコ
ン基板とにコンケーブ型トランジスタを形成したもので
ある。このコンケーブ型トランジスタは、単結晶シリコ
ン基板に達する状態に多結晶シリコン層に形成した溝
と、その内壁およびその周囲の多結晶シリコン層の表面
とに形成したゲート絶縁膜と、ゲート絶縁膜の表面に形
成したゲート電極と、溝の両側の多結晶シリコン層に形
成したソース・ドレイン領域とよりなる。または、上記
コンケーブ型トランジスタを形成するとともに、上記素
子分離領域を多結晶シリコン層と単結晶シリコン基板の
上層とに連続した状態に形成したものである。

【００１１】半導体装置の製造方法としては、第１の工
程で、単結晶シリコン基板の上面に多結晶シリコン層を
形成し、第２の工程で、多結晶シリコン層の上面に非酸
化層を形成した後、素子分離領域の形成領域上の当該非
酸化層を除去して、第３の工程で、熱酸化法によって、
素子分離領域の形成領域における多結晶シリコン層に素
子分離領域を形成する、または多結晶シリコン層とそれ
に連続する単結晶シリコン基板の上層とに素子分離領域
を形成する。次いで第４の工程で、単結晶シリコン基板
に達する状態に多結晶シリコン層に溝を形成し、第５の
工程で、溝の内壁およびその周囲の前記多結晶シリコン
層の表面とにゲート絶縁膜を形成する。続いて第６の工
程で、ゲート絶縁膜の表面にゲート電極を形成した後、
第７の工程で、溝の両側の多結晶シリコン層にソース・
ドレイン領域を形成する。

【００１２】

【作用】上記構造の半導体装置では、素子分離領域が多
結晶シリコン層に形成されている。または多結晶シリコ
ン層と単結晶シリコン基板の上層とに連続した状態に形
成されていることにより、素子分離領域にバーズビーク
がほとんど形成されない。このため、素子分離領域の形
成面積を小さくすることが可能になる。また素子分離領
域の端部に大きな応力は加わらないので、その部分に結
晶欠陥を生じない。このため、素子形成領域間にリーク
電流は発生しにくい。

【００１３】上記半導体装置の製造方法では、ＬＯＣＯ
Ｓ法の熱酸化によって、多結晶シリコン層に素子分離領
域を形成する、または多結晶シリコン層とそれに連続す
る単結晶シリコン基板の上層とに素子分離領域を形成す
ることにより、素子分離領域にはバーズビークが成長し
ない。また多結晶シリコン層によってＬＯＣＯＳ法の熱
酸化時の応力が緩和されるので、素子形成領域に結晶欠
陥は発生しない。さらに、多結晶シリコン層に単結晶シ
リコン基板に達する溝を形成して、その溝内に形成した
ゲート絶縁膜を介してゲート電極を設けたことにより、
コンケーブ型トランジスタのチャネル領域は単結晶シリ
コン基板に形成される。このため、従来の単結晶シリコ
ン基板に形成したコンケーブ型トランジスタと同等のチ
ャネル抵抗になる。

【００１４】

【実施例】本発明の第１の実施例を図１の概略構成断面
図により説明する。図に示すように、単結晶シリコン基
板１１上には多結晶シリコン層１２が形成されている。
この多結晶シリコン層１２には、ＬＯＣＯＳ法によって
形成した素子分離領域１３が設けられている。

【００１５】また上記素子分離領域１３によって区分さ
れた素子形成領域１４の多結晶シリコン層１２には、単
結晶シリコン基板１１に達する状態に溝１５が形成され
ている。上記溝１５の内壁およびその周囲の上記多結晶
シリコン層１２の表面にはゲート絶縁膜１６が成膜され
ている。このゲート絶縁膜１６は、例えば酸化シリコン
よりなる。また上記ゲート絶縁膜１６の表面にはゲート
電極１７が形成されている。このゲート電極１７は例え
ば多結晶シリコンよりなる。さらに上記溝１５の両側の
上記多結晶シリコン層１２にはＬＤＤ拡散層１８，１９
を介してソース・ドレイン領域２０，２１が形成されて
いる。上記の如くに、単結晶シリコン基板１１には、素
子分離領域１３と上記構成のいわゆるコンケーブ型トラ
ンジスタ２２とよりなる半導体装置１が形成されてい
る。

【００１６】上記構造の半導体装置１では、素子分離領
域１３を多結晶シリコン層１２に形成したことにより、
素子分離領域１３にバーズビークが形成されない。この
ため、素子分離領域１３の形成面積を小さくすることが
可能になる。さらに素子分離領域１３の端部には大きな
応力が加わっていないので、その部分に結晶欠陥を生じ
ない。このため、素子形成領域１４においてリーク電流
は発生しない。

【００１７】次に第２の実施例を図２の概略構成断面図
により説明する。なお図では、上記図１により説明した
と同様の構成部品には同一符号を付す。図に示すよう
に、半導体装置２は、上記第１の実施例で説明した半導
体装置（１）において、素子分離領域１３の形成状態を
変えたものである。すなわち、単結晶シリコン基板１１
上に形成した多結晶シリコン層１２と当該単結晶シリコ
ン基板１１の上層とに連続した状態に、素子分離領域１
３が形成されている。またコンケーブ型トランジスタ２
２は、上記第１の実施例で説明したと同様の位置に同様
の構成で形成されている。したがって、ここでの詳細な
説明は省略する。

【００１８】上記の如くに、素子分離領域１３を単結晶
シリコン基板１１の上層まで延長した状態に形成したこ
とにより、素子形成領域１３間の電気的な素子分離能力
は向上する。

【００１９】次に、上記半導体装置１を例にして、その
製造方法を図３，図４の製造工程図（その１），（その
２）により説明する。なお、各図で説明する構成部品の
うち、上記図１で説明したと同様のもには同一符号を付
す。図３の（１）に示すように、第１の工程では、例え
ば化学的気相成長法によって、単結晶シリコン基板１１
の上面に多結晶シリコン層１２を形成する。上記単結晶
シリコン基板１１には、例えば上層にｐ形ウェルを形成
したものを用いる。

【００２０】続いて図３の（２）に示すように、第２の
工程を行う。この工程では、例えば通常の化学的気相成
長法によって、多結晶シリコン層１２の上面に非酸化層
３１を形成する。この非酸化層３１は、例えば窒化シリ
コンよりなる。続いて通常のホトリソグラフィー技術に
よって、素子分離領域の形成領域３２上に開口３３を設
けたエッチングマスク３４を、例えばレジストで形成す
る。さらに、通常の例えばドライエッチングによって、
素子分離領域の形成領域３２上の非酸化層３１（２点鎖
線で示す部分）を除去する。その後、上記エッチングマ
スク３４を、例えばアッシャー処理によって除去する。

【００２１】次いで図３の（３）に示すように、第３の
工程を行う。この工程では、通常のＬＯＣＯＳ法で行わ
れる熱酸化によって、素子分離領域の形成領域３２の多
結晶シリコン層１２に素子分離領域１３を形成する。こ
の熱酸化において、単結晶シリコン基板１１の上層まで
酸化して、多結晶シリコン層１２とそれに連続する単結
晶シリコン基板１１の上層とに当該素子分離領域１３を
形成してもよい。そして、例えばエッチングによって、
上記非酸化層３１を除去する。

【００２２】その後図４の（４）に示すように、第４の
工程を行う。この工程では、まずイオン注入法によっ
て、多結晶シリコン層１２に、例えばｎ形の不純物を導
入する。導入した不純物は、後述する拡散処理によっ
て、ｎ^- ＬＤＤ拡散層〔図（４）では図示せず〕にな
る。次いで通常のホトリソグラフィー技術によって、素
子形成領域１４の所定位置に開口３５を設けたエッチン
グマスク３６を形成する。続いて例えばドライエッチン
グによって、多結晶シリコン層１２の２点鎖線で示す部
分を除去して溝１５を形成する。この溝１５は、少なく
とも、単結晶シリコン基板１１に達する状態に形成され
る。そして上記エッチングマスク３６を、例えばアッシ
ャー処理によって除去する。

【００２３】次いで図４の（５）に示すように、第５の
工程を行う。この工程では、通常の化学的気相成長法に
よって、溝１５の内壁および多結晶シリコン層１２の表
面とにゲート絶縁膜１６を成膜する。このゲート絶縁膜
１６は、例えば酸化シリコンまたは窒化シリコンあるい
は酸化シリコンと窒化シリコンの積層膜等によって形成
される。

【００２４】続いて図４の（６）に示すように、第６の
工程を行う。この工程では、通常の化学的気相成長法に
よって、ゲート絶縁膜１６の表面にゲート電極形成膜３
７を形成する。このゲート電極形成膜３７は、例えば不
純物を含む多結晶シリコンよりなる。そして通常のホト
リソグラフィー技術によって、ゲート電極を形成する所
定位置にエッチングマスク３８を形成する。続いて例え
ばドライエッチングによって、エッチングマスク３８に
覆われていないゲート電極形成膜３７（２点鎖線で示す
部分）を除去することにより、残したゲート電極形成膜
（３７）でゲート電極１７を形成する。そして上記エッ
チングマスク３８を、例えばアッシャー処理によって除
去する。

【００２５】その後図４の（７）に示すように、第７の
工程を行う。この工程では、例えば上記素子分離領域１
３とゲート電極１７とをマスクにした通常のイオン注入
法によって、上記溝１５の両側の多結晶シリコン層１２
に、例えばｎ形の不純物を導入する。その後、拡散処理
によって、上記ｎ形の不純物を導入した領域およびその
近傍に当該ｎ形の不純物を拡散して、ソース・ドレイン
領域（ｎ⁺ ソース・ドレイン領域）２０，２１を形成す
る。また先に導入したｎ形の不純物を拡散することによ
って、溝１５と上記ソース・ドレイン領域２０，２１間
にＬＤＤ拡散層（ｎ^- ＬＤＤ拡散層）１８，１９を形成
する。上記の如くして、コンケーブ型トランジスタ２２
が形成される。そして半導体装置１が完成する。

【００２６】その後、図５に示すように、例えば通常の
化学的気相成長法によって、上記素子分離領域１３やコ
ンケーブ型トランジスタ２２を覆う状態に層間絶縁膜４
１を形成する。次いで通常のホトリソグラフィー技術と
エッチングとによって、上記層間絶縁膜４１の所定の位
置にコンタクトホール４２，４３を形成する。続いて例
えばスパッタ法によって、上記コンタクトホール４２，
４３の内部と上記層間絶縁膜４１の上面とに配線形成膜
（４４）を形成する。その後、ホトリソグラフィー技術
とエッチングとによって、配線形成膜（４４）をパター
ニングして、配線４５，４６を形成する。

【００２７】上記半導体装置１の製造方法では、ＬＯＣ
ＯＳ法の熱酸化によって、多結晶シリコン層１２に素子
分離領域１３を形成することにより、素子分離領域１３
にバーズビークは形成されない。また多結晶シリコン層
１２によってＬＯＣＯＳ法の熱酸化時の応力が緩和され
るので、素子分離領域１３近傍の素子形成領域１４に結
晶欠陥は発生しない。さらに、多結晶シリコン層１２に
単結晶シリコン基板１１に達する溝１５を形成して、そ
の溝１５の内壁にゲート絶縁膜１６を介してゲート電極
１７を形成したことにより、コンケーブ型トランジスタ
２２のチャネル領域２３は単結晶シリコン基板１１に形
成される。このため、従来の単結晶シリコン基板に形成
したコンケーブ型トランジスタと同等のチャネル抵抗に
なる。

【００２８】なお上記図４の（４）で説明した第４の工
程を行った後、例えばイオン注入法によって、溝１５の
底部の単結晶シリコン基板１１の上層にｐ形の不純物を
導入することによりｐ形領域を形成して、コンケーブ型
トランジスタ２２のしきい値電圧を調整することも可能
である。また上記説明では、ｐ形のコンケーブ型トラン
ジスタ１の製造方法を説明したが、ウェルの導電形や導
入する不純物の導電形を変えることにより、ｎ形のコン
ケーブ型トランジスタも上記同様のプロセスによって形
成するとが可能である。

【００２９】

【発明の効果】以上、説明したように本発明によれば、
素子分離領域を多結晶シリコン層に形成する、または多
結晶シリコン層とそれに連続する単結晶シリコン基板の
上層に形成したので、素子分離領域にバーズビークが形
成されない。このため、素子分離領域の形成面積を小さ
くすることが可能になるので、高集積化が図れる。また
素子分離領域の端部側の素子形成領域に結晶欠陥を生じ
ないので、リーク電流が発生しなくなる。このため、コ
ンケーブ型トランジスタの信頼性を向上することができ
る。さらに、多結晶シリコン層に単結晶シリコン基板に
達する溝を形成して、その溝内にゲート絶縁膜を介して
ゲート電極を形成したので、コンケーブ型トランジスタ
のチャネル領域は単結晶シリコン基板に形成できる。こ
のため、従来の単結晶シリコン基板に形成したコンケー
ブ型トランジスタと同等のチャネル抵抗になるので、ト
ランジスタ動作特性は低下しない。

【図面の簡単な説明】

【図１】第１の実施例の概略構成断面図である。

【図２】第２の実施例の概略構成断面図である。

【図３】実施例の製造工程図（その１）である。

【図４】実施例の製造工程図（その２）である。

【図５】配線の形成説明図である。

【図６】従来例の概略構成断面図である。

【図７】従来例の製造工程図である。

【符号の説明】

１ 半導体装置 ２ 半導体装置 １１ 単結晶シリコン基板 １２ 多結晶シリコン層 １３ 素子分離領域 １５ 溝 １６ ゲート絶縁膜 １７ ゲート電極 ２０ ソース・ドレイン領域（ｎ⁺ ソース・ドレイン領
域） ２１ ソース・ドレイン領域（ｎ⁺ ソース・ドレイン領
域） ２２ コンケーブ型トランジスタ ３１ 非酸化層 ３２ 素子分離領域の形成領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｖ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 単結晶シリコン基板上に形成した多結晶
   シリコン層と、 前記単結晶シリコン基板に達する状態に前記多結晶シリ
   コン層に形成した溝と、前記溝の内壁およびその周囲の
   前記多結晶シリコン層の表面とに形成したゲート絶縁膜
   と、前記ゲート絶縁膜の表面に形成したゲート電極と、
   前記溝の両側の前記多結晶シリコン層に形成したソース
   ・ドレイン領域とよりなるコンケーブ型トランジスタ
   と、 前記多結晶シリコン層に形成した素子分離領域とを設け
   たことを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記素子分離領域を、前記多結晶シリコン層と前記単結
   晶シリコン基板の上層とに連続した状態に形成したこと
   を特徴とする半導体装置。
3. 【請求項３】 単結晶シリコン基板の上面に多結晶シリ
   コン層を形成する第１の工程と、 前記多結晶シリコン層の上面に非酸化層を形成した後、
   素子分離領域の形成領域上の当該非酸化層を除去する第
   ２の工程と、 熱酸化法によって、素子分離領域の形成領域における前
   記多結晶シリコン層に素子分離領域を形成する、または
   前記多結晶シリコン層とそれに連続する単結晶シリコン
   基板の上層とに素子分離領域を形成する第３の工程と、 前記多結晶シリコン層に溝を形成する第４の工程と、 前記溝の内壁およびその周囲の前記多結晶シリコン層の
   表面とにゲート絶縁膜を形成する第５の工程と、 前記ゲート絶縁膜の表面にゲート電極を形成する第６の
   工程と、 前記溝の両側の前記多結晶シリコン層にソース・ドレイ
   ン領域を形成する第７の工程とを行うことを特徴とする
   半導体装置の製造方法。