JPH0621816A - Test circuit for d/a converter - Google Patents
Test circuit for d/a converterInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＤ／Ａコンバータテスト
回路に関する。BACKGROUND OF THE INVENTION The present invention relates to a D / A converter test circuit.
【０００２】[0002]
【従来の技術】半導体集積回路（以下、ＩＣともいう）
としてのＤ／Ａコンバータ単体のテストを行う場合アナ
ログ波形の解析が可能なアナログテスタが一般に用いら
れている。又、パソコンやワークステーションなどのデ
ィスプレイへの出力用のＤ／Ａコンバータは、パレット
用ＲＡＭや周辺制御回路と一緒に１チップ内に設けられ
ている。このため、上記Ｄ／Ａコンバータのテストを行
う場合は、デジタルテスタにアナログ波形の生成及び解
析を行うことができる機能のついたデジアナテスタが用
いられている。2. Description of the Related Art Semiconductor integrated circuits (hereinafter also referred to as ICs)
An analog tester capable of analyzing an analog waveform is generally used when the D / A converter alone is tested. Further, a D / A converter for outputting to a display such as a personal computer or a workstation is provided in one chip together with a palette RAM and a peripheral control circuit. Therefore, when the D / A converter is tested, a digital tester having a function capable of generating and analyzing an analog waveform is used as the digital tester.
【０００３】[0003]
【発明が解決しようとする課題】このような、パレット
用ＲＡＭや周辺制御回路と一緒に１チップ内に設けられ
たＤ／Ａコンバータをテストする際には、変換精度、す
なわち所定レベルのアナログ信号が得られるデジタル入
力をＤ／Ａコンバータに入力した時のＤ／Ａコンバータ
の出力と上記所定レベルとの差、及び変換速度の測定が
できれば良く、波形生成や高度の波形解析機能は必要が
ない。そしてＤ／Ａコンバータの変換精度はデジタルテ
スタのＤＣ（直流）測定ユニットを用いて十分測定可能
である。しかし、デジタルテスタはＩＣの出力遅延時間
といった時間的な測定分解能は高いが、元々デジタルの
出力を対象としているためアナログの出力を測定するに
はコンパレータの精度と分解能が不足している。このた
めデジタルテスタを用いただけではＤ／Ａコンバータの
出力の変換時間の測定ができないという問題があった。When testing the D / A converter provided in one chip together with the palette RAM and the peripheral control circuit, the conversion accuracy, that is, an analog signal of a predetermined level is to be tested. It is only necessary to be able to measure the difference between the output of the D / A converter and the above-mentioned predetermined level when the digital input that obtains the above is input to the D / A converter, and the conversion speed, and there is no need for waveform generation or advanced waveform analysis functions. . The conversion accuracy of the D / A converter can be sufficiently measured using the DC (direct current) measuring unit of the digital tester. However, although the digital tester has a high temporal measurement resolution such as an IC output delay time, since it is originally intended for a digital output, the accuracy and resolution of the comparator are insufficient to measure an analog output. Therefore, there is a problem that the conversion time of the output of the D / A converter cannot be measured only by using the digital tester.
【０００４】本発明は上記事情を考慮してなされたもの
であってデジタルテスタを用いてＤ／Ａコンバータの変
換時間の測定をも可能にすることのできるＤ／Ａコンバ
ータテスト回路を提供することを目的とする。The present invention has been made in view of the above circumstances, and provides a D / A converter test circuit that can measure the conversion time of a D / A converter using a digital tester. With the goal.
【０００５】[0005]
【課題を解決するための手段】本発明によるＤ／Ａコン
バータテスト回路は、第１のＤ／Ａコンバータの出力と
第２のＤ／Ａコンバータの出力とを比較し、その差に応
じた値の論理レベル信号を出力する第１の比較手段と、
第２のＤ／Ａコンバータの出力と第３のＤ／Ａコンバー
タの出力とを比較し、その差に応じた値の論理レベル信
号を出力する第２の比較手段と、第３のＤ／Ａコンバー
タの出力と第１のＤ／Ａコンバータの出力とを比較し、
その差に応じた値の論理レベル信号を出力する第３の比
較手段とを備え、前記第１、第２、第３の比較手段は前
記第１、第２、第３のＤ／Ａコンバータとともに１チッ
プ上に形成されることを特徴とする。A D / A converter test circuit according to the present invention compares an output of a first D / A converter with an output of a second D / A converter and outputs a value corresponding to the difference. First comparing means for outputting a logic level signal of
Second comparing means for comparing the output of the second D / A converter with the output of the third D / A converter and outputting a logic level signal having a value corresponding to the difference; and a third D / A. Comparing the output of the converter with the output of the first D / A converter,
Third comparing means for outputting a logic level signal having a value corresponding to the difference, and the first, second and third comparing means together with the first, second and third D / A converters. It is characterized in that it is formed on one chip.
【０００６】[0006]
【作用】このように構成された本発明のＤ／Ａコンバー
タテスト回路において、３つのＤ／Ａコンバータ内の２
つのＤ／Ａコンバータの出力をコンパレートレベルとし
て用いることによって、残りの１つのＤ／Ａコンバータ
の出力が基準値の範囲に入っているかどうかを“１”又
は“０”のデジタル値として得ることが可能となる。こ
れによりデジタルテスタ用いることによって、Ｄ／Ａコ
ンバータの変換速度の測定を行うことができる。In the D / A converter test circuit of the present invention thus constructed, 2 of the 3 D / A converters are used.
Using the output of one D / A converter as a comparator level to obtain whether the output of the remaining one D / A converter is within the range of the reference value as a digital value of "1" or "0". Is possible. Thus, the conversion speed of the D / A converter can be measured by using the digital tester.
【０００７】[0007]
【実施例】本発明によるＤ／Ａコンバータテスト回路の
第１の実施例の構成を図１に示す。この実施例のＤ／Ａ
コンバータテスト回路は、３個のＤ／Ａコンバータ２
ａ、２ｂ、２ｃを有するデジアナ混在ＩＣに用いられ、
３個のコンパレータ８ａ、８ｂ、８ｃをＤ／Ａコンバー
タ２ａ、２ｂ、２ｃとともに１チップ上に設けたもので
ある。３個のＤ／Ａコンバータ２ａ、２ｂ、２ｃは、図
示しないデジタルテスタから送出されるクロックに基づ
いて動作し、クロックの入力直前に入力されたｎビット
のデジタル信号を対応するアナログ信号に変換する。コ
ンパレータ８ａはＤ／Ａコンバータ２ａと２ｂの分岐さ
れた出力の差に応じた値の信号を出力する。例えば出力
の差が正か又は零に等しい場合は論理“１”レベルの信
号を出力し、出力の差が負の場合は論理“０”レベルの
信号を出力する。コンパレータ８ｂはＤ／Ａコンバータ
２ｂと２ｃの分岐された出力の差に応じた値の信号を出
力する。又コンパレータ８ｃはＤ／Ａコンバータ２ｃと
２ａの分岐された出力の差に応じた値の信号の出力す
る。なお、Ｄ／Ａコンバータ２ａ、２ｂ、２ｃの分岐さ
れたもう一方の出力は通常の出力として図示していない
他の装置に送られる。1 shows the configuration of a first embodiment of a D / A converter test circuit according to the present invention. D / A of this embodiment
The converter test circuit consists of three D / A converters 2
Used in a digital-analog mixed IC having a, 2b, 2c,
The three comparators 8a, 8b and 8c are provided on one chip together with the D / A converters 2a, 2b and 2c. The three D / A converters 2a, 2b, 2c operate based on a clock sent from a digital tester (not shown), and convert an n-bit digital signal input immediately before the clock input into a corresponding analog signal. . The comparator 8a outputs a signal having a value corresponding to the difference between the branched outputs of the D / A converters 2a and 2b. For example, when the output difference is positive or equal to zero, a logic "1" level signal is output, and when the output difference is negative, a logic "0" level signal is output. The comparator 8b outputs a signal having a value corresponding to the difference between the branched outputs of the D / A converters 2b and 2c. Further, the comparator 8c outputs a signal having a value corresponding to the difference between the branched outputs of the D / A converters 2c and 2a. The other branched output of the D / A converters 2a, 2b, 2c is sent to another device (not shown) as a normal output.
【０００８】次に第１の実施例の作用をＤ／Ａコンバー
タ２ａの変換時間の測定の場合を例にとって説明する。
このＤ／Ａコンバータ２ａにｎビットのデジタルデータ
Ａ０を入力した時に得られる出力をＶ（Ａ０）、ｎビッ
トのデジタルデータＡ１を入力した時に得られる出力を
Ｖ（Ａ１）とし、Ｄ／Ａコンバータ２ａの出力が値Ｖ
（Ａ０）から値Ｖ（Ａ１）（＞Ｖ（Ａ０））に変化する
までの時間を測定するものとする。この場合、Ｄ／Ａコ
ンバータ２ｂ、及び２ｃの一方のＤ／Ａコンバータ、例
えばＤ／Ａコンバータ２ｂの入力として、ｎビットのデ
ジタルデータＡ１に最下位ビットデータ“１”を加算し
たｎビットのデジタルデータＡ１＋１ＬＳＢを予め入力
して、その出力をＶ（Ａ１＋１ＬＳＢ）（＞Ｖ（Ａ１）
とし、他方のＤ／Ａコンバータ２ｃの入力として、ｎビ
ットのデジタルデータＡ１から最下位ビットデータ
“１”を減算したｎビットデジタルデータＡ１−１ＬＳ
Ｂを予め入力してその出力をＶ（Ａ１−１ＬＳＢ）（＜
Ｖ（Ａ１））としておく。例えば、Ａ１が４ビットのデ
ジタルデータ「１０１０」の場合はデータＡ１＋１ＬＳ
Ｂは「１０１１」となり、データＡ１−１ＬＳＢは「１
００１」となる。この時Ｄ／Ａコンバータ２ａの出力の
値はＶ（Ａ０）とし、このＤ／Ａコンバータ２ａにはデ
ジタルデータＡ１が入力されているものとする。なお、
Ｄ／Ａコンバータ２ｂにはデジタルデータＡ１＋１ＬＳ
Ｂが入力され、Ｄ／Ａコンバータ２ｃにはデジタルデー
タＡ１−１ＬＳＢが入力されている。Next, the operation of the first embodiment will be described by taking the case of measuring the conversion time of the D / A converter 2a as an example.
The output obtained when n-bit digital data A0 is input to this D / A converter 2a is V (A0), and the output obtained when n-bit digital data A1 is input is V (A1). The output of 2a is the value V
The time from (A0) to the value V (A1) (> V (A0)) is measured. In this case, as one of the D / A converters of the D / A converters 2b and 2c, for example, the D / A converter 2b, the n-bit digital data obtained by adding the least significant bit data "1" to the n-bit digital data A1 is input. Data A1 + 1LSB is input in advance and the output is V (A1 + 1LSB) (> V (A1)
As the input of the other D / A converter 2c, the n-bit digital data A1-1LS obtained by subtracting the least significant bit data "1" from the n-bit digital data A1.
B is input in advance and its output is V (A1-1LSB) (<
V (A1)). For example, when A1 is 4-bit digital data “1010”, data A1 + 1LS
B becomes "1011", and the data A1-1LSB is "1".
001 ”. At this time, the output value of the D / A converter 2a is V (A0), and the digital data A1 is input to this D / A converter 2a. In addition,
The digital data A1 + 1LS is stored in the D / A converter 2b.
B is input, and digital data A1-1LSB is input to the D / A converter 2c.
【０００９】今、時刻ｔ1 において、Ｄ／Ａコンバータ
２ａ、２ｂ、２ｃに図示しないデジタルテスタからクロ
ック信号が入力されると、Ｄ／Ａコンバータ２ａの出力
は図２に示すようにＶ（Ａ０）からＶ（Ａ１）に変化す
るが、Ｄ／Ａコンバータ２ｂ、２ｃの出力は各々Ｖ（Ａ
１＋１ＬＳＢ）、Ｖ（Ａ１−１ＬＳＢ）のままで変化し
ない。するとコンパレータ８ａ、８ｃの出力はＤ／Ａコ
ンバータ２ａの出力がＶ（Ａ１−１ＬＳＢ）以下、Ｖ
（Ａ１−１ＬＳＢ）とＶ（Ａ１＋１ＬＳＢ）の間、又は
Ｖ（Ａ１＋１ＬＳＢ）以上の値となる場合に各々変化す
る。これらのコンパレータ８ａ、８ｂ、８ｃの出力をデ
ジタルテスタ（図示せず）に送出することにより、Ｄ／
Ａコンバータ２ａの出力が値Ｖ（Ａ１−１ＬＳＢ）とＶ
（Ａ１＋１ＬＳＢ）の間に入ったかどうかをデジタルテ
スタが判定できる。例えば図２に示すように時刻ｔ2 に
おいてＤ／Ａコンバータ２ａの出力がＶ（Ａ１−１ＬＳ
Ｂ）とＶ（Ａ１＋１ＬＳＢ）の間に入ったと判定した場
合に時間Ｔ1 （＝ｔ2 −ｔ1）がＤ／Ａコンバータ２ａ
の変換時間となる。そして、このＤ／Ａコンバータ２ａ
の変換時間はデジタルテスタに内蔵されているタイマに
よって計測される。なお、Ｄ／Ａコンバータ２ｂ、２ｃ
の変換時間も同様にして計測することができる。At time t 1 , when a clock signal is input to the D / A converters 2a, 2b, 2c from a digital tester (not shown), the output of the D / A converter 2a is V (A0) as shown in FIG. ) To V (A1), the outputs of the D / A converters 2b and 2c are V (A1).
1 + 1 LSB) and V (A1-1 LSB) remain unchanged. Then, the outputs of the comparators 8a and 8c are V (A1-1LSB) or less, V (A1-1LSB)
It changes between (A1-1LSB) and V (A1 + 1LSB), or when the value is V (A1 + 1LSB) or more. By sending the outputs of these comparators 8a, 8b, 8c to a digital tester (not shown), D /
The output of the A converter 2a is V (A1-1LSB) and V
The digital tester can determine whether or not it has entered during (A1 + 1LSB). For example, as shown in FIG. 2, at time t 2 , the output of the D / A converter 2a is V (A1-1LS
B) and V (A1 + 1LSB), the time T 1 (= t 2 −t 1 ) is D / A converter 2a.
It becomes the conversion time of. And this D / A converter 2a
The conversion time of is measured by the timer built into the digital tester. The D / A converters 2b and 2c
The conversion time of can be measured in the same manner.
【００１０】上述の第１の実施例のＤ／Ａコンバータテ
スト回路は、３個のＤ／Ａコンバータ２ａ、２ｂ、２ｃ
の各々をテストするものであったが、３個のＤ／Ａコン
バータ２ａ、２ｂ、２ｃの内１個のＤ／Ａコンバータ、
例えばＤ／Ａコンバータ２ｂのみをテストする場合は、
図３に示すように２個のコンパレータ１０ａ、１０ｂを
用いて行うことができる。なお、図３においては、コン
パレータ１０ａはＤ／Ａコンバータ２ａと２ｂの分岐さ
れた出力の差に応じた値の信号を出力し、コンパレータ
１０ｂはＤ／Ａコンパレータ２ｂと２ｃの分岐された出
力の差に応じた値の信号を出力する。The D / A converter test circuit of the first embodiment described above has three D / A converters 2a, 2b, 2c.
Of each of the three D / A converters 2a, 2b, 2c,
For example, when testing only the D / A converter 2b,
This can be performed using two comparators 10a and 10b as shown in FIG. In FIG. 3, the comparator 10a outputs a signal having a value corresponding to the difference between the branched outputs of the D / A converters 2a and 2b, and the comparator 10b outputs the signals of the branched outputs of the D / A comparators 2b and 2c. It outputs a signal whose value depends on the difference.
【００１１】次に本発明によるＤ／Ａコンバータテスト
回路の第２の実施例の構成を図４に示す。この第２の実
施例のＤ／Ａコンバータテスト回路は図１に示す第１の
実施例において、微調整用Ｄ／Ａコンバータ４ａ、４
ｂ、４ｃを新たに設けたものである。微調整用Ｄ／Ａコ
ンバータ４ａはＤ／Ａコンバータ２ａの出力の微調整を
行い、微調整用Ｄ／Ａコンバータ４ｂはＤ／Ａコンバー
タ２ｂの出力の微調整を行い、微調整用Ｄ／Ａコンバー
タ４ｃはＤ／Ａコンバータ２ｃの出力の微調整を行う。
例えば、入力デジタル信号の最下位ビットＬＳＢを１ビ
ット変化させた場合の微調整用Ｄ／Ａコンバータ４ａの
出力の変化が、入力デジタル信号の最下位ビットＬＳＢ
を１ビット変化させた場合のＤ／Ａコンバータ２ａの出
力の変化の所定数分の１（例えば１／１０〜１／２０）
となるようにする。The configuration of the second embodiment of the D / A converter test circuit according to the present invention is shown in FIG. The D / A converter test circuit of the second embodiment is the same as that of the first embodiment shown in FIG.
b and 4c are newly provided. The fine adjustment D / A converter 4a finely adjusts the output of the D / A converter 2a, and the fine adjustment D / A converter 4b finely adjusts the output of the D / A converter 2b. The converter 4c finely adjusts the output of the D / A converter 2c.
For example, the change in the output of the fine adjustment D / A converter 4a when the least significant bit LSB of the input digital signal is changed by 1 bit is the least significant bit LSB of the input digital signal.
A predetermined number of changes in the output of the D / A converter 2a when 1 bit is changed (for example, 1/10 to 1/20)
So that
【００１２】このようにすることにより、第２の実施例
のＤ／Ａコンバータテスト回路は第１の実施例と同様の
効果を有するばかりでなく、精度良く測定が可能とな
る。By doing so, not only the D / A converter test circuit of the second embodiment has the same effect as that of the first embodiment, but also accurate measurement is possible.
【００１３】次に本発明によるＤ／Ａコンバータテスト
回路の第３の実施例の構成を図５に示す。この第３の実
施例のＤ／Ａコンバータテスト回路は、図１に示す第１
の実施例において、Ｄ／Ａコンバータ４ａ、４ｂ、４ｃ
の分岐された出力を所定のタイミングで各々サンプリン
グし、ホールドするサンプルホールド回路６ａ、６ｂ、
６ｃを新たに設けたものである。これらのサンプホール
ド回路６ａ、６ｂ、６ｃは各々、スイッチ及びコンデン
サからなっている。そして、コンパレータ８ａはサンプ
ルホールド回路６ａと６ｂの出力の差に応じた値の信号
を出力し、コンパレータ８ｂはサンプルホールド回路６
ｂと６ｃの出力の差に応じた値の信号を出力し、コンパ
レータ８ｃはサンプルホールド回路６ｃと６ａの出力の
差に応じた値の信号を出力する。この第３の実施例のＤ
／Ａコンバータテスト回路によってＤ／Ａコンバータの
変換時間、例えばＤ／Ａコンバータ２ａの変換時間の測
定を行う場合は、サンプルホールド回路６ａ、６ｃのス
イッチを常時ＯＮとし、サンプルホールド回路６ａのス
イッチにサンプリングクロックを送り、このサンプリン
グクロックによってＯＮの動作を行わせる。Next, the configuration of the third embodiment of the D / A converter test circuit according to the present invention is shown in FIG. The D / A converter test circuit of the third embodiment is the same as the first embodiment shown in FIG.
In this embodiment, the D / A converters 4a, 4b, 4c
Sample hold circuits 6a and 6b for sampling and holding the branched outputs of the
6c is newly provided. Each of these sump hold circuits 6a, 6b, 6c is composed of a switch and a capacitor. Then, the comparator 8a outputs a signal having a value corresponding to the difference between the outputs of the sample hold circuits 6a and 6b, and the comparator 8b outputs the sample hold circuit 6a.
A signal having a value corresponding to the difference between the outputs of b and 6c is output, and the comparator 8c outputs a signal having a value corresponding to the difference between the outputs of the sample and hold circuits 6c and 6a. D of this third embodiment
When the conversion time of the D / A converter, for example, the conversion time of the D / A converter 2a is measured by the / A converter test circuit, the switches of the sample hold circuits 6a and 6c are always turned on, and the switch of the sample hold circuit 6a is switched on. A sampling clock is sent, and an ON operation is performed by this sampling clock.
【００１４】このようにすることにより、応答速度の遅
いコンパレータでも測定が可能となり、サンプリングの
時刻を変えながらコンパレータの出力を観測することに
より、Ｄ／Ａコンバータの変換時間を高い精度で測定す
ることが可能となる。By doing so, even a comparator having a slow response speed can measure, and the conversion time of the D / A converter can be measured with high accuracy by observing the output of the comparator while changing the sampling time. Is possible.
【００１５】なお、上記第１乃至第３の実施例におい
て、Ｄ／Ａコンバータの変換時間を求める場合は、図示
しないデジタルテスタによって計測された図２に示す計
測時間Ｔ1 からコンパレータの遅延時間を差引く必要が
ある。In the first to third embodiments, when the conversion time of the D / A converter is obtained, the delay time of the comparator is calculated from the measurement time T 1 shown in FIG. 2 measured by a digital tester (not shown). Need to deduct.
【００１６】[0016]
【発明の効果】本発明によれば、Ｄ／Ａコンバータの変
換時間をデジタルテスタを用いて測定することができ
る。According to the present invention, the conversion time of the D / A converter can be measured using a digital tester.
【図１】第１の実施例の構成を示すブロック図。FIG. 1 is a block diagram showing the configuration of a first embodiment.
【図２】実施例の動作を説明するタイムチャート。FIG. 2 is a time chart illustrating the operation of the embodiment.
【図３】第１の実施例の変形例の構成を示すブロック
図。FIG. 3 is a block diagram showing a configuration of a modified example of the first embodiment.
【図４】第２の実施例の構成を示すブロック図。FIG. 4 is a block diagram showing the configuration of a second embodiment.
【図５】第３の実施例の構成を示すブロック図。FIG. 5 is a block diagram showing the configuration of a third embodiment.
２ａ、２ｂ、２ｃ Ｄ／Ａコンバータ ８ａ、８ｂ、８ｃ コンパレータ 2a, 2b, 2c D / A converter 8a, 8b, 8c comparator
Claims (1)
／Ａコンバータの出力とを比較し、その差に応じた値の
論理レベル信号を出力する第１の比較手段と、第２のＤ
／Ａコンバータの出力と第３のＤ／Ａコンバータの出力
とを比較し、その差に応じた値の論理レベル信号を出力
する第２の比較手段と、第３のＤ／Ａコンバータの出力
と第１のＤ／Ａコンバータの出力とを比較し、その差に
応じた値の論理レベル信号を出力する第３の比較手段と
を備え、前記第１、第２、第３の比較手段は前記第１、
第２、第３のＤ／Ａコンバータとともに１チップ上に形
成されることを特徴とするＤ／Ａコンバータテスト回
路。1. An output of a first D / A converter and a second D / A converter.
A first comparing means for comparing the output of the A / A converter and outputting a logical level signal having a value corresponding to the difference, and a second D
Second comparison means for comparing the output of the A / A converter and the output of the third D / A converter and outputting a logic level signal having a value corresponding to the difference, and the output of the third D / A converter. And a third comparing means for comparing the output of the first D / A converter and outputting a logic level signal having a value corresponding to the difference, wherein the first, second, and third comparing means are the above-mentioned. First,
A D / A converter test circuit, which is formed on one chip together with second and third D / A converters.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17684192A JPH0621816A (en) | 1992-07-03 | 1992-07-03 | Test circuit for d/a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17684192A JPH0621816A (en) | 1992-07-03 | 1992-07-03 | Test circuit for d/a converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621816A true JPH0621816A (en) | 1994-01-28 |
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ID=16020773
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17684192A Withdrawn JPH0621816A (en) | 1992-07-03 | 1992-07-03 | Test circuit for d/a converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621816A (en) |
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1992
- 1992-07-03 JP JP17684192A patent/JPH0621816A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |