JPH06216312A

JPH06216312A - マルチ・チップ・モジュール

Info

Publication number: JPH06216312A
Application number: JP371793A
Authority: JP
Inventors: Akira Kuwata; 明桑田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-01-13
Filing date: 1993-01-13
Publication date: 1994-08-05

Abstract

(57)【要約】【目的】パッケージ内部の配線長を最小限の長さに抑制
して、各半導体チップより出力されるデータ信号の遅延
時間を最小限度内に短縮することのできるマルチ・チッ
プ・モジュールを実現する。【構成】本発明のマルチ・チップ・モジュールは、パッ
ケージの表面において、キャビティ１１１に対応して、
４個の半導体チップ１０１、１０２、１０３および１０
４が実装されており、これらの半導体チップ１０１、１
０２、１０３および１０４のデータ・パッド１０６、１
０７、１０８および１０９は相互に結線され、またデー
タ端子１０９に接続されている。他方、パッケージの表
面においては、外周部に端子群１０５が配置され、各半
導体チップの間に対応する位置にデータ端子１０９が配
置されている。これにより、例えば、半導体チップ１０
１のデータ・パッド１０６より出力されるデータ信号
は、データ・パッド１０７を経由してデータ端子に伝達
されるが、データ端子が各半導体チップの間に設けられ
ているために、データ信号の遅延時間が短縮されるとい
う効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチ・チップ・モジュ
ールに関し、特に複数個の半導体チップを実装して形成
されるマルチ・チップ・モジュールに関する。

【０００２】

【従来の技術】近年、半導体実装技術の進歩により、一
つの半導体チップを一つのパッケージに封止する方式に
加えて、複数個の半導体チップを一つのパッケージに封
止するマルチ・チップ・モジュールと呼ばれる実装技術
が急速に普及してきている。

【０００３】このマルチ・チップ・モジュールは、複数
個の半導体チップを実装することにより、システム全体
の小型化が可能になるとともに、単体のチップを基板上
に実装するのに比較して各チップ間の配線長が短かくな
り、これにより半導体集積回路における高速化に寄与し
ている。

【０００４】図３（ａ）および（ｂ）と、図４（ａ）お
よび（ｂ）は、それぞれ従来のＰＧＡ（ＰＩＮＧＲＩ
ＤＡＲＲＡＹ）パッケージを使用したマルチ・チップ
・モジュールの例を示す。ここで、図３（ａ）および
（ｂ）は、パッケージの表面には半導体チップを実装
し、裏面には端子群等を配置した場合の一例であり、図
４（ａ）および（ｂ）は、パッケージの裏面に、半導体
チップおよび端子群等を併せて実装した場合の一例であ
る。

【０００５】先ず図３（ａ）には、パッケージの表面に
おける構成が示されており、キャビティ３１１に対応し
て、それぞれ半導体チップ３０１、３０２、３０３およ
び３０４が配置されている。また図３（ｂ）には、パッ
ケージの裏面における構成が示されており、パッケージ
の外周部には端子群３０５が配置され、またデータ端子
３０９が設けられている。各半導体チップは、必要な信
号に対応してパッケージ上において相互に結線されてお
り、最終的には裏面の端子群３０５と結線される。例え
ば、半導体チップ３０１、３０２および３０３が、図３
（ａ）に示されるように、それぞれデータ・パッド３０
６、３０７および３０８を有している場合には、これら
の各データ・パッドが結線され、そして更にデータ端子
３０９に結線される。このような配置・結線状態におい
て、例えば、半導体チップ３０１から、データ信号をデ
ータ端子３０９を介して外部に出力する場合には、デー
タ・パッド３０６より出力されるデータ信号は、データ
・パッド３０７および３０８を経由してデータ端子３０
９に伝達されることになる。

【０００６】また、他の従来例として、図４（ｂ）に
は、パッケージの裏面における構成が示されており、キ
ャビティ４１１に対応して、それぞれ半導体チップ４０
１、４０２、４０３および４０４が配置されており、ま
たパッケージの外周部には、端子群４０５とデータ端子
４０９が配置されている。各半導体チップは、必要な信
号に対応してパッケージ上において相互に結線されてお
り、最終的には同一面上の端子群４０５と結線される。
例えば、半導体チップ４０１、４０２および４０３が、
図４（ｂ）に示されるように、それぞれデータ・パッド
４０６、４０７および４０８を有している場合には、こ
れらの各データ・パッドが結線され、そして更にデータ
端子４０９に結線される。このような配置・結線状態に
おいて、例えば、半導体チップ４０１から、データ信号
をデータ端子４０９を介して外部に出力する場合には、
データ・パッド４０６より出力されるデータ信号は、デ
ータ・パッド４０７および４０８を経由してデータ端子
４０９に伝達される。この従来例においても、例えば、
半導体チップ４０１から、データ信号をデータ端子４０
９を介して外部に出力する場合には、データ・パッド４
０６より出力されるデータ信号は、データ・パッド４０
７および４０８を経由してデータ端子４０９に伝達され
る。

【０００７】なお、本従来例においては、一つのキャビ
ティ３１１／４１１に対応してそれぞれ４個の半導体チ
ップが設けられているために、データ端子３０９／４０
９の配置位置としては、図３および図４に示されるよう
に、パッケージの外周部に配置せざるを得ないという制
約を受ける。

【０００８】

【発明が解決しようとする課題】上述した従来のマルチ
・チップ・モジュールにおいては、従来行われている単
一チップを実装したパッケージの場合と同様に、端子群
およびデータ端子がパッケージの外周部に配列されてお
り、このために、各半導体チップのデータ・パッドから
当該データ端子までの配線長が長くなるという欠点があ
る。これにより、例えば、図３（ａ）を参照して明らか
なように、半導体チップ３０１からデータ信号を出力す
る場合には、データ・パッド３０６より出力されるデー
タ信号は、データ・パッド３０７および３０８を経由し
てデータ端子３０９に伝達される。この場合、一例とし
てデータ・パッド３０８から出力されたデータ信号が、
データ端子３０９に伝達されるまでの遅延時間を１０ナ
ノ秒であるものとすると、データ・パッド３０６より出
力されるデータ信号がデータ・パッド３０７および３０
８を経由してデータ端子３０９に伝達されるまでの遅延
時間は３０ナノ秒となる。従って、このモジュールにお
けるデータ端子３０９の出力遅延時間は、３０ナノ秒と
いう長い時間になってしまうという結果となる。

【０００９】即ち、従来のマルチ・チップ・モジュール
においては、パッケージの外周部に端子群が配列されて
いるために、各チップのデータ・パッドからデータ端子
までの配線長が長くなり、外部に出力されるデータ信号
の遅延時間が大きくなるという欠点がある。

【００１０】

【課題を解決するための手段】本発明のマルチ・チップ
・モジュールは、同一パッケージ上に複数個の半導体チ
ップを搭載して形成されるマルチ・チップ・モジュール
において、少なくとも前記複数の各半導体チップの間に
実装される信号接続用端子を備えることを特徴としてい
る。

【００１１】なお、前記複数の半導体チップはパッケー
ジの表面に実装してもよく、パッケージの裏面に実装し
てもよい。また、複数のキャビティを前記同一パッケー
ジ上に実装してもよい。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】図１（ａ）および（ｂ）は、本発明の第１
の実施例の表面および裏面を示す構成図である。図１
（ａ）は、パッケージの表面の構成図であり、半導体チ
ップ１０１、１０２、１０３および１０４を実装したＰ
ＧＡタイプのマルチ・チップ・モジュールが示されてい
る。また、図１（ｂ）は、パッケージの裏面の構成を示
しており、端子群１０５が、外周部および各半導体チッ
プの間のスペースに配置されている。これらの各半導体
チップは、所要の信号の出入に関連してパッケージ上に
おいて相互に結線されており、最終的には裏面の端子群
１０５と結線されている。例えば、半導体チップ１０
１、１０２および１０３が、それぞれデータ・パッド１
０６、１０７および１０８を有している場合には、各デ
ータ・パッドが結線され、更にデータ端子１０９と結線
される。この場合に、図１（ａ）に示されるように、例
えばデータ端子１０９を、半導体チップ１０２と半導体
ヂップ１０３との間に配置することにより、半導体チッ
プ１０１のデータ・パッド１０６から出力されるデータ
信号は、データ・パッド１０７を経由してデータ端子１
０９に伝達されるため、その伝播距離は、図３（ａ）に
示される従来例の場合に比較して約半分になる。即ち、
データ信号の遅延時間は従来例の約半分に短縮される。

【００１４】次に、本発明の第２の実施例について説明
する。

【００１５】本実施例は半導体チップをパッケージの裏
面に配置した例であり、図２（ａ）および（ｂ）は、そ
れぞれパッケージの表面および裏面の構成を示してい
る。図２（ｂ）に示されるように、パッケージの裏面に
は半導体チップ２０１、２０２、２０３および２０４が
配置されており、また、同じ裏面に、端子群２０５が外
周部および各半導体チップの間のスペースに配置されて
いる。本実施例の従来例および第１の実施例との相違点
は、パッケージの裏面に半導体チップ２０１、２０２、
２０３および２０４が配置されていることは別として、
前述の従来例および第１の実施例においては、単一のキ
ャビティ内に、四つの半導体チップが実装されているの
に対して、本実施例においては、半導体チップ２０１、
２０２、２０３および２０４の各半導体チップに対応し
て、それぞれ個別にキャビティ２１１、２１２、２１３
および２１４を設けており、これにより、同一裏面上に
配置されている半導体チップに対応して、これらの半導
体チップの配置に妨げられることなく、それぞれ独立し
て各半導体チップの間に端子２０５を配置することがで
きるようにした点である。

【００１６】これらの各半導体チップは、所要の信号の
出入に関連してパッケージ上において相互に結線されて
おり、最終的には端子群２０５と結線されている。例え
ば、図２（ｂ）に示されるように、半導体チップ２０
１、２０２および２０３が、それぞれデータ・パッド２
０６、２０７および２０８を有している場合には、各デ
ータ・パッドが結線され、更にデータ端子１０９と結線
される。この場合においても、第１の実施例の場合と同
様に、データ端子２０９を、半導体チップ２０２と半導
体チップ２０３との間に配置することにより、半導体チ
ップ２０１のデータ・パッド２０６から出力されるデー
タ信号は、データ・パッド２０７を経由してデータ端子
２０９に伝達されるため、その伝播距離は、図３（ａ）
に示される従来例の場合に比較して約半分になる。即
ち、データ信号の遅延時間は従来例の約半分に短縮され
る。

【００１７】

【発明の効果】以上説明したように、本発明は、同一パ
ッケージ上に、複数の半導体チップを搭載して形成され
るマルチ・チップ・モジュールに適用されて、当該パッ
ケージ上に配置される端子群の実装位置を、従来のよう
にパッケージの外周部のみに配置することなく、本発明
の特徴として、各半導体チップの間に対応するスペース
に配置することにより、各半導体チップのデータ・パッ
ドおよびデータ端子間の配線長を最小限の長さに抑制す
ることが可能となり、半導体チップより出力されるデー
タ信号の遅延時間を最小限度内の時間に短縮することが
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図である。

【図２】本発明の第２の実施例を示す構成図である。

【図３】従来例を示す構成図である。

【図４】他の従来例を示す構成図である。

【符号の説明】

１００、２００、３００、４００マルチ・チップ・
モジュール１０１〜１０４、２０１〜２０４、３０１〜３０４、４
０１〜４０４半導体チップ１０５、２０５、３０５、４０５端子群１０６〜１０８、２０６〜２０８、３０６〜３０８、４
０６〜４０８データ・パッド１０９、２０９、３０９、４０９データ端子１１１、２１１〜２１４、３１１、４１１キャビテ
ィ

Claims

【特許請求の範囲】

【請求項１】同一パッケージ上に複数個の半導体チッ
プを搭載して形成されるマルチ・チップ・モジュールに
おいて、少なくとも前記複数の各半導体チップの間に実
装される信号接続用端子を備えることを特徴とするマル
チ・チップ・モジュール。
【請求項２】前記複数の半導体チップがパッケージの
表面に実装されることを特徴とする請求項１記載のマル
チ・チップ・モジュール。
【請求項３】前記複数の半導体チップがパッケージの
裏面に実装されることを特徴とする請求項１記載のマル
チ・チップ・モジュール。
【請求項４】複数のキャビティが、前記同一パッケー
ジ上に実装されることを特徴とする請求項１記載のマル
チ・チップ・モジュール。