JPH06216257A - Semiconductor device of multilayer interconnection structure - Google Patents
Semiconductor device of multilayer interconnection structureInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、三層以上の導電層が層
間絶縁層を介して積層された多層配線構造の半導体装置
に係り、さらに詳しくは、チップ面積の微細化が可能
で、接続抵抗の低減を期待できる多層配線構造の半導体
装置における導電層間コンタクトの構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a multi-layer wiring structure in which three or more conductive layers are laminated with an interlayer insulating layer interposed therebetween, and more specifically, a chip area can be miniaturized and a connection can be made. The present invention relates to a structure of a conductive interlayer contact in a semiconductor device having a multilayer wiring structure which can be expected to reduce resistance.
【０００２】[0002]
【従来の技術】ＳＲＡＭの周辺回路あるいはその他の半
導体装置においては、高集積化に伴い、三層以上の導電
層が層間絶縁層を介して積層される多層配線構造の半導
体装置が開発されている。多層配線構造の半導体装置で
は、各導電層を単一のコンタクトホールで一度に導通を
図るコンタクト構造を採用したり、中間に位置する導電
層には導通せずに上層側の導電層と下層側の導電層とを
導通状態にするコンタクト構造を採用したい場合があ
る。2. Description of the Related Art In a peripheral circuit of an SRAM or other semiconductor devices, a semiconductor device having a multi-layer wiring structure in which three or more conductive layers are stacked with an interlayer insulating layer interposed therebetween has been developed with higher integration. . A semiconductor device having a multilayer wiring structure employs a contact structure in which each conductive layer is electrically connected at once by a single contact hole, or the conductive layer in the middle is not electrically connected and the upper conductive layer and the lower conductive layer are connected. There is a case where it is desired to adopt a contact structure which brings the conductive layer of the above into a conductive state.
【０００３】従来の多層配線構造の半導体装置における
コンタクト構造の要部を図５に示す。図５（Ａ）に示す
コンタクト構造は、半導体基板２上に絶縁層４を介して
積層された下層側の導電層６と、層間絶縁層８を介して
積層された中間の導電層１２ａ，１２ｂと、層間絶縁層
１０を介して積層された上層側の導電層１４ａ，１４ｂ
とを、各コンタクトホール１６ａ，１６ｂにおいて全て
接続する。FIG. 5 shows a main part of a contact structure in a conventional semiconductor device having a multilayer wiring structure. In the contact structure shown in FIG. 5A, the lower conductive layer 6 laminated on the semiconductor substrate 2 with the insulating layer 4 interposed therebetween and the intermediate conductive layers 12a, 12b laminated with the interlayer insulating layer 8 interposed therebetween. And the conductive layers 14a and 14b on the upper layer side, which are stacked with the interlayer insulating layer 10 interposed therebetween.
Are all connected at each contact hole 16a, 16b.
【０００４】また、図５（Ｂ）に示すコンタクト構造
は、一方のコンタクトホール１６ｃでは、下層側の導電
層６、中間の導電層１２ｃおよび上層側の導電層１４ｃ
を全て接続し、他方のコンタクトホール１６ｄでは、上
層側の導電層１４ｄが中間の導電層１２ｃ，１２ｄに接
続することなく、下層側の導電層６に接続する。Further, in the contact structure shown in FIG. 5B, in one contact hole 16c, the lower conductive layer 6, the intermediate conductive layer 12c and the upper conductive layer 14c are formed.
In the other contact hole 16d, the upper conductive layer 14d is connected to the lower conductive layer 6 without being connected to the intermediate conductive layers 12c and 12d.
【０００５】図５（Ｂ）に示すコンタクト構造を得るた
めに、従来では、直径２ｒのコンタクトホール１６ｄを
形成すべき位置において、中間の導電層１２ｃ，１２ｄ
のパターンを、コンタクトホール１６ｄの形成面積に対
して余裕幅ｘ1 ，ｘ2 のスペースで避けて形成する必要
があった。In order to obtain the contact structure shown in FIG. 5B, conventionally, the intermediate conductive layers 12c and 12d are formed at the positions where the contact holes 16d having the diameter 2r are to be formed.
It was necessary to avoid the above pattern in the space of the margin widths x 1 and x 2 with respect to the formation area of the contact hole 16d.
【０００６】[0006]
【発明が解決しようとする課題】ところが、このような
図５（Ｂ）に示す従来のコンタクト構造では、たとえば
図５（Ａ）に示すコンタクト構造に比較して、セルサイ
ズの増大が問題となっている。たとえば、図５（Ａ）に
示す中間の導電層１２ａ，１２ｂ間のパターン間隔をｄ
とすると、図５（Ｂ）に示す半導体装置のセルサイズの
増大は、（ｘ1 ＋ｘ2 ＋２ｒ−ｄ）で表わすことができ
る。なお、ｘ1 ，ｘ2 は、それぞれ０．２〜０．５μｍ
程度であり、ｄは、通常０．３５〜１．０μｍ程度であ
り、２ｒは、通常０．４〜１．０μｍ程度である。微細
化の観点から、中間の導電層１２ａ，１２ｂ間のパター
ン間隔ｄを通常範囲での最小の０．３５μｍであるとす
ると、図５（Ｂ）に示す半導体装置におけるセルサイズ
の増大は、０．４５μｍ以上となる。However, in the conventional contact structure shown in FIG. 5B, an increase in cell size becomes a problem as compared with the contact structure shown in FIG. 5A, for example. ing. For example, the pattern interval between the intermediate conductive layers 12a and 12b shown in FIG.
Then, the increase in the cell size of the semiconductor device shown in FIG. 5B can be expressed by (x 1 + x 2 + 2r−d). In addition, x 1 and x 2 are each 0.2 to 0.5 μm.
And d is usually about 0.35 to 1.0 μm, and 2r is usually about 0.4 to 1.0 μm. From the viewpoint of miniaturization, if the pattern distance d between the intermediate conductive layers 12a and 12b is the minimum 0.35 μm in the normal range, the increase in cell size in the semiconductor device shown in FIG. It becomes 0.45 μm or more.
【０００７】本発明は、このような実状に鑑みてなさ
れ、チップ面積の微細化が可能で、接続抵抗の低減を期
待できる多層配線構造の半導体装置を提供することを目
的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device having a multi-layer wiring structure, which enables miniaturization of a chip area and is expected to reduce connection resistance.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る多層配線構造の半導体装置は、三層以
上の導電層が層間絶縁層を介して積層してあり、下層側
の導電層と上層側の導電層とを接続するための複数のコ
ンタクトホールが形成してある半導体装置において、一
方のコンタクトホールの内壁には、絶縁性サイドウォー
ルが形成してあり、他方のコンタクトホールの内壁に
は、絶縁性サイドウォールが形成されていないことを特
徴とする。To achieve the above object, in a semiconductor device having a multilayer wiring structure according to the present invention, three or more conductive layers are laminated via an interlayer insulating layer, and In a semiconductor device in which a plurality of contact holes for connecting a conductive layer and an upper conductive layer are formed, an insulating sidewall is formed on the inner wall of one contact hole, and the other contact hole is formed. Insulating sidewalls are not formed on the inner wall of the.
【０００９】[0009]
【作用】本発明では、絶縁性サイドウォールが形成して
あるコンタクトホールでは、中間に位置する導電層と接
続することなく、上層側の導電層と下層側の導電層とを
接続することができる。また、絶縁性サイドウォールが
形成されていないコンタクトホールでは、上層側の導電
層と中間の導電層と下層側の導電層とを一度に接続する
ことができる。本発明では、中間の導電層に対して接続
したくない位置でコンタクトホールを開ける場合でも、
その中間の導電層を、コンタクトホールの位置を逃げる
パターンで形成する必要がなくなり、セル面積の縮小が
可能である。In the present invention, the contact hole having the insulating sidewall can connect the upper conductive layer and the lower conductive layer without connecting to the conductive layer located in the middle. . In addition, in the contact hole in which the insulating sidewall is not formed, the upper conductive layer, the intermediate conductive layer, and the lower conductive layer can be connected at one time. In the present invention, even when a contact hole is opened at a position where it is not desired to connect to the intermediate conductive layer,
It is not necessary to form the intermediate conductive layer in a pattern that escapes the position of the contact hole, and the cell area can be reduced.
【００１０】また、中間の導電層のパターン端部から所
定距離以上離れた位置に、コンタクトホールを形成する
場合には、コンタクトホールの内壁に、絶縁性サイドウ
ォールを形成しないことで、上層側の導電層と下層側の
導電層とのコンタクト面積を大きく取ることができ、接
続抵抗の低減を期待できる。When a contact hole is formed at a position more than a predetermined distance from the pattern end of the intermediate conductive layer, the insulating sidewall is not formed on the inner wall of the contact hole, so that the upper layer side is not formed. A large contact area can be secured between the conductive layer and the conductive layer on the lower layer side, and a reduction in connection resistance can be expected.
【００１１】[0011]
【実施例】以下、本発明の一実施例に係る多層配線構造
の半導体装置について、図面を参照しつつ詳細に説明す
る。図１は本発明の一実施例に係る多層配線構造の半導
体装置の要部概略断面図、図２は同実施例の多層配線構
造の半導体装置の製造過程を示す要部概略断面図、図３
は本発明の他の実施例に係る多層配線構造の半導体装置
の要部概略断面図、図４は同実施例の多層配線構造の半
導体装置の製造過程を示す要部概略断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device having a multilayer wiring structure according to an embodiment of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a schematic cross-sectional view of an essential part of a semiconductor device having a multilayer wiring structure according to an embodiment of the present invention. FIG. 2 is a schematic cross-sectional view of an essential part showing a manufacturing process of the semiconductor device having a multilayer wiring structure of the embodiment.
Is a schematic cross-sectional view of a main part of a semiconductor device having a multilayer wiring structure according to another embodiment of the present invention, and FIG. 4 is a schematic cross-sectional view of a main part showing a manufacturing process of the semiconductor device having a multilayer wiring structure of the same embodiment.
【００１２】図１に示す多層配線構造の半導体装置で
は、単結晶シリコンウェーハなどで構成される半導体基
板２０の表面に、ゲート絶縁層などの絶縁層２２が積層
してあり、その上に下層側の導電層２４が積層してあ
る。絶縁層２２は、たとえば酸化シリコン膜で構成され
る。下層側の導電層２４は、たとえばポリシリコン膜、
ポリサイド膜などで構成され、所定のパターンにエッチ
ング加工されている。In the semiconductor device having the multi-layer wiring structure shown in FIG. 1, an insulating layer 22 such as a gate insulating layer is laminated on the surface of a semiconductor substrate 20 composed of a single crystal silicon wafer or the like, and a lower layer side is formed thereon. The conductive layer 24 is laminated. The insulating layer 22 is made of, for example, a silicon oxide film. The lower conductive layer 24 is, for example, a polysilicon film,
It is composed of a polycide film or the like and is etched into a predetermined pattern.
【００１３】下層側の導電層２４の表面には、第１層間
絶縁層２６が積層してある。第１層間絶縁層２６は、た
とえば酸化シリコン膜、窒化シリコン膜、ＰＳＧ膜、Ｂ
ＰＳＧ膜などで構成される。第１層間絶縁層２６の表面
には、中間の導電層２８ａ，２８ｂが積層してある。中
間の導電層２８ａ，２８ｂは、たとえばポリシリコン
膜、ポリサイド膜などで構成され、所定のパターンにエ
ッチング加工されている。A first interlayer insulating layer 26 is laminated on the surface of the lower conductive layer 24. The first interlayer insulating layer 26 is formed of, for example, a silicon oxide film, a silicon nitride film, a PSG film, B
It is composed of a PSG film or the like. Intermediate conductive layers 28 a and 28 b are laminated on the surface of the first interlayer insulating layer 26. The intermediate conductive layers 28a and 28b are made of, for example, a polysilicon film or a polycide film, and are etched into a predetermined pattern.
【００１４】中間の導電層２８ａ，２８ｂの表面には、
第２層間絶縁層３０が積層してある。第２層間絶縁層３
０は、たとえば酸化シリコン膜、窒化シリコン膜、ＰＳ
Ｇ膜、ＢＰＳＧ膜などで構成される。この第２中間絶縁
層３０の表面に、上層側の導電層３２ａ，３２ｂが積層
される。上層側の導電層３２ａ，３２ｂは、ポリシリコ
ン膜、ポリサイド膜あるいは金属配線層などで構成され
る。On the surfaces of the intermediate conductive layers 28a and 28b,
The second interlayer insulating layer 30 is laminated. Second interlayer insulating layer 3
0 is, for example, a silicon oxide film, a silicon nitride film, PS
It is composed of a G film, a BPSG film, and the like. On the surface of the second intermediate insulating layer 30, the upper conductive layers 32a and 32b are laminated. The upper conductive layers 32a and 32b are composed of a polysilicon film, a polycide film, a metal wiring layer, or the like.
【００１５】本実施例では、上層側の導電層３２ａ，３
２ｂは、コンタクトホール３４ａ，３４ｂを通して下層
側の導電層２４あるいは下層側の導電層２４と中間の導
電層２８ｂとに接続される。本実施例では、一方のコン
タクトホール３４ａの内壁には、絶縁性サイドウォール
３６が形成してあり、他方のコンタクトホール３４ｂの
内壁には絶縁性サイドウォールが形成されていない。そ
の結果、一方のコンタクトホールでは、上層側の導電層
３２ａと下層側の導電層２４とが接続され、中間の導電
層２８ａには接続されない。また、他方のコンタクトホ
ール３４ｂでは、上層側の導電層３２ｂが中間の導電層
２８ｂおよび下層側の導電層２４に対して同時に接続す
る。In this embodiment, the upper conductive layers 32a, 3
2b is connected to the lower conductive layer 24 or the lower conductive layer 24 and the intermediate conductive layer 28b through the contact holes 34a and 34b. In this embodiment, the insulating sidewall 36 is formed on the inner wall of the one contact hole 34a, and the insulating sidewall is not formed on the inner wall of the other contact hole 34b. As a result, in one of the contact holes, the upper conductive layer 32a and the lower conductive layer 24 are connected, but are not connected to the intermediate conductive layer 28a. In the other contact hole 34b, the upper conductive layer 32b is simultaneously connected to the intermediate conductive layer 28b and the lower conductive layer 24.
【００１６】絶縁性サイドウォール３６は、たとえば酸
化シリコン、窒化シリコンなどで構成され、次に示すよ
うな手段で形成することができる。次に、本実施例の多
層配線構造の半導体装置の製造方法について説明する。
まず、図２（Ａ）に示すように、単結晶シリコンウェー
ハなどで構成される半導体基板２０の表面に、たとえば
ゲート絶縁層を構成するための酸化シリコン膜などで構
成される絶縁層２２を熱酸化法で成膜する。次に、絶縁
層２２の表面に、ポリシリコン膜などで構成される下層
側の導電層２４をＣＶＤ法で堆積する。この下層側の導
電層２４を所定のパターンにエッチング加工した後、そ
の表面に第１層間絶縁層２６をＣＶＤ法で堆積する。第
１層間絶縁層２６は、たとえば酸化シリコン膜、窒化シ
リコン膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成される。The insulating sidewall 36 is made of, for example, silicon oxide, silicon nitride or the like, and can be formed by the following means. Next, a method of manufacturing a semiconductor device having a multilayer wiring structure according to this embodiment will be described.
First, as shown in FIG. 2A, an insulating layer 22 formed of, for example, a silicon oxide film for forming a gate insulating layer is formed on the surface of a semiconductor substrate 20 formed of a single crystal silicon wafer or the like. A film is formed by an oxidation method. Next, on the surface of the insulating layer 22, a lower conductive layer 24 made of a polysilicon film or the like is deposited by the CVD method. After etching the lower conductive layer 24 into a predetermined pattern, a first interlayer insulating layer 26 is deposited on the surface by the CVD method. The first interlayer insulating layer 26 is composed of, for example, a silicon oxide film, a silicon nitride film, a PSG film, a BPSG film, or the like.
【００１７】第１層間絶縁層２６の表面には、中間の導
電層２８ａ，２８ｂをＣＶＤ法で堆積させる。中間の導
電層２８ａ，２８ｂは、たとえばポリシリコン膜、ポリ
サイド膜などで構成され、所定のパターンにエッチング
加工される。中間の導電層２８ａ，２８ｂの表面には、
第２層間絶縁層３０をＣＶＤ法で堆積させる。第２層間
絶縁層３０は、たとえば酸化シリコン膜、窒化シリコン
膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成される。この第２
中間絶縁層３０の表面に、レジスト膜４０を成膜し、レ
ジスト膜４０をホトリソグラフィ法で加工し、コンタク
トホール形成のための開口部４１を形成する。Intermediate conductive layers 28a and 28b are deposited on the surface of the first interlayer insulating layer 26 by the CVD method. The intermediate conductive layers 28a and 28b are made of, for example, a polysilicon film or a polycide film, and are etched into a predetermined pattern. On the surfaces of the intermediate conductive layers 28a and 28b,
The second interlayer insulating layer 30 is deposited by the CVD method. The second interlayer insulating layer 30 is composed of, for example, a silicon oxide film, a silicon nitride film, a PSG film, a BPSG film, or the like. This second
A resist film 40 is formed on the surface of the intermediate insulating layer 30, and the resist film 40 is processed by photolithography to form an opening 41 for forming a contact hole.
【００１８】この開口部４１が形成されたレジスト膜を
マスクとして半導体基板の表面をＲＩＥなどのエッチン
グ技術で加工すれば、図２（Ｂ）に示すように、第２層
間絶縁層３０、中間の導電層２８ａ，２８ｂおよび第１
層間絶縁層２６を貫通するコンタクトホール３４ａ，３
４ｂを得る。次に、これらコンタクトホール３４ａ，３
４ｂが形成された第２層間絶縁層３０の上からサイドウ
ォール形成のための絶縁層３６’をＣＶＤ法で成膜す
る。この絶縁層３６’は、第２層間絶縁層３０と異なる
材質の絶縁物質で構成されることが好ましく、たとえば
窒化シリコンで構成される。この絶縁層３６’の膜厚
は、コンタクトホール３４ａ，３４ｂを完全に埋め込ま
ない膜厚であれば特に限定されないが、たとえば５０〜
１００ｎｍ程度である。When the surface of the semiconductor substrate is processed by an etching technique such as RIE using the resist film in which the opening 41 is formed as a mask, as shown in FIG. Conductive layers 28a, 28b and first
Contact holes 34a, 3 penetrating the interlayer insulating layer 26
4b is obtained. Next, these contact holes 34a, 3
An insulating layer 36 'for forming a sidewall is formed by a CVD method on the second interlayer insulating layer 30 on which 4b is formed. The insulating layer 36 'is preferably made of an insulating material made of a material different from that of the second interlayer insulating layer 30, for example, silicon nitride. The thickness of the insulating layer 36 'is not particularly limited as long as it does not completely fill the contact holes 34a and 34b.
It is about 100 nm.
【００１９】次に、この絶縁層３６’を、ＲＩＥなどを
用いた異方性エッチング処理して全面エッチバックする
ことで、図２（Ｃ）に示すように、コンタクトホール３
４ａ，３４ｂ内に絶縁性サイドウォール３６を形成す
る。絶縁性サイドウォール３６の厚みは、絶縁層３６’
の膜厚より多少小さい寸法である。Next, the insulating layer 36 'is subjected to anisotropic etching treatment using RIE or the like to etch back the entire surface, so that the contact hole 3 is formed as shown in FIG. 2 (C).
Insulating sidewalls 36 are formed in 4a and 34b. The thickness of the insulating sidewall 36 is equal to that of the insulating layer 36 '.
The size is slightly smaller than the film thickness of.
【００２０】次に、中間の導電層２８ｂと接続すべきコ
ンタクトホール３４ｂを露出するように、レジスト膜４
２を成膜する。このレジスト膜４２は、中間の導電層２
８ａに対して接続しないコンタクトホール３４ａを覆う
ことになる。このレジスト膜４２をマスクとして用い
て、エッチング処理を行ない、コンタクトホール３４ｂ
の絶縁性サイドウォール３６を選択的に除去する。エッ
チング処理に際しては、第２層間絶縁層３０との選択比
が取れる条件で行なうことが好ましい。Next, the resist film 4 is exposed so that the contact hole 34b to be connected to the intermediate conductive layer 28b is exposed.
2 is formed into a film. The resist film 42 is formed of the intermediate conductive layer 2
The contact hole 34a which is not connected to 8a is covered. Using this resist film 42 as a mask, etching treatment is performed, and the contact hole 34b
The insulating side wall 36 is selectively removed. The etching process is preferably performed under the condition that a selection ratio with the second interlayer insulating layer 30 can be obtained.
【００２１】その後、レジスト膜４２を除去し、図１に
示すように、上層側の導電層３２ａ，３２ｂをＣＶＤ法
などで成膜し、所定のパターンにエッチング加工する。
上層側の導電層３２ａ，３２ｂは、ポリシリコン膜、ポ
リサイド膜あるいは金属配線層などで構成される。After that, the resist film 42 is removed, and as shown in FIG. 1, the upper conductive layers 32a and 32b are formed by the CVD method or the like and etched into a predetermined pattern.
The upper conductive layers 32a and 32b are composed of a polysilicon film, a polycide film, a metal wiring layer, or the like.
【００２２】本実施例では、絶縁性サイドウォール３６
が形成してあるコンタクトホール３４ａでは、中間に位
置する導電層２８ａと接続することなく、上層側の導電
層３２ａと下層側の導電層２４とを接続することができ
る。また、絶縁性サイドウォール３６が形成されていな
いコンタクトホール３４ｂでは、上層側の導電層３２ｂ
と中間の導電層２８ｂと下層側の導電層２４とを一度に
接続することができる。本実施例では、中間の導電層２
８ａに対して接続したくない位置でコンタクトホール３
４ａを開ける場合でも、その中間の導電層２８ａを、従
来と異なり、コンタクトホール３４ａの位置を逃げるパ
ターンで形成する必要がなくなり、すなわち図５に示す
余裕スペースｘ1 およびｘ2 を設ける必要がなくなり、
セル面積の縮小が可能である。In this embodiment, the insulating sidewall 36 is formed.
In the contact hole 34a formed by, the upper conductive layer 32a and the lower conductive layer 24 can be connected without connecting to the conductive layer 28a located in the middle. Further, in the contact hole 34b in which the insulating sidewall 36 is not formed, the upper conductive layer 32b is formed.
The intermediate conductive layer 28b and the lower conductive layer 24 can be connected at one time. In this embodiment, the intermediate conductive layer 2
Contact hole 3 at a position where you do not want to connect to 8a
Even when opening 4a, it is not necessary to form the conductive layer 28a in the middle in a pattern that escapes the position of the contact hole 34a unlike the conventional case, that is, it is not necessary to provide the marginal spaces x 1 and x 2 shown in FIG. ,
The cell area can be reduced.
【００２３】次に、本発明の他の実施例について、図３
に基づき説明する。図３に示す実施例では、双方のコン
タクトホール３４ｃ，３４ｄが中間の導電層２８ｃ，２
８ｄを貫通せずに形成してある。そして、中間の導電層
２８ｄのパターン端部から所定距離以下の距離ｘ3 の位
置に形成されたコンタクトホール３４ｄの内壁には、絶
縁性サイドウォール３６が形成してあり、中間の導電層
２８ｃのパターン端部から所定距離以上の距離Ｘ4 で離
れた位置に形成されたコンタクトホール３４ｃの内壁に
は、絶縁性サイドウォールが形成されていない。Next, another embodiment of the present invention will be described with reference to FIG.
It will be explained based on. In the embodiment shown in FIG. 3, the contact holes 34c and 34d are formed in the middle conductive layers 28c and 2d.
It is formed without penetrating 8d. Then, on the inner wall of the middle of the contact hole 34d formed at a distance x 3 from pattern edge following a predetermined distance of the conductive layer 28d, Yes forms an insulating sidewall 36, the intermediate conductive layer 28c No insulating sidewall is formed on the inner wall of the contact hole 34c formed at a position separated from the end of the pattern by a distance X 4 which is a predetermined distance or more.
【００２４】次に、本実施例に係る多層配線構造の半導
体装置の製造方法について説明する。まず、図４（Ａ）
に示すように、単結晶シリコンウェーハなどで構成され
る半導体基板２０の表面に、たとえばゲート絶縁層を構
成するための酸化シリコン膜などで構成される絶縁層２
２を熱酸化法で成膜する。次に、絶縁層２２の表面に、
ポリシリコン膜などで構成される下層側の導電層２４を
ＣＶＤ法で堆積する。この下層側の導電層２４を所定の
パターンにエッチング加工した後、その表面に第１層間
絶縁層２６をＣＶＤ法で堆積する。第１層間絶縁層２６
は、たとえば酸化シリコン膜、窒化シリコン膜、ＰＳＧ
膜、ＢＰＳＧ膜などで構成される。Next, a method of manufacturing a semiconductor device having a multilayer wiring structure according to this embodiment will be described. First, FIG. 4 (A)
As shown in FIG. 3, an insulating layer 2 formed of, for example, a silicon oxide film for forming a gate insulating layer is formed on the surface of a semiconductor substrate 20 formed of a single crystal silicon wafer or the like.
2 is formed by a thermal oxidation method. Next, on the surface of the insulating layer 22,
A lower conductive layer 24 made of a polysilicon film or the like is deposited by the CVD method. After etching the lower conductive layer 24 into a predetermined pattern, a first interlayer insulating layer 26 is deposited on the surface by the CVD method. First interlayer insulating layer 26
Is, for example, a silicon oxide film, a silicon nitride film, or PSG.
It is composed of a film, a BPSG film and the like.
【００２５】第１層間絶縁層２６の表面には、中間の導
電層２８ｃ，２８ｄをＣＶＤ法で堆積させる。中間の導
電層２８ｃ，２８ｄは、たとえばポリシリコン膜、ポリ
サイド膜などで構成され、所定のパターンにエッチング
加工される。中間の導電層２８ｃ，２８ｄの表面には、
第２層間絶縁層３０をＣＶＤ法で堆積させる。第２層間
絶縁層３０は、たとえば酸化シリコン膜、窒化シリコン
膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成される。この第２
中間絶縁層３０の表面に、レジスト膜４４を成膜し、レ
ジスト膜４４をホトリソグラフィ法で加工し、コンタク
トホール形成のための開口部４５を形成する。Intermediate conductive layers 28c and 28d are deposited on the surface of the first interlayer insulating layer 26 by the CVD method. The intermediate conductive layers 28c and 28d are made of, for example, a polysilicon film or a polycide film, and are etched into a predetermined pattern. On the surfaces of the intermediate conductive layers 28c and 28d,
The second interlayer insulating layer 30 is deposited by the CVD method. The second interlayer insulating layer 30 is composed of, for example, a silicon oxide film, a silicon nitride film, a PSG film, a BPSG film, or the like. This second
A resist film 44 is formed on the surface of the intermediate insulating layer 30, and the resist film 44 is processed by photolithography to form an opening 45 for forming a contact hole.
【００２６】この開口部４５が形成されたレジスト膜を
マスクとして半導体基板の表面をＲＩＥなどのエッチン
グ技術で加工すれば、図４（Ｂ）に示すように、第２層
間絶縁層３０および第１層間絶縁層２６を貫通するコン
タクトホール３４ｃ，３４ｄを得る。次に、これらコン
タクトホール３４ｃ，３４ｄが形成された第２層間絶縁
層３０の上からサイドウォール形成のための絶縁層３
６’をＣＶＤ法で成膜する。この絶縁層３６’は、第２
層間絶縁層３０と異なる材質の絶縁物質で構成されるこ
とが好ましく、たとえば窒化シリコンで構成される。こ
の絶縁層３６’の膜厚は、コンタクトホール３４ｃ，３
４ｄを完全に埋め込まない膜厚であれば特に限定されな
いが、たとえば５０〜１００ｎｍ程度である。When the surface of the semiconductor substrate is processed by an etching technique such as RIE using the resist film having the openings 45 formed therein as a mask, as shown in FIG. 4B, the second interlayer insulating layer 30 and the first interlayer insulating layer 30 are formed. Contact holes 34c and 34d penetrating the interlayer insulating layer 26 are obtained. Next, the insulating layer 3 for forming the sidewall is formed on the second interlayer insulating layer 30 in which the contact holes 34c and 34d are formed.
6'is formed by a CVD method. This insulating layer 36 'is the second
It is preferable that the insulating material is made of a material different from that of the interlayer insulating layer 30, for example, silicon nitride. The film thickness of the insulating layer 36 'is equal to that of the contact holes 34c, 3
The thickness is not particularly limited as long as it does not completely fill 4d, but is, for example, about 50 to 100 nm.
【００２７】次に、この絶縁層３６’を、ＲＩＥなどを
用いた異方性エッチング処理して全面エッチバックする
ことで、図４（Ｃ）に示すように、コンタクトホール３
４ｃ，３４ｄ内に絶縁性サイドウォール３６を形成す
る。絶縁性サイドウォール３６の厚みｔは、絶縁層３
６’の膜厚より多少小さい寸法である。なお、コンタク
トホール３４ｃ，３４ｄの内径２ｒは、通常０．４〜
１．０μｍ程度である。また、絶縁性サイドウォール３
６形成後のコンタクトホール３４ｃ，３４ｄの内径２
ｒ’は、（２ｒ−２×ｔ）である。Next, the insulating layer 36 'is subjected to anisotropic etching treatment using RIE or the like to etch back the entire surface, so that the contact hole 3 is formed as shown in FIG. 4 (C).
Insulating sidewalls 36 are formed in 4c and 34d. The thickness t of the insulating sidewall 36 is equal to that of the insulating layer 3
It is slightly smaller than the film thickness of 6 '. The inner diameter 2r of the contact holes 34c and 34d is usually 0.4 to
It is about 1.0 μm. Also, the insulating sidewall 3
6 Inner diameter 2 of contact holes 34c, 34d after formation
r'is (2r-2xt).
【００２８】次に、中間の導電層２８ｄのパターン端部
から所定距離以下の距離ｘ3 の位置に形成されたコンタ
クトホール３４ｄをマスクし、中間の導電層２８ｃのパ
ターン端部から所定距離以上の距離Ｘ4 の位置に形成さ
れたコンタクトホール３４ｃを露出させるようなパター
ンで、レジスト膜４６を成膜する。このレジスト膜４６
をマスクとして用いて、エッチング処理を行ない、コン
タクトホール３４ｃの絶縁性サイドウォール３６を選択
的に除去する。エッチング処理に際しては、第２層間絶
縁層３０との選択比が取れる条件で行なうことが好まし
い。Next, the contact hole 34d formed at a position of a distance x 3 or less from the pattern end portion of the intermediate conductive layer 28d is masked, and the contact hole 34d at a predetermined distance or more from the pattern edge portion of the intermediate conductive layer 28c is masked. A resist film 46 is formed in a pattern that exposes the contact hole 34c formed at the position of the distance X 4 . This resist film 46
Is used as a mask to perform an etching process to selectively remove the insulating sidewall 36 of the contact hole 34c. The etching process is preferably performed under the condition that a selection ratio with the second interlayer insulating layer 30 can be obtained.
【００２９】なお、絶縁性サイドウォール３６を除去し
ない条件となるコンタクトホール３４ｄと中間の導電層
２８ｄのパターン端部との距離ｘ3 は、たとえば０．２
μｍ以下程度であり、０でも良い。サイドウォール３６
が絶縁の機能を有するからである。また、絶縁性サイド
ウォール３６を除去する条件となるコンタクトホール３
４ｃと中間の導電層２８ｃのパターン端部との距離ｘ4
は、たとえば０．５μｍ以上程度である。これら距離ｘ
3 およびｘ4 は、露光装置の合わせ精度と加工精度とに
よって決まる所定距離ｄに基づき決定され、ｘ3 ＜ｄ＜
ｘ4 の関係にある。The distance x 3 between the contact hole 34d and the pattern end of the intermediate conductive layer 28d, which is a condition that the insulating sidewall 36 is not removed, is, for example, 0.2.
It is about μm or less, and may be 0. Sidewall 36
Has an insulating function. In addition, the contact hole 3 which is a condition for removing the insulating sidewall 36
4c and the end of the pattern of the intermediate conductive layer 28c x 4
Is, for example, about 0.5 μm or more. These distance x
3 and x 4 are determined based on a predetermined distance d determined by the alignment accuracy of the exposure apparatus and the processing accuracy, and x 3 <d <
There is a relationship of x 4 .
【００３０】その後、レジスト膜４６を除去し、図３に
示すように、上層側の導電層３２ｃ，３２ｄをＣＶＤ法
などで成膜し、所定のパターンにエッチング加工する。
上層側の導電層３２ｃ，３２ｄは、ポリシリコン膜、ポ
リサイド膜あるいは金属配線層などで構成される。After that, the resist film 46 is removed, and as shown in FIG. 3, the upper conductive layers 32c and 32d are formed by the CVD method or the like and etched into a predetermined pattern.
The upper conductive layers 32c and 32d are composed of a polysilicon film, a polycide film, a metal wiring layer, or the like.
【００３１】本実施例の多層配線構造の半導体装置で
は、中間の導電層２８ｃのパターン端部から所定距離以
上離れた位置に、コンタクトホール３４ｃを形成する場
合には、コンタクトホール３４ｃの内壁に、絶縁性サイ
ドウォールを形成しないことで、上層側の導電層３２ｃ
と下層側の導電層２４とのコンタクト面積を大きく取る
ことができ、接続抵抗の低減を期待できる。In the semiconductor device having the multilayer wiring structure of this embodiment, when the contact hole 34c is formed at a position separated from the pattern end of the intermediate conductive layer 28c by a predetermined distance or more, the inner wall of the contact hole 34c is formed. By not forming the insulating sidewall, the conductive layer 32c on the upper layer side is formed.
The contact area between the conductive layer 24 on the lower side and the lower conductive layer 24 can be increased, and a reduction in connection resistance can be expected.
【００３２】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、三層の導
電層が積層された多層配線構造の半導体装置について説
明したが、本発明では、三層以上の導電層が積層された
多層配線構造の半導体装置に対しても適用することが可
能である。The present invention is not limited to the above-mentioned embodiments, but can be variously modified within the scope of the present invention. For example, in the above-described embodiments, the semiconductor device having a multilayer wiring structure in which three conductive layers are stacked has been described, but in the present invention, the semiconductor device having a multilayer wiring structure in which three or more conductive layers are stacked is used. However, it can be applied.
【００３３】[0033]
【発明の効果】以上説明してきたように、本発明によれ
ば、中間の導電層に対して接続したくない位置でコンタ
クトホールを開ける場合でも、その中間の導電層を、コ
ンタクトホールの位置を逃げるパターンで形成する必要
がなくなり、セル面積の縮小が可能である。As described above, according to the present invention, even when a contact hole is formed at a position where it is not desired to connect to the intermediate conductive layer, the intermediate conductive layer is provided at the position of the contact hole. The cell area can be reduced because it is not necessary to form the pattern in an escape pattern.
【００３４】また、中間の導電層のパターン端部から所
定距離以上離れた位置に、コンタクトホールを形成する
場合には、コンタクトホールの内壁に、絶縁性サイドウ
ォールを形成しないことで、上層側の導電層と下層側の
導電層とのコンタクト面積を大きく取ることができ、接
続抵抗の低減を期待できる。When a contact hole is formed at a position more than a predetermined distance from the end of the pattern of the intermediate conductive layer, the insulating side wall is not formed on the inner wall of the contact hole, so that the upper layer side is not formed. A large contact area can be secured between the conductive layer and the conductive layer on the lower layer side, and a reduction in connection resistance can be expected.
【図１】本発明の一実施例に係る多層配線構造の半導体
装置の要部概略断面図である。FIG. 1 is a schematic cross-sectional view of a main part of a semiconductor device having a multilayer wiring structure according to an embodiment of the present invention.
【図２】同実施例の多層配線構造の半導体装置の製造過
程を示す要部概略断面図である。FIG. 2 is a schematic sectional view of a key portion showing the manufacturing process of the semiconductor device having the multilayer wiring structure according to the embodiment.
【図３】本発明の他の実施例に係る多層配線構造の半導
体装置の要部概略断面図である。FIG. 3 is a schematic cross-sectional view of a main part of a semiconductor device having a multilayer wiring structure according to another embodiment of the present invention.
【図４】同実施例の多層配線構造の半導体装置の製造過
程を示す要部概略断面図である。FIG. 4 is a schematic sectional view of a key portion showing the manufacturing process of the semiconductor device having the multilayer wiring structure according to the embodiment.
【図５】従来例に係る多層配線構造の半導体装置の要部
概略断面図である。FIG. 5 is a schematic cross-sectional view of a main part of a semiconductor device having a multilayer wiring structure according to a conventional example.
２０… 半導体基板 ２４… 下層側の導電層 ２６… 第１層間絶縁層 ２８ａ，２８ｂ，２８ｃ，２８ｄ… 中間の導電層 ３０… 第２層間絶縁層 ３２ａ，３２ｂ，３２ｃ，３２ｄ… 上層側の導電層 ３４ａ，３４ｂ，３４ｃ，３４ｄ… コンタクトホール ３６… 絶縁性サイドウォール 20 ... Semiconductor substrate 24 ... Lower conductive layer 26 ... First interlayer insulating layer 28a, 28b, 28c, 28d ... Intermediate conductive layer 30 ... Second interlayer insulating layer 32a, 32b, 32c, 32d ... Upper conductive layer 34a, 34b, 34c, 34d ... Contact hole 36 ... Insulating sidewall
Claims (3)
積層してあり、下層側の導電層と上層側の導電層とを接
続するための複数のコンタクトホールが形成してある半
導体装置において、一方のコンタクトホールの内壁に
は、絶縁性サイドウォールが形成してあり、他方のコン
タクトホールの内壁には、絶縁性サイドウォールが形成
されていないことを特徴とする多層配線構造の半導体装
置。1. A semiconductor in which three or more conductive layers are stacked via an interlayer insulating layer and a plurality of contact holes for connecting the lower conductive layer and the upper conductive layer are formed. In the device, a semiconductor having a multilayer wiring structure characterized in that an insulating sidewall is formed on the inner wall of one of the contact holes, and an insulating sidewall is not formed on the inner wall of the other contact hole. apparatus.
タクトホールの内壁には、絶縁性サイドウォールが形成
してあり、中間に位置する導電層と接続するコンタクト
ホールの内壁には、絶縁性サイドウォールが形成されて
いないことを特徴とする請求項１に記載の多層配線構造
の半導体装置。2. An insulating sidewall is formed on the inner wall of the contact hole which is not connected to the conductive layer located in the middle, and an insulating side wall is formed on the inner wall of the contact hole which is connected to the conductive layer located in the middle. The semiconductor device having a multilayer wiring structure according to claim 1, wherein no wall is formed.
ら所定距離以下の位置に形成されたコンタクトホールの
内壁には、絶縁性サイドウォールが形成してあり、中間
に位置する導電層のパターン端部から所定距離以上離れ
た位置に形成されたコンタクトホールの内壁には、絶縁
性サイドウォールが形成されていないことを特徴とする
請求項１に記載の多層配線構造の半導体装置。3. An insulating sidewall is formed on the inner wall of a contact hole formed at a position less than a predetermined distance from the end of the pattern of the conductive layer located in the middle, and the pattern of the conductive layer located in the middle. The semiconductor device having a multilayer wiring structure according to claim 1, wherein an insulating sidewall is not formed on an inner wall of the contact hole formed at a position separated from the end portion by a predetermined distance or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00406593A JP3312409B2 (en) | 1993-01-13 | 1993-01-13 | Semiconductor device with multilayer wiring structure |
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| Publication Number | Publication Date |
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| JPH06216257A true JPH06216257A (en) | 1994-08-05 |
| JP3312409B2 JP3312409B2 (en) | 2002-08-05 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293502A (en) * | 1995-04-24 | 1996-11-05 | Nec Corp | Bipolar transistor and its manufacture |
| WO2008023776A1 (en) * | 2006-08-23 | 2008-02-28 | Nec Corporation | Semiconductor device and method for manufacturing the same |
-
1993
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| WO2008023776A1 (en) * | 2006-08-23 | 2008-02-28 | Nec Corporation | Semiconductor device and method for manufacturing the same |
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