JPH0621062A - メタライゼーション複合体および半導体デバイス - Google Patents

メタライゼーション複合体および半導体デバイス

Info

Publication number
JPH0621062A
JPH0621062A JP5051686A JP5168693A JPH0621062A JP H0621062 A JPH0621062 A JP H0621062A JP 5051686 A JP5051686 A JP 5051686A JP 5168693 A JP5168693 A JP 5168693A JP H0621062 A JPH0621062 A JP H0621062A
Authority
JP
Japan
Prior art keywords
layer
nickel
composite
copper
metallization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5051686A
Other languages
English (en)
Other versions
JP2796919B2 (ja
Inventor
Herbert C Cook
ハーバート・カール・クック
Sr Paul A Farrar
ポウル・アルデン・ファーラー，シニア
Robert M Geffken
ロバート・マイケル・ジェフケン
William T Motsiff
ウイリアム・トーマス・モトシフ
Adolf E Wirsing
アドルフ・アーネスト・ワーシング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0621062A publication Critical patent/JPH0621062A/ja
Application granted granted Critical
Publication of JP2796919B2 publication Critical patent/JP2796919B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 半田コンタクトを用いてシリコン・ウェハー
上のチップを基板に接続する方法を提供する。 【構成】 メタライゼーション複合体６は、高融点金属
１６、ニッケル１８、ならびに銅２０から成る。高融点
金属は望ましくはチタン（Ｔｉ）とするが、ジルコニウ
ムやハフニウムなど、他の適した高融点金属を用いても
よい。必要に応じて銅の上に金層を付加する。このメタ
ライゼーション複合体は、半田コンタクト２２を半導体
基板１０に接続するために用いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半田コンタクトを半導
体基板に接続するためのメタライゼーション複合体に関
し、特に高融点金属、ニッケル、銅、ならびに必要に応
じて設ける金層から成るメタライゼーション複合体に関
するものである。
【０００２】
【従来の技術】従来、トランジスタおよびその他の半導
体部品はパッケージに組み込まれ、各シリコンの種々の
部分は、外部の各導電体に半田により接合される。従っ
て、これらのパッケージは低抵抗のコンタクトを有する
ことが重要である。
【０００３】半田コンタクトをチップのバイアあるいは
コンタクトに作成する場合、従来次のように行ってい
た。すなわち、物理的なマスク（モリブデン・マスクな
ど）を多数のチップを有するシリコン上に配置し、所定
の位置に治具により保持する。コンタクトあるいはバイ
アはスパッタ・エッチング・プロセスによってクリーニ
ングし、そして全体を真空蒸着装置内に配置する。慣習
的に、クロム層の次にクロム−銅層を設け、次に銅層を
設ける。そして金層を蒸着によって堆積させる。当業者
の間で知られているように、スパッタ・デポジションな
ど、他の技術を用いることもできる。この金属複合体
は、ボール・リミティング・メタラジー（ＢＬＭ：ｂａ
ｌｌ ｌｉｍｉｔｉｎｇ ｍｅｔａｌｌｕｒｇｙ）ある
いはパッド・リミティング・メタラジー（ＰＬＭ：ｐａ
ｄ ｌｉｍｉｔｉｎｇ ｍｅｔａｌｌｕｒｇｙ）と呼ば
れている。
【０００４】次に、鉛・すず半田を複合金属構造体の上
に蒸着させる。それに対して半田接合が可能となる。次
にマスクを除去し、全体を加熱して半田を溶融させ、各
バイアあるいは各コンタクト上に半球形の半田コンタク
トを形成する。半田の量によっては、半田コンタクトは
半球型というより、球形の底部をカットした形となる。
【０００５】多数の半田接続部を有するこのチップは次
に裏返しにし、所望の基板と合わせて、全体を再び加熱
し、半田を溶融させる。その結果、半田コンタクトは基
板に接合する。
【０００６】チップと基板とを半田コンタクトによって
接続するこの従来の技術は、以前の方法に比べて種々の
長所を有している。第１の長所は、多数の接続を一度に
行うことができ、大量生産に有利であるということであ
る。他の長所は、半田を溶融させるので、その表面張力
によってチップと基板との位置合わせが自動的に行われ
るということである。さらに他の長所は、ワイヤーを一
本ずつ接続しなければならず、周辺部のパッド接続に限
られるワイヤー・ボンド・チップの場合と異なり、チッ
プ全体にコンタクトのアレーを形成できるということで
ある。
【０００７】
【発明が解決しようとする課題】クロム・銅・金接続法
は以上のような長所を有しているが、半導体技術の進歩
によって短所も明かとなってきた。例えば、半導体製造
における進歩により、シリコン・ウェハーのサイズは１
２７０ｍｍ（５インチ）から２０３２ｍｍ（８インチ）
へと増加した。さらに、１チップ当りの必要な接続数
は、１００〜４００程度から１５００以上へと増加し
た。また、ＰＬＭ材料の直径は１５０μｍ程度から１０
０μｍ以下へと減少した。すなわち、より小さいＰＬ
Ｍ、および１チップ当り、より多くのＰＬＭ接続が望ま
れ、そしてチップはより大きなシリコン・ウェハー上に
取り付けられるようになっている。
【０００８】そのため次のような問題が生じている。例
えば、半田・コンタクトを接続するための金属複合体の
蒸着には、加熱が必要であるが、その際、使用している
種々の金属間で膨張率が異なるため、モリブデン・マス
クの位置合わせに影響が生じる。さらに、モリブデン・
マスクの作製における技術的な限界のため、マスクに設
ける穴の直径は、マスクの厚みより小さくすることはで
きない。従って、１００μｍという小さい穴をマスクに
設ける必要がある場合には、モリブデンの厚さはわずか
１００μｍとしなければならない。そのためマスクは柔
軟になりすぎ、再び位置合わせの問題が生じる。経済的
には、マスクは再使用することが望ましい。マスクを再
使用するためには、マスクは全体をそのまま取り外し、
クリーニングしなければならない。しかしその場合、モ
リブデン・マスクが柔軟すぎると、マスクを破損しやす
い。
【０００９】フォトレジスト・リフトオフ・マスクを用
いることも可能であるが、従来のクロム・銅・金（Ｃｒ
−Ｃｕ−Ａｕ）被膜金属は室温で堆積させるため、フォ
トレジスト・リフトオフ・マスクは、被膜金属と両立し
ない。合理的な応力レベルを持つようにするため、Ｃｒ
−Ｃｕ−Ａｕ被膜金属は、例えば、一般に約１５０°Ｃ
以上で堆積させる。上述のように、これは大部分のフォ
トレジスト・リフトオフ・マスクを用いた処理と両立し
ない。
【００１０】また、ある種の半導体デバイスの製造にお
いては、複数のチップを接続するサイクルおよび再加工
が必要である。そのため、デバイスで用いている多層金
属構造体の界面で障害が発生するという問題がある。さ
らに、処理の過程でペルクロル・エチレンや塩素／フラ
ックス混合物などの化学薬品に曝され、また熱に曝され
るので、障害は一層発生しやくすなる。そして障害の程
度は、フラックスを何度も使用し、リフローさせ（３６
５°Ｃ）、何度もフラックス・クリーニングを行うこと
によって、さらにキシレン溶媒を用いることによって、
累積的に大きくなる。
【００１１】従って、従来の接続方法の問題を解決し
た、半田コンタクトを用いてシリコン・ウェハー上のチ
ップを基板に接続する方法が必要である。この新しい方
法は、多層金属複合体の界面で生じる障害も解決できる
ものでなければならない。
【００１２】
【課題を解決するための手段】本発明のメタライゼーシ
ョン複合体、すなわちパッド・リミティング・メタラジ
ー（ＰＬＭ）は、上記必要性を満たし、かつ上記従来の
接続方法の問題を解決するものである。本発明のメタラ
イゼーション複合体は、高融点金属、ニッケル（Ｎ
ｉ）、ならびに銅（Ｃｕ）の複合体から成り、ニッケル
は高融点金属と銅との間の界面を形成している。そして
ニッケルは、塩素で促進される腐食による劣化などの、
界面におけるメタライゼーション複合体の劣化を防止す
る。
【００１３】メタライゼーション複合体は、順番に堆積
させた場合には個別の層によって構成され、一方、同時
に堆積させた場合には、金属間化合物層（ｉｎｔｅｒｍ
ｅｔａｌｌｉｃ ｌａｙｅｒ）によって構成される。こ
のような金属間化合物層は、例えば、高融点金属／ニッ
ケル・金属間化合物や、ニッケル／銅・金属間化合物に
よって構成できる。さらに、各層間の界面は金属間化合
物によって形成することができる。従って、メタライゼ
ーション複合体の構成は、複合体の形成に使用する方法
に依存する。
【００１４】高融点金属は望ましくはチタン（Ｔｉ）と
するが、当業者の間で知られている他の適した高融点金
属を用いることも可能である。例えばジルコニウムやハ
フニウムを用いることができる。
【００１５】メタライゼーション複合体の銅層の上に
は、必要に応じて金（Ａｕ）層を付加することができ
る。
【００１６】本発明のメタライゼーション複合体では、
複合体の各金属間の界面における障害や、劣化の問題は
生じない。本発明ではこれらの問題を、ニッケルの界面
層を介在させることによって解決する。なお、他の金属
の組み合せも試験した。例えば、Ｔｉ・Ｃｕ・Ｎｉ・Ａ
ｕ，Ｔｉ・Ｐｄ・Ｃｕ・Ａｕ，Ｔｉ・Ｃｕ・Ｐｄ・Ａ
ｕ，Ｔｉ・Ａｌ・Ｃｕ・Ａｕ，ならびにＴｉ・Ｃｒ・Ｃ
ｕ・Ａｕの組み合せで試験を行った（Ｐｄ：パラジウ
ム、Ｃｒ：クロム）。その結果は、以下に詳しく述べる
ように、いずれも受け入れられるものではなかった。
【００１７】従って、本発明では、ニッケル層をチタン
と銅・金層との間に介在させる。その結果、構造体は、
チップ接続および再加工における何回ものクリーニング
・サイクルおよび加熱サイクルに耐え得るものとなる。
例えば、本発明のメタライゼーション複合体は、少なく
とも１２回のリフロー・サイクルおよび、１２回のフラ
ックス／ペルクロルのクリーニング・サイクルに耐え、
基板に対する接合を維持することができる。単純なＴｉ
・Ｃｕ・Ａｕ構造体では、このような条件では障害が発
生する。
【００１８】本発明の一実施例における他の特徴は、メ
タライゼーション複合体のベース層（シリコン基板上に
形成したアルミニウム層に接している）にチタンなどの
高融点金属を用いることにより、アルミニウム表面のス
パッタ・クリーニングが不要になるということである。
【００１９】本発明のさらに他の特徴は、メタライゼー
ション複合体を室温で堆積させる場合は、その形をフォ
トレジスト・リフトオフ・プロセス（例えば改良画像反
転プロセス）を用いて決めることができるということで
ある。
【００２０】
【実施例】次に本発明の実施例について図面を参照して
具体的に説明する。広い意味で本発明は、半田コンタク
トを半導体基板に接続するためのメタライゼーション複
合体に関するものである。図１に示すように、シリコン
基板１０を準備し、その上にアルミニウムなどの金属層
１２を付着させる。コンタクト・バイアは、窒化シリコ
ン、二酸化シリコン、あるいはポリイミドなどの絶縁層
１４に形成する。コンタクト・バイアは金属層１２にま
で延びている。次にメタライゼーション複合体２６を付
着させ、そして半田コンタクト２２を蒸着する（当業者
の間で知られている他の方法、例えばメッキなどを行っ
てもよい）。半田コンタクト２２は鉛・すずの半田（Ｐ
ｂＳｎ）が望ましいが、当業者の間で知られている他の
適した半田を用いてもよい。例えば、ビスマス半田を用
いてもよい。なお、半導体デバイスの作製においては、
金属と絶縁物の多層構造としてもよく、その場合には半
導体基板上の所定のコンタクト部に対して、各層に開口
を設ける。
【００２１】メタライゼーション複合体２６は高融点金
属層１６、ニッケル層１８、ならびに銅層２０から成
る。メタライゼーション複合体は、順番に堆積させた場
合には個別の層によって構成され、一方、同時に堆積さ
せた場合には金属間化合物層によって構成される。この
ような金属間化合物層は、例えば、高融点金属／ニッケ
ル・金属間化合物や、ニッケル／銅・金属間化合物によ
って構成できる。また、図１に示すように、金属間化合
物層により各層間の界面を形成することもできる。図の
場合には、金属／ニッケル・金属間化合物層４２および
ニッケル／銅・金属間化合物層４０となっている。従っ
てメタライゼーション複合体の構成は部分的に、複合体
の形成に使用する方法に依存する。すなわち、個別の層
を形成するのか、金属間化合物層を形成するのか、ある
いはそれらの組み合せとするのかに依存する。
【００２２】高融点金属層１６は望ましくはチタン（Ｔ
ｉ）とするが、当業者の間で知られている他の適した高
融点金属を用いることも可能である。例えばジルコニウ
ムやハフニウムを用いることができる。固体相において
酸素に対して高い可溶性を有するものであれば、いかな
る高融点金属であってもよい。このような性質により、
メタライゼーション複合体を形成する表面において、存
在する酸素の量を低減することが可能となる。その結
果、高融点金属を堆積させるのに先だって、スパッタ・
クリーニングを行う必要がなくなる。
【００２３】必要に応じて、例えば金（Ａｕ）層を付加
した場合、その層がメタライゼーション複合体の最上層
となる。この層は、図２には、銅層２０′の上の金層２
４として示す。メタライゼーション複合体による接続部
を形成する処理として、１回の蒸着フェーズでメタライ
ゼーション複合体２６′を形成し、さらなる蒸着フェー
ズで半田コンタクト（図１参照）を付加する。これらの
フェーズ間の移動中に、メタライゼーション複合体は空
気に曝されることになるが、金層２４は酸化されず、バ
リアとして機能する。従って、半田コンタクトを設ける
前に、メタライゼーション複合体上にいかなる酸化層も
形成されない。酸化層が形成されると、半田が直接付着
することが妨げられるので、酸化層が形成されないとい
うことは重要である。なお、このような層としては、バ
リア効果を有する限り、他のいかなるものを用いてもよ
い。その後、半田コンタクトを接合するために加熱した
とき、金層２４は溶解し、半田コンタクトと共に四級化
合物を形成する。
【００２４】以上、本発明の主要な要素について記述し
たが、本発明の一実施例では各層の厚さを以下のように
する。
【００２５】 金属 厚さ（オングストローム） 高融点金属 ３００〜１５００ あるいはそれ以上 ニッケル ４００〜１０００ 銅 ２０００〜２００００ 金 ７００以上、望ましくは１１００ ただし、これらの数値はあくまでも一例である。高融点
金属の厚さは、メタライゼーション複合体下の酸化アル
ミニウムの量を低減させ、一方、メタライゼーション複
合体の性質に影響しないようなものでなければならな
い。酸化アルミニウムの厚さが約４０あるいは５０オン
グストロームの場合、高融点金属の厚さは３００オング
ストロームとする必要がある。このような厚さとするこ
とにより、酸化アルミニウムを充分に低減させ、しかも
ニッケルと充分に反応させることができる。ニッケル層
の厚さは約４００〜約１０００オングストロームの範囲
とする必要がある。これについては後にさらに記述す
る。銅層の厚さは約２０００〜約２００００オングスト
ロームとすることが望ましい。銅層の厚さは、半田接合
を行う場合には、そのために充分であり、一方、配線と
して用いる場合には充分な電気的接続機能を果たすもの
とする必要がある。金層の厚さは、上述のように下部の
銅を保護するのに必要な厚さとする。
【００２６】メタライゼーション複合体２６をどのよう
に用いるかについて、図３に詳しく示す。図に示すよう
に、半導体デバイス１０は、Ｐ−拡散領域３０と共にＮ
−ウェル２８を含んでいる。ポリシリコン領域３２は、
アルミニウム層１２に対するタングステン・コンタクト
／バイア３６を含んでいる。タングステン・コンタクト
３４も含まれている。アルミニウム層１２の上には、ド
ライ・エッチングした窒化物／酸化物層１４が形成され
ている。本発明のパッド・リミティング・メタラジー
（ＰＬＭ）メタライゼーション複合体２６は、窒化物／
酸化物層１４の上に配置され、半田コンタクト２２に接
続している。図３にはまた、半導体デバイスにおいてよ
く知られているウェット／ドライ・エッチングしたポリ
イミド層３８を示す。
【００２７】当業者にとって明らかなように、本発明の
メタライゼーション複合体は図４に示すように配線層と
して用いることもできる。図４では、メタライゼーショ
ン複合体４４がチップ４８上に堆積されており、所望の
コンタクトがそこに形成される。半田コンタクト４６は
上述のようにメタライゼーション複合体４４に直接結合
させる。この実施例は、メタライゼーション複合体４４
が配線層として、アルミニウム層と置き換えられている
という点で上記実施例と異なっている。ここで、半田コ
ンタクト４６の領域の形は、ポリイミド層３８および／
または窒化物／酸化物層１４の開口によって決められ
る。
【００２８】メタライゼーション複合体は半導体基板上
に堆積させ、一方、半田コンタクトは、メタライゼーシ
ョン複合体を用いて半導体基板に接続するデバイス上の
所定の部分に堆積させてもよい。上記メタライゼーショ
ン複合体の部分は、半田コンタクトを有する上記部分に
接触させ、そして２つの部分を加熱して、必要なデバイ
スを形成する。また、当業者にとって明らかなように、
本発明のメタライゼーション複合体は、相互接続を行う
他の応用においても用いることができる。
【００２９】メタライゼーション複合体は、当業者の間
で知られているいかなる手段によっても作製することが
できる。一実施例として、メタライゼーション複合体を
構成する個々の金属層は、蒸着によって順番に堆積させ
る。メタライゼーション複合体は、順番に堆積させた場
合にはこのような個別の層によって構成されることにな
り、同時に堆積させた場合には、金属間化合物層によっ
て構成されることになる。このような金属間化合物層
は、例えば、高融点金属／ニッケル・金属間化合物およ
びニッケル／銅・金属間化合物により構成される。ま
た、図１に示すように、金属間化合物層により各層間の
界面を形成することもできる。図では、金属／ニッケル
・金属間化合物層４２およびニッケル／銅・金属間化合
物層４０を形成している。従ってメタライゼーション複
合体の構成は部分的に、複合体の形成に使用する方法に
依存する。すなわち、個別の層を形成するのか、金属間
化合物層を形成するのか、あるいはそれらの組み合せと
するのかに依存する。
【００３０】具体的には、高融点金属を望ましくは一定
の時間、堆積させ、そしてニッケルを一定の時間、高融
点金属の堆積と重複させて堆積させ、その後、単独で継
続する。その結果、界面部で金属間化合物層が形成さ
れ、そして個々の蒸着処理の間に、表面が汚れるという
恐れがなくなる。当業者にとって明らかなように、複合
体を堆積させるために、種々の方法を用いることができ
る。蒸着法は１つの方法であり、スパッタ堆積法を用い
てもよい。複合体をどのように使用するかによって、ど
のような堆積手段を選択するかは変ってこよう。
【００３１】メタライゼーション複合体層は、当業者の
間で知られている、いかなる手段によっても輪郭形成す
ることができる。一実施例としては、フォトレジスト・
リフトオフ・プロセス（例えば改良画像反転プロセス）
を用いることができる。また、反応イオン・エッチング
など、他の手段を用いてもよい。
【００３２】半田コンタクトも蒸着、あるいは他の適し
た手段により形成する。メタライゼーション複合体を堆
積させた後、半田をその複合体上に蒸着する。なお、そ
の結果得られる構造体において、半田コンタクトを形成
するために必要な加熱によって、ある層の成分が他の層
に拡散し、層が種々の成分を含むようになることもあ
る。その場合、例えば半田中のすずは銅層に拡散し、ニ
ッケルはチタン層に拡散する。そして、すずが拡散した
後、場合によっては半田中の鉛はほぼ純粋な鉛となる。
【００３３】本発明のメタライゼーション複合体では、
複合体の高融点金属と銅との界面としてニッケルを用い
るため、優れた結果が得られる。このニッケル界面によ
り、塩素によって生じる劣化などを防止することができ
る。このようなニッケル界面がない場合、一般に塩素は
腐食を促進し、そして劣化を促進する。本発明のメタラ
イゼーション複合体は従って、半導体の処理において通
常加えられるストレスに耐えることができる。これとは
逆に、金属−金属層として他の組み合せを用いた場合に
は、このような満足できる特性を備えたメタライゼーシ
ョン複合体は得られないことが実験的に分かる。
【００３４】これらの優れた結果を図５〜図７に要約し
て示す。図５は、ＴｉＮｉＣｕ複合体の最小引っ張り強
さを、従来のＣｒＣｕＡｕ複合体および他の種々の複合
体の最小引っ張り強さと比較したものである。引っ張り
強さ（単位はｌｂｓ）は、通常、半導体デバイスの製作
に必要であろう１２回のリフロー／フラックス／ペルク
ロル・サイクルの後に測定した。ＴｉＮｉＣｕの最小引
っ張り強さはＣｒＣｕＡｕの最小引っ張り強さにほぼ等
しく、従って従来の複合体の優れた代替品となる。本発
明の優秀性は、スパッタ・クリーニングが不要であるこ
と、および半導体基板上に非常に小さいＰＬＭを多数作
成できる（上記説明を参照）ことの結果である。このこ
とはＣｒＣｕＡｕ複合体では不可能であった。
【００３５】より重要なことであるが、走査型電子顕微
鏡（ＳＥＭ）による観察によって、ＴｉＮｉＣｕ構造体
およびＣｒＣｕＡｕ構造体は共に展性半田フェイル・モ
ード（タフィー・プル）、すなわち熱疲労に対して長寿
命を得るための望ましいフェイル・モードを有してい
る。半田においては、その展性のために延びてしまい、
障害が発生することがある。この障害は展性破断と呼ば
れている。一方、界面部が展性を持たない場合、脆性破
断が発生し、障害となる。半導体の処理におけるよう
に、熱処理が必要な場合には、脆性破断より展性破断の
方がましである。本実施例では、Ｔｉの厚さは具体的に
は１５００オングストロームとし、Ｎｉは６００オング
ストローム、Ｃｕは５０００オングストロームとする
（金層を設ける場合は、その厚さは１１００オングスト
ロームとする）。なお、ＴｉＣｕＮｉ、ＴｉＣｒＣｕ、
ＴｉＰｄＣｕ、ならびにＴｉＣｕＡｕ複合体の最小引っ
張り強さは、ＴｉＮｉＣｕ複合体より少なくとも５０％
劣っていた。
【００３６】さらに、ＴｉＮｉＣｕ複合体とＣｒＣｕＡ
ｕ複合体との比較を図６に示す。図６は、ＴｉＮｉ複合
体をキシレン中で３回および１２回リフローしてクリー
ニングした場合と、ＴｉＮｉ複合体をペルクロル中で３
回、６回、ならびに１２回リフローしてクリーニングし
た場合と、ＣｒＣｕＡｕ複合体をキシレン中で１２回リ
フローしてクリーニングした場合と、ＣｒＣｕＡｕ複合
体をペルクロル中で１２回リフローしてクリーニングし
た場合の引っ張り強さ（単位はｌｂｓ）をグラフで示し
たものである。ペルクロルのリフローによって塩素によ
るなんらかの劣化が生じ、従って引っ張り強さに影響が
現れるはずである。図６から分かるように、キシレン、
ペルクロルの３回、１２回のリフローの場合、ＴｉＮｉ
複合体はＣｒＣｕ複合体より優れている。塩素は種々の
半導体デバイスの製造において必要であり、処理の過程
でトレース要素として存在するものであるが、この塩素
は、本発明のメタライゼーション複合体では問題を生じ
ないということが、図６のデータによって明確に示され
ている。本発明ではニッケル層を介在させているため、
塩素によってメタライゼーション複合体の劣化、すなわ
ち腐食は促進されない。このことは引っ張り強さのデー
タに現れている。
【００３７】図７に、ニッケルをどのような厚さにすれ
ば良いかを示す。図から分かるように、ニッケルの厚さ
は約４００から約１０００オングストロームとすること
によって、良好な引っ張り強さが得られる。厚さを４０
０オングストローム以下とすると、塩素による腐食に対
して有効なバリアとして機能せず、一方、約１０００オ
ングストローム以上とすると、ニッケル層の応力と厚さ
との積により、ニッケルとチタンとの界面に剥がれが生
じてくる。従って、本発明のメタライゼーション複合体
では、厚さは約４００〜約１０００オングストロームの
ニッケル層を形成する。
【００３８】以上、本発明について望ましい実施例をも
とに説明を行ったが、本発明の趣旨および範囲から逸脱
しない範囲で種々に変形し、また部分的な変更を加える
ことはもちろん可能である。以下、本発明の実施態様を
示す。 （１）半田コンタクトを半導体基板に接続するメタライ
ゼーション複合体において、高融点金属、ニッケル、な
らびに銅の複合体から成り、前記ニッケルは前記高融点
金属と前記銅との界面を形成することを特徴とするメタ
ライゼーション複合体。 （２）前記ニッケルは前記メタライゼーション複合体の
劣化を前記界面において防止することを特徴とする
（１）記載のメタライゼーション複合体。 （３）前記劣化は塩素によって促進される腐食を含むこ
とを特徴とする（２）記載のメタライゼーション複合
体。 （４）半田コンタクトを半導体基板に接続するメタライ
ゼーション複合体において、高融点金属層と、前記高融
点金属層の上に配置したニッケル層と、前記ニッケル層
の上に配置した銅層とを備えたことを特徴とするメタラ
イゼーション複合体。 （５）前記銅層の上に配置した金層をさらに備えたこと
を特徴とする（４）記載のメタライゼーション複合体。 （６）前記高融点金属層は前記ニッケル層より所定の界
面によって分離され、前記界面は高融点金属／ニッケル
・金属間化合物から成ることを特徴とする（４）記載の
メタライゼーション複合体。 （７）前記ニッケル層は前記銅層から所定の界面によっ
て分離され、前記界面はニッケル／銅・金属間化合物か
ら成ることを特徴とする（４）記載のメタライゼーショ
ン複合体。 （８）前記高融点金属はチタン、ハフニウム、およびジ
ルコニウムから成るグループから選択されることを特徴
とする（４）記載のメタライゼーション複合体。 （９）前記高融点金属はチタンから成ることを特徴とす
る（４）記載のメタライゼーション複合体。 （１０）前記ニッケル層は約４００オングストローム〜
約１０００オングストロームの厚さのニッケル層から成
ることを特徴とする（４）記載のメタライゼーション複
合体。 （１１）上面を有する半導体基板と、前記上面に配置さ
れたメタライゼーション複合体とを備え、前記メタライ
ゼーション複合体は、高融点金属、ニッケル、ならびに
銅の複合体からなる半導体デバイス。 （１２）上面を有する半導体基板と、前記半導体の前記
上面に配置された金属層と、前記金属層上に配置され、
前記金属層に対して開口を有する絶縁層と、前記絶縁層
上に配置され、前記絶縁層の前記開口を占め、前記金属
層に接触しているメタライゼーション複合体と、前記メ
タライゼーション複合体上に配置された半田層とを備
え、前記メタライゼーション複合体は、高融点金属、ニ
ッケル、ならびに銅の複合体からなる半導体デバイス。 （１３）前記半導体基板はシリコン・ウェハーから成る
ことを特徴とする（１２）記載の半導体デバイス。 （１４）前記金属層はアルミニウムから成ることを特徴
とする（１２）記載の半導体デバイス。 （１５）前記絶縁層は、窒化シリコン、二酸化シリコ
ン、ならびにポリイミドから成るグループから選択され
ることを特徴とする（１２）記載の半導体デバイス。 （１６）前記半田層は鉛・すず半田から成ることを特徴
とする（１２）記載の半導体デバイス。 （１７）半田コンタクトを半導体基板に接続する方法に
おいて、（ａ）高融点金属層を半導体基板の上面に堆積
させるステップと、（ｂ）前記高融点金属層の上にニッ
ケル層を堆積させるステップと、（ｃ）前記ニッケル層
の上に銅層を堆積させるステップと、（ｄ）前記銅層の
上に半田層を設けるステップと、を含むことを特徴とす
る方法。 （１８）ステップ（ａ）の前記堆積処理を、ステップ
（ｂ）の前記堆積処理に重複させることを特徴とする
（１７）記載の方法。 （１９）ステップ（ｂ）の前記堆積処理を、ステップ
（ｃ）の前記堆積処理に重複させることを特徴とする
（１７）記載の方法。 （２０）ステップ（ａ），（ｂ），（ｃ）の前記堆積処
理は蒸着処理であることを特徴とする（１７）記載の方
法。 （２１）ステップ（ｄ）の半田層を設ける前記処理は蒸
着処理であることを特徴とする（１７）記載の方法。 （２２）得られた、半導体基板−高融点金属−ニッケル
−銅−半田の層構造体を加熱し、金属間化合物を形成し
て各層を相互接続するステップをさらに含むことを特徴
とする（１７）記載の方法。 （２３）前記銅層の上に金層を堆積させるステップをさ
らに含み、前記半田層はその金層の上に堆積させること
を特徴とする（１７）記載の方法。 （２４）ステップ（ａ），（ｂ），（ｃ）における各層
はリフトオフ・フォト・プロセスによって輪郭形成する
ことを特徴とする（１７）記載の方法。 （２５）前記リフトオフ・フォト・プロセスは改良画像
反転プロセスであることを特徴とする（１７）記載の方
法。 （２６）ステップ（ａ），（ｂ），（ｃ）における各層
の形は反応イオン・エッチングによって決められること
を特徴とする（１７）記載の方法。 （２７）半導体デバイスを製造する方法において、
（ａ）チップの上面に金属層を設けるステップと、
（ｂ）前記金属層の上に絶縁層を設け、前記絶縁層に前
記金属層に対する開口を持たせるステップと、（ｃ）前
記絶縁層の上に高融点金属層を堆積させ、前記高融点金
属層が前記絶縁層の前記開口を占め、そして前記金属層
に接触するようにするステップと、（ｄ）前記高融点金
属の上にニッケル層を堆積させるステップと、（ｅ）前
記ニッケル層の上に銅層を堆積させるステップと、
（ｆ）前記銅層の上に半田層を設けるステップと、を含
むことを特徴とする方法。 （２８）ステップ（ｃ）の堆積処理を、ステップ（ｄ）
の前記堆積処理に重複させることを特徴とする（２７）
記載の方法。 （２９）ステップ（ｄ）の堆積処理を、ステップ（ｅ）
の前記堆積処理に重複させることを特徴とする（２７）
記載の方法。 （３０）ステップ（ａ）の金属層を設ける処理およびス
テップ（ｂ）の絶縁層を設ける処理はスパッタ・デポジ
ションであることを特徴とする（２７）記載の方法。 （３１）ステップ（ｃ），（ｄ），（ｅ）の前記堆積処
理は蒸着処理であることを特徴とする（２７）記載の方
法。 （３２）ステップ（ｆ）の半田層を設ける処理は蒸着処
理であることを特徴とする（２７）記載の方法。 （３３）前記絶縁層の前記開口は、前記金属層の上の前
記絶縁層を、前記金属層をエッチングすることなく選択
的にエッチングすることによって形成することを特徴と
する（２７）記載の方法。 （３４）得られた、チップ−金属−絶縁体−高融点金属
−ニッケル−銅−半田の層構造体を加熱し、金属間化合
物を形成して前記高融点金属−ニッケル−銅−半田の各
層を相互接続するステップをさらに含むことを特徴とす
る（２７）記載の方法。 （３５）前記銅層の上に金層を堆積させるステップをさ
らに含み、前記半田層はその金層の上に堆積させること
を特徴とする（２７）記載の方法。 （３６）（１７）記載の方法によって行われた、半田コ
ンタクトを半導体基板に接続するための接続。 （３７）（２７）記載の方法によって作製された半導体
デバイス。 （３８）メタライゼーション複合体の界面における劣化
を防止する方法において、（ａ）メタライゼーション複
合体の構成要素として、高融点金属、ニッケル、ならび
に銅を用い、（ｂ）前記高融点金属と前記銅との界面部
に前記ニッケルを堆積させることを特徴とする方法。 （３９）前記劣化は、塩素で促進される腐食を含むこと
を特徴とする（３８）記載の方法。
【００３９】
【発明の効果】本発明により、従来の接続方法の問題を
解決した、シリコン・ウェハー上のチップを半田コンタ
クトを用いて基板に接続する方法が達成された。
【図面の簡単な説明】
【図１】本発明の一実施例であり、半導体基板を半田コ
ンタクトに接続するメタライゼーション複合体を示す断
面図である。
【図２】本発明のメタライゼーション複合体の他の実施
例を示す断面図である。
【図３】半導体デバイスに組み込んだ図１の構造体を示
す断面図である。
【図４】本発明のメタライゼーション複合体の一実施例
を配線層に用いた場合を示す断面図である。
【図５】本発明のメタライゼーション複合体および他の
メタライゼーション複合体を１２回リフローした後の引
っ張り強さを示し、かつ比較するグラフである。
【図６】本発明のメタライゼーション複合体および他の
メタライゼーション複合体を、種々の回数リフローした
後の引っ張り強さを示し、かつ比較するグラフである。
【図７】ニッケルの厚さが引っ張り強さに与える影響を
示すグラフである。
【符号の説明】
１０ シリコン基板 １２ 金属層 １４ 絶縁層 １６ 高融点金属層 １８ ニッケル層 ２０ 銅層 ２２ 半田コンタクト ２６ メタライゼーション複合体 ４０，４２ 金属間化合物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポウル・アルデン・ファーラー，シニア アメリカ合衆国 バーモント州 バーリン トン エスオー ヤンドウ ドライブ 17 (72)発明者 ロバート・マイケル・ジェフケン アメリカ合衆国 バーモント州 バーリン トン クレッセント ビーチ ドライブ 145 (72)発明者 ウイリアム・トーマス・モトシフ アメリカ合衆国 バーモント州 エセック ス ジャンクション タングルウッド ド ライブ 10 (72)発明者 アドルフ・アーネスト・ワーシング アメリカ合衆国 バーモント州 サウス ヒーロー アールアール１ ボックス 418（番地なし)

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】半田コンタクトを半導体基板に接続するメ
    タライゼーション複合体において、 高融点金属、ニッケル、ならびに銅の複合体から成り、
    前記ニッケルは前記高融点金属と前記銅との界面を形成
    することを特徴とするメタライゼーション複合体。
  2. 【請求項２】半田コンタクトを半導体基板に接続するメ
    タライゼーション複合体において、 高融点金属層と、 前記高融点金属層の上に配置したニッケル層と、 前記ニッケル層の上に配置した銅層とを備えたことを特
    徴とするメタライゼーション複合体。
  3. 【請求項３】前記ニッケル層は約４００オングストロー
    ム〜約１０００オングストロームの厚さのニッケル層か
    ら成ることを特徴とする請求項２記載のメタライゼーシ
    ョン複合体。
  4. 【請求項４】上面を有する半導体基板と、 前記上面に配置されたメタライゼーション複合体とを備
    え、 前記メタライゼーション複合体は、高融点金属、ニッケ
    ル、ならびに銅の複合体からなる半導体デバイス。
  5. 【請求項５】上面を有する半導体基板と、 前記半導体の前記上面に配置された金属層と、 前記金属層上に配置され、前記金属層に対して開口を有
    する絶縁層と、 前記絶縁層上に配置され、前記絶縁層の前記開口を占
    め、前記金属層に接触しているメタライゼーション複合
    体と、 前記メタライゼーション複合体上に配置された半田層と
    を備え、 前記メタライゼーション複合体は、高融点金属、ニッケ
    ル、ならびに銅の複合体からなる半導体デバイス。
  6. 【請求項６】半田コンタクトを半導体基板に接続する方
    法において、 （ａ）高融点金属層を半導体基板の上面に堆積させるス
    テップと、 （ｂ）前記高融点金属層の上にニッケル層を堆積させる
    ステップと、 （ｃ）前記ニッケル層の上に銅層を堆積させるステップ
    と、 （ｄ）前記銅層の上に半田層を設けるステップと、 を含むことを特徴とする方法。
  7. 【請求項７】半導体デバイスを製造する方法において、 （ａ）チップの上面に金属層を設けるステップと、 （ｂ）前記金属層の上に絶縁層を設け、前記絶縁層に前
    記金属層に対する開口を持たせるステップと、 （ｃ）前記絶縁層の上に高融点金属層を堆積させ、前記
    高融点金属層が前記絶縁層の前記開口を占め、そして前
    記金属層に接触するようにするステップと、 （ｄ）前記高融点金属の上にニッケル層を堆積させるス
    テップと、 （ｅ）前記ニッケル層の上に銅層を堆積させるステップ
    と、 （ｆ）前記銅層の上に半田層を設けるステップと、 を含むことを特徴とする方法。
  8. 【請求項８】請求項６に記載の方法によって行われた、
    半田コンタクトを半導体基板に接続するための接続。
  9. 【請求項９】請求項７に記載の方法によって作製された
    半導体デバイス。
  10. 【請求項１０】メタライゼーション複合体の界面におけ
    る劣化を防止する方法において、 （ａ）メタライゼーション複合体の構成要素として、高
    融点金属、ニッケル、ならびに銅を用い、 （ｂ）前記高融点金属と前記銅との界面部に前記ニッケ
    ルを堆積させることを特徴とする方法。
JP5051686A 1992-05-11 1993-03-12 メタライゼーション複合体および半導体デバイス Expired - Fee Related JP2796919B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US88109792A 1992-05-11 1992-05-11
US881097 1992-05-11

Publications (2)

Publication Number Publication Date
JPH0621062A true JPH0621062A (ja) 1994-01-28
JP2796919B2 JP2796919B2 (ja) 1998-09-10

Family

ID=25377774

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5051686A Expired - Fee Related JP2796919B2 (ja) 1992-05-11 1993-03-12 メタライゼーション複合体および半導体デバイス

Country Status (2)

Country Link
US (2) US5457345A (ja)
JP (1) JP2796919B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338517A (ja) * 2002-05-17 2003-11-28 Internatl Business Mach Corp <Ibm> 基板上に無鉛はんだ合金を形成する方法
JP2008053623A (ja) * 2006-08-28 2008-03-06 Sanyo Electric Co Ltd 半導体装置
JP2010171141A (ja) * 2009-01-21 2010-08-05 Toyota Motor Corp 半導体装置とその半導体装置のハンダ付け方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0706208B1 (en) * 1994-10-03 2002-06-12 Kabushiki Kaisha Toshiba Method of manufacturing of a semiconductor package integral with semiconductor chip.
EP1441388A3 (en) * 1995-03-20 2004-09-22 Unitive International Limited Solder bump fabrication methods and structure including a titanium barrier layer
US6085448A (en) * 1997-10-30 2000-07-11 Caterpillar Inc. Mechanical retention system for ground engaging tools
US6998711B1 (en) * 1998-08-14 2006-02-14 Micron Technology, Inc. Method of forming a micro solder ball for use in C4 bonding process
US6136689A (en) * 1998-08-14 2000-10-24 Micron Technology, Inc. Method of forming a micro solder ball for use in C4 bonding process
JP2943805B1 (ja) * 1998-09-17 1999-08-30 日本電気株式会社 半導体装置及びその製造方法
JP4130508B2 (ja) * 1999-01-22 2008-08-06 富士通株式会社 半田接合方法及び電子装置の製造方法
US6844253B2 (en) * 1999-02-19 2005-01-18 Micron Technology, Inc. Selective deposition of solder ball contacts
US6320265B1 (en) * 1999-04-12 2001-11-20 Lucent Technologies Inc. Semiconductor device with high-temperature ohmic contact and method of forming the same
JP3553413B2 (ja) * 1999-04-26 2004-08-11 富士通株式会社 半導体装置の製造方法
US6861345B2 (en) * 1999-08-27 2005-03-01 Micron Technology, Inc. Method of disposing conductive bumps onto a semiconductor device
US6433429B1 (en) * 1999-09-01 2002-08-13 International Business Machines Corporation Copper conductive line with redundant liner and method of making
US6312830B1 (en) 1999-09-02 2001-11-06 Intel Corporation Method and an apparatus for forming an under bump metallization structure
US6435396B1 (en) * 2000-04-10 2002-08-20 Micron Technology, Inc. Print head for ejecting liquid droplets
US6878396B2 (en) * 2000-04-10 2005-04-12 Micron Technology, Inc. Micro C-4 semiconductor die and method for depositing connection sites thereon
DE10103294C1 (de) * 2001-01-25 2002-10-31 Siemens Ag Träger mit einer Metallfläche und mindestens ein darauf angeordneter Chip, insbesondere Leistungshalbleiter
US6534863B2 (en) * 2001-02-09 2003-03-18 International Business Machines Corporation Common ball-limiting metallurgy for I/O sites
US6635960B2 (en) 2001-08-30 2003-10-21 Micron Technology, Inc. Angled edge connections for multichip structures
JP3897596B2 (ja) * 2002-01-07 2007-03-28 日本テキサス・インスツルメンツ株式会社 半導体装置と配線基板との実装体
US20030219623A1 (en) * 2002-05-21 2003-11-27 Kao Cheng Heng Solder joints with low consumption rate of nickel layer
US7347349B2 (en) * 2003-06-24 2008-03-25 Micron Technology, Inc. Apparatus and method for printing micro metal structures
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
US7321140B2 (en) * 2005-03-11 2008-01-22 Applied Materials, Inc. Magnetron sputtered metallization of a nickel silicon alloy, especially useful as solder bump barrier
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US7628309B1 (en) 2005-05-03 2009-12-08 Rosemount Aerospace Inc. Transient liquid phase eutectic bonding
US20070013014A1 (en) * 2005-05-03 2007-01-18 Shuwen Guo High temperature resistant solid state pressure sensor
US7538401B2 (en) 2005-05-03 2009-05-26 Rosemount Aerospace Inc. Transducer for use in harsh environments
US7400042B2 (en) * 2005-05-03 2008-07-15 Rosemount Aerospace Inc. Substrate with adhesive bonding metallization with diffusion barrier
US20080038871A1 (en) * 2006-08-10 2008-02-14 George Liang-Tai Chiu Multipath soldered thermal interface between a chip and its heat sink
US7952184B2 (en) 2006-08-31 2011-05-31 Micron Technology, Inc. Distributed semiconductor device methods, apparatus, and systems
US7754532B2 (en) * 2006-10-19 2010-07-13 Micron Technology, Inc. High density chip packages, methods of forming, and systems including same
US7875529B2 (en) * 2007-10-05 2011-01-25 Micron Technology, Inc. Semiconductor devices
US8293587B2 (en) * 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
US8232655B2 (en) 2008-01-03 2012-07-31 International Business Machines Corporation Bump pad metallurgy employing an electrolytic Cu / electorlytic Ni / electrolytic Cu stack
KR20110038457A (ko) * 2009-10-08 2011-04-14 삼성전기주식회사 무전해 니켈 도금층을 갖는 금속배선 구조 및 그 제조방법
FR2961345A1 (fr) 2010-06-10 2011-12-16 St Microelectronics Tours Sas Circuit integre passif
US9070387B1 (en) 2013-08-23 2015-06-30 Western Digital Technologies, Inc. Integrated heat-assisted magnetic recording head/laser assembly
US9042048B1 (en) 2014-09-30 2015-05-26 Western Digital (Fremont), Llc Laser-ignited reactive HAMR bonding
US9202478B1 (en) 2015-02-10 2015-12-01 Western Digital (Fremont), Llc Method and structure for soldering a laser submount to a mounting face of a slider

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52155050A (en) * 1976-06-18 1977-12-23 Matsushita Electric Ind Co Ltd Production of semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3458925A (en) * 1966-01-20 1969-08-05 Ibm Method of forming solder mounds on substrates
US3867193A (en) * 1970-12-28 1975-02-18 Iwatsu Electric Co Ltd Process of producing a thin film circuit
DE2244062A1 (de) * 1972-09-08 1974-03-28 Licentia Gmbh Ohmscher anschlusskontakt fuer ein silizium-halbleiterbauelement
US4096510A (en) * 1974-08-19 1978-06-20 Matsushita Electric Industrial Co., Ltd. Thermal printing head
US3990094A (en) * 1975-08-20 1976-11-02 General Motors Corporation Evaporated solderable multilayer contact for silicon semiconductor
US4176443A (en) * 1977-03-08 1979-12-04 Sgs-Ates Componenti Elettronici S.P.A. Method of connecting semiconductor structure to external circuits
US4293637A (en) * 1977-05-31 1981-10-06 Matsushita Electric Industrial Co., Ltd. Method of making metal electrode of semiconductor device
JPS53149763A (en) * 1977-06-01 1978-12-27 Citizen Watch Co Ltd Mounting method of semiconductor integrate circuit
JPS546787A (en) * 1977-06-17 1979-01-19 Matsushita Electric Ind Co Ltd Luminous element
US4197551A (en) * 1977-09-14 1980-04-08 Raytheon Company Semiconductor device having improved Schottky-barrier junction
DE2930779C2 (de) * 1978-07-28 1983-08-04 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Halbleitervorrichtung
JPS5637624A (en) * 1979-09-04 1981-04-11 Toshiba Corp Manufacture of electrode in semiconductor device
US4319264A (en) * 1979-12-17 1982-03-09 International Business Machines Corporation Nickel-gold-nickel conductors for solid state devices
US4631805A (en) * 1981-03-23 1986-12-30 Motorola Inc. Semiconductor device including plateless package fabrication method
JPS5815254A (ja) * 1981-07-20 1983-01-28 Mitsubishi Electric Corp 半導体素子の製造方法
JPS60119749A (ja) * 1983-12-02 1985-06-27 Hitachi Ltd 多層配線部材
US4954870A (en) * 1984-12-28 1990-09-04 Kabushiki Kaisha Toshiba Semiconductor device
US4742023A (en) * 1986-08-28 1988-05-03 Fujitsu Limited Method for producing a semiconductor device
US4840302A (en) * 1988-04-15 1989-06-20 International Business Machines Corporation Chromium-titanium alloy
US4950623A (en) * 1988-08-02 1990-08-21 Microelectronics Center Of North Carolina Method of building solder bumps

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52155050A (en) * 1976-06-18 1977-12-23 Matsushita Electric Ind Co Ltd Production of semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338517A (ja) * 2002-05-17 2003-11-28 Internatl Business Mach Corp <Ibm> 基板上に無鉛はんだ合金を形成する方法
JP2008053623A (ja) * 2006-08-28 2008-03-06 Sanyo Electric Co Ltd 半導体装置
JP2010171141A (ja) * 2009-01-21 2010-08-05 Toyota Motor Corp 半導体装置とその半導体装置のハンダ付け方法

Also Published As

Publication number Publication date
US5719070A (en) 1998-02-17
JP2796919B2 (ja) 1998-09-10
US5457345A (en) 1995-10-10

Similar Documents

Publication Publication Date Title
JP2796919B2 (ja) メタライゼーション複合体および半導体デバイス
US7579694B2 (en) Electronic devices including offset conductive bumps
US7665652B2 (en) Electronic devices including metallurgy structures for wire and solder bonding
JP3210547B2 (ja) 電気めっきはんだ端子およびその製造方法
US7098126B2 (en) Formation of electroplate solder on an organic circuit board for flip chip joints and board to board solder joints
US6534863B2 (en) Common ball-limiting metallurgy for I/O sites
US4840302A (en) Chromium-titanium alloy
JP2528617B2 (ja) 多層相互接続金属構造体およびその形成方法
US20090108443A1 (en) Flip-Chip Interconnect Structure
JPH0145976B2 (ja)
US20040157450A1 (en) Waferlevel method for direct bumping on copper pads in integrated circuits
EP0675674B1 (en) Film circuit metal system for use with bumped IC packages
US20180218993A1 (en) Metal bond pad with cobalt interconnect layer and solder thereon
US6461954B1 (en) Method and an apparatus for forming an under bump metallization structure
JP2000357699A (ja) 半導体装置
JP2730492B2 (ja) 半導体装置
EP1322146A1 (en) Method of electroplating solder bumps on an organic circuit board
JP2002334897A (ja) 半導体装置のバンプ構造及びその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees