JPH06209263A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JPH06209263A JPH06209263A JP324193A JP324193A JPH06209263A JP H06209263 A JPH06209263 A JP H06209263A JP 324193 A JP324193 A JP 324193A JP 324193 A JP324193 A JP 324193A JP H06209263 A JPH06209263 A JP H06209263A
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- Japan
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- comparison
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- voltage dividing
- dividing resistor
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Abstract
(57)【要約】
【目的】 ＡＤ変換器の耐ノイズ性と低消費電力性を低
電圧電源環境下でも両立して達成できるようにする。 【構成】 比較基準電圧を分圧する分圧抵抗列の両端に
供給されるＨ側基準電圧とＬ側基準電圧をそれぞれ、Ｍ
ＯＳトランジスタのソースフォロワと演算増幅器の負帰
還制御によって安定化させる。 【効果】 分圧抵抗列に定常的に流れる電流を小さくし
た場合でも、その分圧抵抗列の両端での基準電圧を常に
一定に安定化させることができる。
電圧電源環境下でも両立して達成できるようにする。 【構成】 比較基準電圧を分圧する分圧抵抗列の両端に
供給されるＨ側基準電圧とＬ側基準電圧をそれぞれ、Ｍ
ＯＳトランジスタのソースフォロワと演算増幅器の負帰
還制御によって安定化させる。 【効果】 分圧抵抗列に定常的に流れる電流を小さくし
た場合でも、その分圧抵抗列の両端での基準電圧を常に
一定に安定化させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＤ変換器、さらには
フラッシュ型のＡＤ変換器に適用して有効な技術に関す
るものであって、たとえばデジタル符号化方式の移動体
無線電話システムに利用して有効な技術に関するもので
ある。
フラッシュ型のＡＤ変換器に適用して有効な技術に関す
るものであって、たとえばデジタル符号化方式の移動体
無線電話システムに利用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】ＡＤ変換器は、たとえば移動体無線電話
システムにおいて音声信号をデジタル符号化処理する場
合に使用される。
システムにおいて音声信号をデジタル符号化処理する場
合に使用される。
【０００３】図３は従来のＡＤ変換器の概略構成を示し
たものであって、１は多数の抵抗ＲをＨ（高レベル）側
基準電圧ＶＨとＬ（低レベル）側基準電圧ＶＬの間で直
列に接続してなる分圧抵抗列、２は上記分圧抵抗列１の
各分圧タップからそれぞれに取り出される比較基準電圧
をアナログ入力信号Ａｉｎと比較して各比較基準電圧ご
との比較結果をＨ／Ｌの２値論理で出力する比較回路
列、３は上記比較回路列２の出力を２進符号化するエン
コーダ、４は２進符号化されたデジタル信号Ｄｏｕｔを
出力するラッチ回路である（たとえば、特開昭６３−１
５７５２２号公報参照）。
たものであって、１は多数の抵抗ＲをＨ（高レベル）側
基準電圧ＶＨとＬ（低レベル）側基準電圧ＶＬの間で直
列に接続してなる分圧抵抗列、２は上記分圧抵抗列１の
各分圧タップからそれぞれに取り出される比較基準電圧
をアナログ入力信号Ａｉｎと比較して各比較基準電圧ご
との比較結果をＨ／Ｌの２値論理で出力する比較回路
列、３は上記比較回路列２の出力を２進符号化するエン
コーダ、４は２進符号化されたデジタル信号Ｄｏｕｔを
出力するラッチ回路である（たとえば、特開昭６３−１
５７５２２号公報参照）。
【０００４】このＡＤ変換器はフラッシュ型（あるいは
並列型）と呼ばれ、たとえば移動体無線電話機において
音声信号のデジタル符号化に使用されている。
並列型）と呼ばれ、たとえば移動体無線電話機において
音声信号のデジタル符号化に使用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００６】すなわち、この種のＡＤ変換器では、分圧
抵抗列１の各分圧タップからそれぞれに取り出される比
較基準電圧の精度および安定度が変換の精度および安定
度に大きく影響するが、この比較基準電圧の精度および
安定度を確保するためには、上記分圧抵抗列に流す電流
をある程度以上に大きくする必要があった。
抵抗列１の各分圧タップからそれぞれに取り出される比
較基準電圧の精度および安定度が変換の精度および安定
度に大きく影響するが、この比較基準電圧の精度および
安定度を確保するためには、上記分圧抵抗列に流す電流
をある程度以上に大きくする必要があった。
【０００７】分圧抵抗列に流す電流が少ないと、その分
圧抵抗列の各分圧タップからそれぞれ取り出される比較
基準電圧にノイズが重畳しやすくなる。
圧抵抗列の各分圧タップからそれぞれ取り出される比較
基準電圧にノイズが重畳しやすくなる。
【０００８】とくに、３．３Ｖ系といった低電圧電源環
境下では、分圧抵抗列１にて分圧される比較基準電圧の
電圧ピッチが小さくなるため、ノイズの影響を受けやす
くなる。したがって、この場合は、分圧抵抗列１に流す
電流をとくに十分に大きくする必要があった。
境下では、分圧抵抗列１にて分圧される比較基準電圧の
電圧ピッチが小さくなるため、ノイズの影響を受けやす
くなる。したがって、この場合は、分圧抵抗列１に流す
電流をとくに十分に大きくする必要があった。
【０００９】しかし、分圧抵抗列１に流す電流を大きく
すると、ＡＤ変換器の消費電力が大幅に増大してしま
う、という問題が生じる。
すると、ＡＤ変換器の消費電力が大幅に増大してしま
う、という問題が生じる。
【００１０】本発明の目的は、ＡＤ変換器の耐ノイズ性
と低消費電力性を低電圧電源環境下でも両立して達成で
きるようにする、という技術を提供することにある。
と低消費電力性を低電圧電源環境下でも両立して達成で
きるようにする、という技術を提供することにある。
【００１１】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】すなわち、比較基準電圧を分圧する分圧抵
抗列の両端に供給されるＨ側基準電圧とＬ側基準電圧を
それぞれ、ＭＯＳトランジスタのソースフォロワと演算
増幅器の負帰還制御によって安定化させる、というもの
である。
抗列の両端に供給されるＨ側基準電圧とＬ側基準電圧を
それぞれ、ＭＯＳトランジスタのソースフォロワと演算
増幅器の負帰還制御によって安定化させる、というもの
である。
【００１４】
【作用】上述した手段によれば、分圧抵抗列に定常的に
流れる電流を小さくした場合でも、その分圧抵抗列の両
端での基準電圧を常に一定に安定化させることができ
る。
流れる電流を小さくした場合でも、その分圧抵抗列の両
端での基準電圧を常に一定に安定化させることができ
る。
【００１５】これにより、ＡＤ変換器の耐ノイズ性と低
消費電力性を低電圧電源環境下でも両立して達成できる
ようにする、という目的が達成される。
消費電力性を低電圧電源環境下でも両立して達成できる
ようにする、という目的が達成される。
【００１６】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。
ながら説明する。
【００１７】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。
は相当部分を示すものとする。
【００１８】図１は本発明の技術が適用されたＡＤ変換
器の一実施例を示したものであって、１は多数の抵抗Ｒ
をＨ（高レベル）側基準電圧ＶＨとＬ（低レベル）側基
準電圧ＶＬの間で直列に接続してなる分圧抵抗列、２は
アナログ入力信号Ａｉｎを上記分圧抵抗列１の各分圧タ
ップからそれぞれに取り出される比較基準電圧と比較し
て各比較基準電圧ごとの比較結果をＨ／Ｌの２値論理で
出力する比較回路列、３は上記比較回路列２の出力を２
進符号化するエンコーダ、４は２進符号化されたデジタ
ル信号Ｄｏｕｔを出力するラッチ回路、５１および５２
は上記分圧抵抗列１の両端に与えられるＨ側基準電圧Ｖ
ＨおよびＬ側基準電圧ＶＬを安定化制御するボルテージ
・フォロワ、Ｃ１は上記分圧抵抗列１の各分圧タップに
それぞれ並列に挿入されたノイズ吸収用コンデンサ、６
は上記比較回路列２にアナログ入力信号Ａｉｎを伝達す
るボルテージ・フォロワ、７は上記比較回路列２の比較
入力をサンプリングするスイッチ回路列、Ｃ２およびＣ
３は上記スイッチ回路列７でサンプリングされた比較入
力を保持するコンデンサ、φ１はＡＤ変換の動作タイミ
ングを規定するリセットクロックである。
器の一実施例を示したものであって、１は多数の抵抗Ｒ
をＨ（高レベル）側基準電圧ＶＨとＬ（低レベル）側基
準電圧ＶＬの間で直列に接続してなる分圧抵抗列、２は
アナログ入力信号Ａｉｎを上記分圧抵抗列１の各分圧タ
ップからそれぞれに取り出される比較基準電圧と比較し
て各比較基準電圧ごとの比較結果をＨ／Ｌの２値論理で
出力する比較回路列、３は上記比較回路列２の出力を２
進符号化するエンコーダ、４は２進符号化されたデジタ
ル信号Ｄｏｕｔを出力するラッチ回路、５１および５２
は上記分圧抵抗列１の両端に与えられるＨ側基準電圧Ｖ
ＨおよびＬ側基準電圧ＶＬを安定化制御するボルテージ
・フォロワ、Ｃ１は上記分圧抵抗列１の各分圧タップに
それぞれ並列に挿入されたノイズ吸収用コンデンサ、６
は上記比較回路列２にアナログ入力信号Ａｉｎを伝達す
るボルテージ・フォロワ、７は上記比較回路列２の比較
入力をサンプリングするスイッチ回路列、Ｃ２およびＣ
３は上記スイッチ回路列７でサンプリングされた比較入
力を保持するコンデンサ、φ１はＡＤ変換の動作タイミ
ングを規定するリセットクロックである。
【００１９】比較回路列２の比較回路ＣＰは、図２に示
すように、差動段リセット式シュミットトリガー型のコ
ンパレータが使用されている。この比較回路ＣＰは、ｐ
チャンネルＭＯＳトランジスタＭ４１，Ｍ４２による差
動回路部２１と、ｎチャンネルＭＯＳトランジスタＭ４
３，Ｍ４４によるラッチ回路部２２と、リセット用のス
イッチ回路Ｓ４とによって構成される。
すように、差動段リセット式シュミットトリガー型のコ
ンパレータが使用されている。この比較回路ＣＰは、ｐ
チャンネルＭＯＳトランジスタＭ４１，Ｍ４２による差
動回路部２１と、ｎチャンネルＭＯＳトランジスタＭ４
３，Ｍ４４によるラッチ回路部２２と、リセット用のス
イッチ回路Ｓ４とによって構成される。
【００２０】スイッチ回路Ｓ４がオンからオフになった
ときに、差動回路部２１のＭＯＳトランジスタＭ４１，
Ｍ４２は、それぞれのゲートに与えられる比較入力の大
小に応じて相補的にオン／オフ状態をとる。この状態は
ラッチ回路部２２によって保持され、この保持状態がＨ
またはＬの比較出力として出力されるようになってい
る。
ときに、差動回路部２１のＭＯＳトランジスタＭ４１，
Ｍ４２は、それぞれのゲートに与えられる比較入力の大
小に応じて相補的にオン／オフ状態をとる。この状態は
ラッチ回路部２２によって保持され、この保持状態がＨ
またはＬの比較出力として出力されるようになってい
る。
【００２１】ボルテージ・フォロワ５１，５２，６はそ
れぞれ、ＭＯＳトランジスタ（Ｍ１，Ｍ２，Ｍ３）のソ
ースフォロワ出力電圧を演算増幅器（ＡＰ１，ＡＰ２，
ＡＰ３）によって負帰還制御するようにしたものであ
る。すなわち、５１および５２は、分圧抵抗列１の両端
における基準電圧ＶＨおよびＶＬがそれぞれ一定電圧と
なるように負帰還制御する。６は、アナログ入力信号Ａ
ｉｎの電圧を比較回路列２の各比較回路ＣＰに伝達す
る。
れぞれ、ＭＯＳトランジスタ（Ｍ１，Ｍ２，Ｍ３）のソ
ースフォロワ出力電圧を演算増幅器（ＡＰ１，ＡＰ２，
ＡＰ３）によって負帰還制御するようにしたものであ
る。すなわち、５１および５２は、分圧抵抗列１の両端
における基準電圧ＶＨおよびＶＬがそれぞれ一定電圧と
なるように負帰還制御する。６は、アナログ入力信号Ａ
ｉｎの電圧を比較回路列２の各比較回路ＣＰに伝達す
る。
【００２２】この場合、ボルテージ・フォロワ５１，５
２については、演算増幅器ＡＰ１，ＡＰ２の帰還入力側
から一定の微小電流を流す定電流回路Ｉｃｓ１，Ｉｃｓ
２によって、その帰還動作の安定化がはかられている。
２については、演算増幅器ＡＰ１，ＡＰ２の帰還入力側
から一定の微小電流を流す定電流回路Ｉｃｓ１，Ｉｃｓ
２によって、その帰還動作の安定化がはかられている。
【００２３】以下、上述したＡＤ変換器について、その
動作を説明する。
動作を説明する。
【００２４】図１および図２において、まず、リセット
クロックφ１のＨ（またはＬ）によって、スイッチ回路
列７の各スイッチ回路Ｓ１，Ｓ２および各比較回路ＣＰ
内のスイッチ回路Ｓ４が一斉にオン状態になると、分圧
抵抗列１の各分圧タップからそれぞれに取り出される比
較基準電圧は、各比較回路ＣＰごとに、スイッチ回路Ｓ
１を通してコンデンサＣ２に保持される。
クロックφ１のＨ（またはＬ）によって、スイッチ回路
列７の各スイッチ回路Ｓ１，Ｓ２および各比較回路ＣＰ
内のスイッチ回路Ｓ４が一斉にオン状態になると、分圧
抵抗列１の各分圧タップからそれぞれに取り出される比
較基準電圧は、各比較回路ＣＰごとに、スイッチ回路Ｓ
１を通してコンデンサＣ２に保持される。
【００２５】これと同時に、ボルテージ・フォロワ６を
介して伝達されるアナログ入力信号Ａｉｎが、各比較回
路ＣＰごとに、スイッチ回路Ｓ２を通してコンデンサＣ
３に保持される。
介して伝達されるアナログ入力信号Ａｉｎが、各比較回
路ＣＰごとに、スイッチ回路Ｓ２を通してコンデンサＣ
３に保持される。
【００２６】このとき、各比較回路ＣＰは、その内部の
リセット用スイッチ回路Ｓ４がオン状態になっているこ
とにより、比較動作およびそのラッチ出力を保留してい
る。
リセット用スイッチ回路Ｓ４がオン状態になっているこ
とにより、比較動作およびそのラッチ出力を保留してい
る。
【００２７】次に、リセットクロックφ１の論理がＬ
（またはＨ）に反転することによって、スイッチ回路列
７の各スイッチ回路Ｓ１，Ｓ２および各比較回路ＣＰ内
のスイッチ回路Ｓ４が一斉にオフ状態になると、各比較
回路ＣＰ内のリセット用スイッチ回路Ｓ４がオフになっ
て、各比較回路ＣＰごとに、コンデンサＣ２に保持され
た比較基準電圧とコンデンサＣ３に保持されたアナログ
入力信号Ａｉｎとの電圧比較が行なわれるとともに、こ
の比較の結果が保持（ラッチ）されてエンコーダ３へ出
力される。
（またはＨ）に反転することによって、スイッチ回路列
７の各スイッチ回路Ｓ１，Ｓ２および各比較回路ＣＰ内
のスイッチ回路Ｓ４が一斉にオフ状態になると、各比較
回路ＣＰ内のリセット用スイッチ回路Ｓ４がオフになっ
て、各比較回路ＣＰごとに、コンデンサＣ２に保持され
た比較基準電圧とコンデンサＣ３に保持されたアナログ
入力信号Ａｉｎとの電圧比較が行なわれるとともに、こ
の比較の結果が保持（ラッチ）されてエンコーダ３へ出
力される。
【００２８】エンコーダ３は各比較回路ＣＰからの比較
出力を２進符号化し、この２進符号化されたデジタル出
力信号Ｄｏｕｔをラッチ回路４を介して出力する。
出力を２進符号化し、この２進符号化されたデジタル出
力信号Ｄｏｕｔをラッチ回路４を介して出力する。
【００２９】以上のような動作が繰り返されることによ
り、アナログ入力信号Ａｉｎはリセットクロックφ１の
周期ごとにサンプリングされてデジタル変換される。
り、アナログ入力信号Ａｉｎはリセットクロックφ１の
周期ごとにサンプリングされてデジタル変換される。
【００３０】ここで、上述したＡＤ変換器では、分圧抵
抗列１の両端に供給されるＨ側基準電圧とＬ側基準電圧
をそれぞれ、ＭＯＳトランジスタ（Ｍ１，Ｍ２）のソー
スフォロワと演算増幅器（ＡＰ１，ＡＰ２）の負帰還制
御によって強制的に安定化させるようにしたことによ
り、分圧抵抗列１に定常的に流れる電流を小さくした場
合でも、その分圧抵抗列１の両端での基準電圧（ＶＨ，
ＶＬ）を常に一定に安定化させることができる。
抗列１の両端に供給されるＨ側基準電圧とＬ側基準電圧
をそれぞれ、ＭＯＳトランジスタ（Ｍ１，Ｍ２）のソー
スフォロワと演算増幅器（ＡＰ１，ＡＰ２）の負帰還制
御によって強制的に安定化させるようにしたことによ
り、分圧抵抗列１に定常的に流れる電流を小さくした場
合でも、その分圧抵抗列１の両端での基準電圧（ＶＨ，
ＶＬ）を常に一定に安定化させることができる。
【００３１】これにより、ＡＤ変換器の耐ノイズ性と低
消費電力性を低電圧電源環境下でも両立して達成できる
ようになる。
消費電力性を低電圧電源環境下でも両立して達成できる
ようになる。
【００３２】また、比較回路列２を構成する各比較回路
ＣＰの比較入力を周期的にサンプリングおよびホルード
させ、このサンプリングおよびホールドさせた比較入力
によって上記比較回路ＣＰの比較動作を行なわせること
により、差動段リセット式シュミットトリガー型のコン
パレータを使用した比較回路ＣＰから発生するキックバ
ック・ノイズの影響も遮断することができるようにな
る。
ＣＰの比較入力を周期的にサンプリングおよびホルード
させ、このサンプリングおよびホールドさせた比較入力
によって上記比較回路ＣＰの比較動作を行なわせること
により、差動段リセット式シュミットトリガー型のコン
パレータを使用した比較回路ＣＰから発生するキックバ
ック・ノイズの影響も遮断することができるようにな
る。
【００３３】さらに、分圧抵抗列１の各分圧タップにそ
れぞれノイズ吸収用のコンデンサＣ１を並列に接続した
ことにより、各比較回路ＣＰに比較基準電圧にスイパイ
ク状のノイズが重畳して誤動作を起こすのを防止するこ
とができるようになる。
れぞれノイズ吸収用のコンデンサＣ１を並列に接続した
ことにより、各比較回路ＣＰに比較基準電圧にスイパイ
ク状のノイズが重畳して誤動作を起こすのを防止するこ
とができるようになる。
【００３４】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３５】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュ型のＡＤ変換器に適用した場合について説明した
が、それに限定されるものではなく、たとえばＤＡ変換
器にも適用できる。
てなされた発明をその背景となった利用分野であるフラ
ッシュ型のＡＤ変換器に適用した場合について説明した
が、それに限定されるものではなく、たとえばＤＡ変換
器にも適用できる。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。
【００３７】すなわち、ＡＤ変換器の耐ノイズ性と低消
費電力性を低電圧電源環境下でも両立して達成させねこ
とができる、という効果が得られる。
費電力性を低電圧電源環境下でも両立して達成させねこ
とができる、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の技術が適用されたＡＤ変換器の実施例
を示す回路図
を示す回路図
【図２】本発明のＡＤ変換器にて使用されている比較回
路の構成例を示す回路図
路の構成例を示す回路図
【図３】従来のＡＤ変換器の概要を示す回路図
１ 分圧抵抗列 Ｒ 抵抗 ２ 比較回路列 ＣＰ 比較回路 ３ エンコーダ ４ ラッチ回路 ５１，５２ ボルテージ・フォロワ Ｍ１，Ｍ２ ＭＯＳトランジスタ ＡＰ１，ＡＰ２ 演算増幅器 Ｉｃｓ１，Ｉｃｓ２ 定電流回路 Ｃ１ ノイズ吸収用コンデンサ Ｃ２，Ｃ３ サンプリングおよびホールド用のコンデン
サ ６ ボルテージ・フォロワ ７ スイッチ回路列 φ１ リセットクロック
サ ６ ボルテージ・フォロワ ７ スイッチ回路列 φ１ リセットクロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北 雅人 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山木戸 一夫 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (3)
- 【請求項１】 多数の抵抗をＨ（高レベル）側基準電圧
とＬ（低レベル）側基準電圧の間で直列に接続してなる
分圧抵抗列と、この分圧抵抗列の各分圧タップからそれ
ぞれに取り出される比較基準電圧をアナログ入力信号と
比較する比較回路列とを備えたＡＤ変換器であって、上
記分圧抵抗列の両端に供給されるＨ側基準電圧とＬ側基
準電圧をそれぞれ、ＭＯＳトランジスタのソースフォロ
ワと演算増幅器の負帰還制御によって安定化させること
を特徴とするＡＤ変換器。 - 【請求項２】 多数の抵抗をＨ（高レベル）側基準電圧
とＬ（低レベル）側基準電圧の間で直列に接続してなる
分圧抵抗列と、この分圧抵抗列の各分圧タップからそれ
ぞれに取り出される比較基準電圧をアナログ入力信号と
比較する比較回路列とを備えたＡＤ変換器であって、上
記比較回路列を構成する各比較回路の比較入力を周期的
にサンプリングおよびホルードし、このサンプリングお
よびホールドされた比較入力によって上記比較回路の比
較動作を行なわせることを特徴とするＡＤ変換器。 - 【請求項３】 多数の抵抗をＨ（高レベル）側基準電圧
とＬ（低レベル）側基準電圧の間で直列に接続してなる
分圧抵抗列と、この分圧抵抗列の各分圧タップからそれ
ぞれに取り出される比較基準電圧をアナログ入力信号と
比較する比較回路列とを備えたＡＤ変換器であって、上
記分圧抵抗列の各分圧タップにそれぞれノイズ吸収用の
コンデンサを並列に接続したことを特徴とするＡＤ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP324193A JPH06209263A (ja) | 1993-01-12 | 1993-01-12 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP324193A JPH06209263A (ja) | 1993-01-12 | 1993-01-12 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209263A true JPH06209263A (ja) | 1994-07-26 |
Family
ID=11551966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP324193A Pending JPH06209263A (ja) | 1993-01-12 | 1993-01-12 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303813A (ja) * | 2005-04-19 | 2006-11-02 | Nec Electronics Corp | アナログデジタル変換回路及びリファレンス回路 |
| CN105353818A (zh) * | 2015-11-23 | 2016-02-24 | 苏州云芯微电子科技有限公司 | 一种改进型参考电压分压电路 |
-
1993
- 1993-01-12 JP JP324193A patent/JPH06209263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303813A (ja) * | 2005-04-19 | 2006-11-02 | Nec Electronics Corp | アナログデジタル変換回路及びリファレンス回路 |
| CN105353818A (zh) * | 2015-11-23 | 2016-02-24 | 苏州云芯微电子科技有限公司 | 一种改进型参考电压分压电路 |
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