JPH06204888A - データ圧縮伸張装置 - Google Patents

Abstract

(57)【要約】 【目的】 小さな回路規模で高速にデータの圧縮伸張を
行なうことが可能なデータ圧縮伸張装置を実現する。 【構成】 データ圧縮伸張装置のデータ変換演算装置９
０は、ＤＣＴ演算係数を簡単な整数比に変えた形のシリ
アル回路により構成するとともに、ｏｄｄ側については
演算式をそのままハードウェア化したシリアル回路１０
０を含んで構成し、パラレル−シリアル変換装装置１１
から出力されたデータに対して一次元のＤＣＴ演算をシ
リアル演算の形で施す。また、シリアル回路１００は、
ＤＣＴ演算式を展開して得られた各入力ｂ0〜ｂ3に共通
な係数を２のべきにある数値をかけた形で表現した場合
の該数値の部分を作成するシリアル回路１０１と、この
シリアル回路１０１により計算された係数出力に対して
式の横方向に符号分を含めた加減算を行なって出力ｘ0
〜ｘ3として出力するシリアル回路１０２により構成し
て演算式をそのままハードウェア化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データの圧縮処理
等に用いられるデータ圧縮伸張装置に係り、詳細には小
さな回路規模でデータ圧縮を行うことが可能なデータ圧
縮伸張装置に関する。

【０００２】

【従来の技術】ＩＳＤＮやＣＤ−ＲＯＭを前提とした画
像の高能率符号化技術において、ＤＣＴ（Discrete Cos
ine Transform：離散コサイン変換）が高能率符号化技
術の主流になりつつある。このＤＣＴに限らず、高能率
符号化して画素当りの平均ビット数を減らすと、画像の
品質は落ち、圧縮率を上げると、画質の劣化を引き起こ
す。例えば、現行の標準テレビ信号を１．５Ｍビット／
秒に圧縮した場合に問題となるのは、輪郭部分の劣化と
ＤＣＴで処理するブロック単位（例えば８×８画素）に
発生するブロック歪である。逆変換して画素を再生する
ときに、ブロック内のＤＣＴ出力をすべて線形和するこ
とになるが、８×８画素から成るブロックのＤＣＴ出力
６４個のうち、一つでも情報損失があると、ブロック内
全体の再生画素に劣化が生じる。

【０００３】ここで、ＤＣＴ変換は、直交変換の一つで
あり、カールネン・レーベ変換と並んでエネルギの集中
度の最も高い変換法といわれるものである。

【０００４】いま、信号ｆ（ｊ） （ｊ＝０、１、…、
Ｎ−１）の一次元のＤＣＴ変換による結果Ｆ（ｕ）
（ｕ＝０、１、…、Ｎ−１）は数１で定義される。

【０００５】

【数１】 また、逆ＤＣＴ変換は、数２で定義される。

【０００６】

【数２】 このようなＤＣＴ変換を画像に対して施すことにより、
エネルギ集中が得られることから、エネルギの多い成分
のみを符号化することが可能となり、これにより画像デ
ータの圧縮を行なうようにしている。

【０００７】ところで、上記ＤＣＴを有するデータ圧縮
伸張装置に限らず、通常のデータ圧縮伸張装置では、数
値列に対し、データ変換（ＦＦＴ，ＤＣＴ等）を施し、
その後に量子化を行っている。

【０００８】図１１は従来のデータ圧縮伸張装置のブロ
ック図である。１０はデータ記憶装置であり、データ記
憶装置１０には圧縮を施そうとする２次元データがパラ
レルデータの形で蓄えられている。データ記憶装置１０
に蓄えられているデータ（例えば、画像データ）はパラ
レル−シリアル変換装置１１に入力され、パラレル−シ
リアル変換装置１１はデータ記憶装置１０から読み込ん
だパラレルデータをシリアルデータに変換してデータ変
換演算装置１２に出力する。データ変換演算装置１２は
パラレル−シリアル変換装置１１から出力されたデータ
に対して一次元のＤＣＴ演算をシリアル演算の形で施
す。シリアルＤＣＴ演算されたデータはシリアル−パラ
レル変換装置１３に出力され、シリアル−パラレル変換
装置１３はデータ変換演算装置１２から出力されたシリ
アルデータをパラレルデータに変換してデータ記憶装置
１０に書き込む。上記の例は一次元の場合であり、画像
等の二次元の場合には図１２に示すように上述した処理
を縦横（順不同）二次元に施す。また、量子化装置１４
は、データ記憶装置１０に蓄えられたデータ変換演算後
のデータに対して、例えば図１３に示すような量子化テ
ーブルの値で除算をする（あるいは、逆数の乗算）こと
によって量子化演算を行なう。上記各部の動作はデータ
圧縮伸張装置の全体を制御する制御装置１５によって制
御される。

【０００９】上記データ変換演算装置１２により実行さ
れるシリアルＤＣＴ演算を以下に説明するシリアル演算
によって行なう。

【００１０】先ず、基本的な考え方としてCOS係数の値
を、数３に示すように２のべき（すなわち、２のｎ乗）
の和又は差で表すようにする。数３に示すように数値を
２のべきで表現する理由はシリアルの回路による演算を
実現するためである。すなわち、図１４において、符号
２１は、クロック入力信号に応答し、入力信号を１クロ
ック遅れた出力とするＦＦ（フリップフロップ）からな
る１タイムディレイユニットを表すものとすると、１タ
イムディレイユニット２１を通って出てくる出力と１タ
イムディレイユニット２１を通らずに直接出てくる出力
とを比較すると前者が後者より１クロック分遅い。ここ
で、１タイムディレイユニット２１はシフトレジスタが
並んだようなものであり、例えばＬＳＢ側から順にデー
タが入力されているものとすると、１クロック遅く出て
くるということは２倍されたことを意味する。同様に、
８倍しようとする場合には上記１タイムディレイユニッ
ト２１を図１５に示すように３つ並べて３クロック遅ら
せるようにすれば２³で８倍となる。本実施例では上記
ユニットを組み合わせて加減算を行なうことでシリアル
演算回路を実現する。

【００１１】図１６は乗算部のシリアル演算構成を示し
たものであり、図１６は入力データを３８倍する場合の
例である。先ず、３８を数４の形に分解する。

【００１２】数４において、ある数値ｘを３２倍すると
いうことは、ｘを左（ＭＢＳ方向）へ５回シフトするこ
とであり、図１６では、５段の１タイムディレイユニッ
ト２７１を通過させることによって実現される。また、
数４で示される２×（２＋１）は、実際には、６である
から、４＋２と表してもよい。しかし、図１６のフルア
ダー２２が１タイムディレイユニットを持っており、入
力データを２倍するため、２×（２＋１）という表現形
式が採用できる。この図１６のユニット自体の出力は７
６倍となるが、次段の取り込みタイミングを１クロック
遅らせることにより３８倍を実現している。

【００１３】以下、データ圧縮伸張装置を図面に従い説
明する。

【００１４】図１７は、上記シリアルＤＣＴ演算を実行
するためのデータ変換演算装置１２の回路構成を示す図
であり、Ｉ〜IVの各ステージから構成される。

【００１５】図１７において、３１はステージＩの演算
回路、３２はステージIIの演算回路、３３はステージII
Iの演算回路、３４はステージIVの演算回路であり、こ
れらのステージＩ〜IVの演算回路３１〜３４はそれぞれ
スイッチ３５〜３９を介して直列に接続するように構成
されている。この場合、ＤＣＴ演算処理では、図１７に
示すように演算回路３１〜３４の順で直列接続され、ま
た逆ＤＣＴ演算の処理では、スイッチ３５〜３９の切換
え動作により演算回路３４〜３１の順で直接接続される
ようになっている。そして、入力端子４０に与えられる
入力データに対するＤＣＴまたは逆ＤＣＴ演算結果は出
力端子４１から出力されるようになる。この場合、入力
データは、シリアル８系統よりなっている。

【００１６】図１８は、ステージＩの演算回路３１の回
路構成を示す図である。演算回路３１は上述したシリア
ル演算を実行するものであり、加算器１ａ、１ｂ、１
ｃ、１ｄと減算器１ｅ、１ｆ、１ｇ、１ｈから構成され
ている。

【００１７】図１９は、ステージIIの演算回路３２の回
路構成を示す図である。演算回路３２は上述したシリア
ル演算を実行するものであり、シフタ２ａ〜２ｆと、CO
S(4/16)π演算（数１参照）を行なうCOS(4/16)π演算器
２ｇ、２ｈから構成されている。ここで、上記シフタ２
ａ〜２ｆは、それぞれ１０個のフリップフロップを直列
接続したものであり、入力されたデータを所定時間遅延
して出力するようになっている。また、上記COS(4/16)
π演算器２ｇは、COS(N/16)πのＮ＝４の場合の近似式1
81=(16-1)×(2+1)×4+1の演算を実現したものであり、
加算器２ｇ1、この加算器２ｇ1の出力をシフトする４個
のフリップフロップからなるシフタ２ｇ2、このシフタ
２ｇ2の出力より加算器２ｇ1からの出力を減算する減算
器２ｇ3、この減算器２ｇ3の出力をシフトする１個のフ
リップフロップからなるシフタ２ｇ4、このシフタ２ｇ4
の出力と上記減算器２ｇ3の出力を加算する加算器２ｇ
5、この加算器２ｇ5の出力と上記加算器２ｇ1の出力を
加算する加算器２ｇ6から構成されている。また、上記C
OS(4/16)π演算器２ｈもCOS(N/16)πのＮ＝４の場合の
近似式181=(16-1)×(2+1)×4+1の演算を実現したもので
あり、減算器２ｈ1、この減算器２ｈ1の出力をシフトす
る４個のフリップフロップからなるシフタ２ｈ2、この
シフタ２ｈ2の出力より減算器２ｈ1の出力を減算する減
算器２ｈ3、この減算器２ｈ3の出力をシフトする１個の
フリップフロップからなるシフタ２ｈ4、このシフタ２
ｈ4の出力と減算器２ｈ3の出力を加算する加算器２ｈ
5、この加算器２ｈ5の出力と減算器２ｈ1の出力を加算
する加算器２ｈ6から構成されている。

【００１８】図２０は、ステージIIIの演算回路３３の
回路構成を示す図である。演算回路３３は上述したシリ
アル演算を実行するものであり、加算器３ａ，３ｂ、減
算器３ｃ，３ｄおよび加算器３ｅ，３ｆ、減算器３ｇ，
３ｈから構成されている。

【００１９】図２１は、ステージIVの演算回路３４の回
路構成を示す図である。演算回路３４は上述したシリア
ル演算を実行するものであり、各COS係数演算を行なうC
OS(4/16)π演算器４ａ，４ｂ、COS(2/16)πおよびCOS(6
/16)π演算器４ｃ，４ｄ、COS(1/16)πおよびCOS(7/16)
π演算器４ｅ，４ｆ、COS(3/16)πおよびCOS(5/16)π演
算器４ｇ，４ｈから構成されている。この場合、上記CO
S(4/16)π演算器４ａ，４ｂは、上述したステージIIの
演算回路３２のCOS(4/16)π演算器２ｇ，２ｈと同様で
あり、ここでは添字２を４に代えて同符号を付すること
で説明は省略する。

【００２０】また、上記COS(2/16)πおよびCOS(6/16)π
演算器４ｃは、COS(N/16)πのＮ＝２の場合の近似式23
6.5=4×(64-4-1)+1/2およびＮ＝６の場合の98=2×(32+1
6+1)の演算を実現するもので、このうちCOS(2/16)πの
演算を実現するものは、７個のフリップフロップからな
るシフタ４ｃ1、シフタ４ｃ1の出力からシフタ４ｃ1の
第３番目のフリップフロップの出力を減算する減算器４
ｃ2、減算器４ｃ2の出力からシフタ４ｃ1の第２番目の
フリップフロップの出力を減算する減算器４ｃ3、減算
器４ｃ3の出力と加算器３ａの出力を加算する加算器４
ｃ4からなり、また、COS(6/16)π演算を実現するもの
は、シフタ４ｃ1の第６番目のフリップフロップの出力
とシフタ４ｃ1の第５番目のフリップフロップの出力を
加算する加算器４ｃ5、加算器４ｃ5の出力とシフタ４ｃ
1の第２番目のフリップフロップの出力を加算する加算
器４ｃ6からなっている。一方、上記COS(2/16)πおよび
COS(6/16)π演算器４ｄは、上述した演算回路４ｃと同
様であり、ここでは添字ｃをｄに代えて同符号を付する
ことで説明は省略する。そして、加算器４ｃ4と加算器
４ｄ6の出力を加算器４ｃ7で加算し、また、加算器４ｃ
6の出力から加算器４ｄ4の出力を減算器４ｄ7で減算す
るようにしている。

【００２１】一方、上記COS(1/16)πおよびCOS(7/16)π
演算器４ｅは、COS(N/16)πのＮ＝１の場合の近似式251
=(128-2)×2-1およびＮ＝７の場合の50=2×(16+8+1)の
演算を実現するもので、このうちCOS(1/16)πの演算を
実現するものは、７個のフリップフロップからなるシフ
タ４ｅ1、シフタ４ｅ1の出力からシフタの第１番目のフ
リップフロップの出力を減算する減算器４ｅ2、減算器
４e2の出力からステージIIIの演算回路３３の加算器３
ｅの出力を減算する減算器４ｅ3からなり、COS(7/16)π
演算を実現するもので、シフタ４ｅ1の第３番目と第４
番目のフリップフロップの出力を加算する加算器４ｅ
4、加算器４ｅ4、の出力とシフタ４ｅ1の第１番目のフ
リップフロップの出力を加算する加算器４ｅ5からなっ
ている。また、COS(1/16)πおよびCOS(7/16)π演算器４
ｆは、上述した演算器４ｅと同様であり、ここでは添字
ｅをｆに代えて同符号を付することで説明は省略する。
そして、減算器４ｅ3と加算器４ｆ5の出力を加算器４ｅ
6で加算し、この加算器４ｅ6の出力をシフタ４ｅ7を介
して発生する。また加算器４ｅ5の出力から減算器４ｆ3
の出力を減算器４ｆ6で減算し、シフタ４ｆ7を介して発
生するようにしている。また、上記COS(5/16)πおよびC
OS(3/16)π演算器４ｇは、COS(N/16)πのＮ＝５の場合
の近似式142=2×(64+8-1)およびＮ＝３の場合の近似式2
13=(2+1)×(64+8-1)の演算を実現するもので、このうち
COS(5/16)πの演算を実現するものは、５個のフリップ
フロップからなるシフタ４ｇ1、シフタ４ｇ1の出力とシ
フタ４ｇ1の第２番目のフリップフロップの出力を加算
する加算器４ｇ2、加算器４ｇ2の出力からステージIII
の演算回路３の減算器３ｇの出力を減算する減算器４ｇ
3、減算器４ｇ3の出力をシフトする２個のフリップフロ
ップからなるシフタ４ｇ4からなり、COS(3/16)πの演算
を実現するものは、上述の構成に加えて減算器４ｇ3と
シフタ４ｇ4の第１番目のフリップフロップの出力を加
算する加算器４ｇ5からなっている。また、COS(5/16)π
およびCOS(3/16)π演算器４ｈは、上述した演算器４ｇ
と同様であり、ここでは添字ｇをｈに代えて同符号を付
することで説明は省略する。そして、シフタ４ｇ4と加
算器４ｈ5の出力を加算器４ｇ6で加算し、また、加算器
４ｇ5の出力からシフタ４ｈ4の出力を減算器４ｈ6で減
算するようにしている。

【００２２】このように構成された図１８〜図２１に示
すステージＩ〜IVの演算回路３１〜３４は、ＤＣＴ演算
処理の場合、図２２に示すように接続される。また、図
２３〜図２５は図２２中の各ユニットを示す図であり、
図２３はＦＦからなる１タイムディレイユニット２１
を、図２４は加算（ａ＋ｂ）を行なう１タイムディレイ
ユニットフルアダー（内部Carry Type）２２を、図２５
は減算（ａ−ｂ）を行なう１タイムディレイユニットフ
ルサブトラクタ（内部Borrow type）２３をそれぞれ示
している。

【００２３】次に、このように構成したデータ変換演算
装置１２の動作を説明する。

【００２４】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージＩの演算回路３１において加算器１
ａに入力データｆ（０）とｆ（７）、加算器１ｂに入力
データｆ（３）、ｆ（４）、加算器１ｃに入力データｆ
（１）、ｆ（６）、加算器１ｄに入力データｆ（２）、
ｆ（５）、減算器１ｅに入力データｆ（０）、ｆ
（７）、減算器１ｆに入力データｆ（３）、ｆ（４）、
減算器１ｇに入力データｆ（１）、ｆ（６）、減算器１
ｈに入力データｆ（２）、ｆ（５）が入力される。これ
により加算器１ａは入力データｆ（０）とｆ（７）の加
算結果を出力し、加算器１ｂは入力データｆ（３）とｆ
（４）の加算結果を出力し、加算器１ｃは入力データｆ
（１）とｆ（６）の加算結果ｆ（１）＋ｆ（６）を出力
し、加算器１ｄは入力データｆ（２）とｆ（５）の加算
結果を出力するようになる。また、減算器１ｅは入力デ
ータｆ（０）とｆ（７）の減算結果を出力し、減算器１
ｆは入力データｆ（３）とｆ（４）の減算結果を出力
し、減算器１ｇは入力データｆ（１）とｆ（６）の減算
結果を出力し、減算器１ｈは入力データｆ（２）とｆ
（５）の減算結果を出力するようになる。この場合の入
力データは、図２６に示すように７bitと１bitのサイン
ビットの８bitのデータからなっている。また、出力デ
ータは、図２６のＩに示すように７＋１bitと１bitのサ
インビットからなっている。ここで、出力データが７＋
１bitになるのは、加算器１ａ〜１ｄでの加算結果を考
慮したからである。

【００２５】次いで、ステージIIの演算回路３２に進
む。この演算回路３２では、ステージＩの演算回路３１
の加算器１ａの出力がシフタ２ａに与えられ、以下、同
様にして加算器１ｂの出力がシフタ２ｃ、加算器１ｃの
出力がシフタ２ｂ、加算器１ｄの出力がシフタ２ｄ、減
算器１ｅの出力がシフタ２ｅ、減算器１ｆの出力がシフ
タ２ｆ、減算器１ｇ、１ｈの出力が加算器２ｇ1および
減算器２ｈ1にそれぞれ与えられる。この場合、図２６
の入力に示す入力データに対しシフタ２ａ〜２ｅからは
同図IIに示すように１０個のフリップフロップの動作だ
け遅れて出力データを発生する。つまり、シフタ２ａは
加算器１ａの出力を、シフタ２ｂは加算器１ｃの出力
を、シフタ２ｃは加算器１ｂの出力を、シフタ２ｄは加
算器１ｄの出力を、シフタ２ｅは加算器１ｅの出力を、
シフタ２ｆは加算器１ｆの出力を、それぞれ所定時間遅
延して出力するようになる。

【００２６】一方、上記COS(4/16)π演算器２ｇ、２ｈ
では、COS(N/16)πのＮ＝４の場合の近似式181=(16-1)
×(2+1)×4+1の演算を実行する。この場合、演算器２ｇ
には、減算器１ｇ、１ｈの出力が入力データとして与え
られ、加算器２ｇ1で、これら入力データを加算する。
そして、この加算器２ｇ1の出力をシフタ２ｇ2に与え、
シフタ２ｇ2より得られた出力より加算器２ｇ1の出力を
減算器２ｇ3で減算すると(16-1)が求められ、次いで、
減算器２ｇ3の出力とシフタ２ｇ4の出力を加算器２ｇ5
で加算することで(16-1)×(2+1)が求められる。そし
て、この加算器２ｇ5の出力と加算器２ｇ1の出力を加算
器２ｇ6で加算することによりCOS(N/16)πのＮ＝４の場
合の近似値(16-1)×(2+1)×4+1が求められることにな
る。この場合、図２６の入力に示す入力データに対して
COS(4/16)π演算器２ｇでは、同図IIに示すタイミング
で上述の演算結果を出力データとして発生するようにな
る。

【００２７】次いで、ステージIIIの演算回路３３に進
む。この演算回路３３では、ステージIIの演算回路３２
のシフタ２ａ、２ｃの出力が加算器３ａおよび減算器３
ｃに与えられ、同様にしてシフタ２ｂ、２ｄの出力が加
算器３ｂおよび減算器３ｄに与えられ、さらにシフタ２
ｅとCOS(4/16)π演算部２ｇの出力が加算器３ｅおよび
減算器３ｇに、シフタ２ｆとCOS(4/16)π演算器２ｈの
出力が加算器３ｆおよび減算器３ｈに与えられる。これ
により、加算器３ａは、ステージIIの演算回路３２のシ
フタ２ａと２ｃの出力を加算した結果を出力し、加算器
３ｂはステージIIの演算回路３２のシフタ２ｂと２ｄの
出力を加算した結果を出力し、減算器３ｃはステージII
の演算回路３２のシフタ２ａの出力からシフタ２ｃの出
力を減算した結果を出力し、減算器３ｄはステージIIの
演算回路３２のシフタ２ｂの出力からシフタ２ｄの出力
を減算した結果を出力するようになる。また、加算器３
ｅはステージIIの演算回路２のシフタ２ｅと演算器２ｇ
の出力を加算した結果を出力し、加算器３ｆはステージ
IIの演算回路２のシフタ２ｆと加算器２ｈの出力を加算
した結果を出力し、加算器３ｇはステージIIの演算回路
３２のシフタ２ｅの出力から演算器２ｇの出力を減算し
た結果を出力し、減算器３ｈはステージIIの演算回路３
２のシフタ２ｆの出力から演算器２ｈの出力を減算した
結果を出力するようになる。この場合、図２６の入力デ
ータに対して各加算器３ａ、３ｂ、３ｅ、３ｆおよび減
算器３ｃ、３ｄ、３ｇ、３ｈでは、同図IVに示すタイミ
ングで、それぞれの演算結果を出力するようになる。

【００２８】次いで、ステージIVの演算回路３４に進
む。この演算回路３４では、ステージIIIの演算回路３
３の加算器３ａ、３ｂの出力がCOS(4/16)π演算器４
ａ、４ｂに与えられ、同様にして減算器３ｃ、３ｄがCO
S(2/16)πおよびCOS(6/16)π演算器４ｃ、４ｄに各別に
与えられ、加算器３ｅ、３ｆの出力がCOS(1/16)πおよ
びCOS(7/16)π演算器４ｅ、４ｆに各別に与えられ、減
算器３ｇ、３ｈの出力がCOS(5/16)πおよびCOS(3/16)π
演算器４ｇ、４ｈに各別に与えられる。この場合、図２
６の入力データに対してCOS(4/16)π演算器４ａ、４ｂ
では、COS(N/16)πのＮ＝４の場合の近似値(6-1)×(2+
1)×4+1の演算を実行し、同図IVに示すタイミングで、
その演算結果を出力データＦ（０）、Ｆ（４）として発
生する。同様にして、COS(2/16)πおよびCOS(6/16)π演
算器４ｃ、４ｄについてもCOS(N/16)πＮ＝２の場合の
近似値4×(64-4-1)+1/2およびCOS(N/16)πのＮ＝６の場
合の近似値2×(32+16+1)の演算を実行し、同図IVに示す
タイミングで、その演算結果を出力データＦ（２）、Ｆ
（６）として発生し、COS(1/16)πおよびCOS(7/16)π演
算器４ｅ、４ｆについてもCOS(N/16)πのＮ＝１の場合
の近似値251=(128-2)×2-1 およびCOS(N/16)πのＮ＝７
の場合の近似値2×(16+8+1)の演算を実行し、同図IVに
示すタイミングで、その演算結果を出力データＦ
（１）、Ｆ（７）として発生し、さらに、COS(5/16)π
およびCOS(3/16)π演算器４ｇ、４ｈについてもCOS(N/1
6)πのＮ＝５の場合の近似値2×(64+8-1)およびCOS(N/1
6)πのＮ＝３の場合の近似値（2+1)×(64+8-1)の演算を
実行し、同図IVに示すタイミングで、その演算結果を出
力データＦ（５）、Ｆ（３）として発生するようにな
る。

【００２９】以上の説明は、ＤＣＴ演算処理の場合であ
るが、逆ＤＣＴ演算処理の場合も上述したと同様であ
る。

【００３０】この場合は入力データがステージIVの演算
回路３４〜ステージＩの演算回路３１の順で与えられる
ようになる。

【００３１】図２６は、データ変換演算装置１２の入力
から出力までのタイミングチャートであり、ステージＩ
の演算回路３１〜ステージIVの演算回路３４の動作を総
合した場合のタイミングチャートを示している。同図
中、Ｉ、II、III、IVは図２２における各ステージＩ、I
I、III、IVの出力を示している。図２６では、次データ
との処理の重なりを避けるように考慮してあり全体とし
て８bitのデータを入力した場合、１ライン当りの処理
周期は２８クロック必要とする。この場合の処理は、入
力データ８bitのＤＣＴ処理の場合であるが、入力デー
タのビット数が異なる場合や逆ＤＣＴ処理の場合は、１
データ当りの処理周期も変化するようになる。

【００３２】このように、ステージＩ〜ステージIVから
なるフローグラフに基づいてディスクリートコサイン変
換処理を実行するものにおいて、各ステージをシリアル
処理するように構成することにより、入力データが各ス
テージの演算回路により順次シリアル処理されるように
なり、従来のメモリに対してレジスタ、シフタおよび加
減算器からなる演算部を並列的に設けたものに比べ、回
路規模を小さくすることができるとともに、高速処理を
実現することができる。

【００３３】

【発明が解決しようとする課題】しかしながら、このよ
うなシリアルＤＣＴ演算処理を行なうデータ圧縮伸張装
置にあっては、ＤＣＴ演算式をそのままシリアル処理回
路上で実現する構成となっていたため、ＤＣＴ演算を並
列的に行なうＤＣＴ演算装置に比べて回路規模は大幅に
小さくすることはできるものの、図１６に示すようにフ
リップフロップ（ＦＦ）で１２６個、演算器を構成する
１bit Add(Sub)unitが ６２個必要となり、未だ回路規
模が大きいという欠点があった。また、ＦＦ等を１段通
るごとに１クロック分遅延するので演算段数を短くする
ようにして高速化を図りたいという要望がある。

【００３４】そこで本発明は、小さな回路規模で高速に
データの圧縮を行なうことが可能なデータ圧縮伸張装置
を提供することを目的としている。

【００３５】

【課題を解決するための手段】請求項１記載の発明は、
上記目的達成のため、所定のデータを記憶するデータ記
憶手段と、前記データ記憶手段から出力されたデータに
対して所定の係数に基づいてシリアル演算によりデータ
変換演算を実行するデータ変換演算手段と、前記データ
変換演算手段によるデータ変換後のデータに対して量子
化演算を実行する量子化手段と、前記データ記憶手段、
前記データ変換演算手段及び前記量子化手段を制御をす
る制御手段とを備えたデータ圧縮伸張装置であって、前
記データ変換演算手段のデータ変換演算式を展開し、展
開した式に従って前記データ変換演算手段を構成するよ
うにしている。

【００３６】請求項２記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段の係数を整数の比
に置き換え、該整数の比に置き換えることにより生じた
ゲインの変化を、前記量子化手段により調整するように
するとともに、データ変換演算式を展開し、展開した式
に従って前記データ変換演算手段を構成するようにして
いる。

【００３７】請求項３記載の発明は所定のデータを記憶
するデータ記憶手段と、前記データ記憶手段のデータを
パラレルデータからシリアルデータに変換するパラレル
−シリアル変換手段と、前記パラレル−シリアル変換手
段から出力されたデータに対して所定の係数に基づいて
シリアル演算によりデータ変換演算を実行するデータ変
換演算手段と、前記データ変換手段から出力されるシリ
アルデータをパラレルデータに変換し、前記データ記憶
手段に書き込むシリアル−パラレル変換手段と、前記デ
ータ変換演算手段によるデータ変換後のデータに対して
量子化演算を実行する量子化手段と、前記データ記憶手
段、前記パラレル−シリアル変換手段、前記データ変換
演算手段、前記シリアル−パラレル変換手段及び前記量
子化手段を制御をする制御手段とを備えたデータ圧縮伸
張装置であって、前記データ変換演算手段の係数を整数
の比に置き換え、該整数の比に置き換えることにより生
じたゲインの変化を、前記量子化手段により調整するよ
うにするとともに、データ変換演算式を展開し、展開し
た式に従って前記データ変換演算手段を構成するように
している。

【００３８】請求項４記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段のデータ変換演算
式の係数の値を２のべきで表現するとともに、該係数の
値を２のべきで表現するとき所定以上ビット数が大きく
なる部分については該係数を整数の比に置き換え、該整
数の比に置き換えることにより生じたゲインの変化を、
前記量子化手段により調整するようにするとともに、デ
ータ変換演算式を展開し、展開した式に従って前記デー
タ変換演算手段を構成するようにしている。

【００３９】前記データ変換演算手段は、例えば請求項
５に記載されているように、各入力に所定の係数が表れ
るようにデータ変換演算式を展開し、該展開したデータ
変換演算式の係数部分をシリアル演算する第１のシリア
ル演算部と、該第１のシリアル演算部の出力を加減算し
て該展開したデータ変換演算式の演算を実行する第２の
シリアル演算部とにより構成するようにしてもよく、前
記第１のシリアル演算部は、例えば請求項６に記載され
ているように、前記展開したデータ変換演算式の係数を
２のべきに数値をかけた形で表現するとともに、該係数
を２のべきに数値をかけた形で表現した場合の数値部分
をシリアル演算するシリアル回路により構成するように
してもよく、前記第２のシリアル演算部は、例えば請求
項７に記載されているように、前記第１のシリアル演算
部から出力された数値を加減算して出力する複数の加減
算器により構成され、前記展開したデータ変換演算式の
係数を２のべきに数値をかけた形で表現した場合の２の
べき部分を各加減算器への入力位置により調整するよう
にしてもよい。

【００４０】また、前記データ変換演算手段は、例えば
請求項８に記載されているように、データに対してシリ
アル演算により直交変換を実行する直交変換手段であっ
てもよく、前記データ変換演算手段は、例えば請求項９
に記載されているように、データに対してシリアル演算
により離散コサイン変換（ＤＣＴ）を実行する離散コサ
イン変換手段であってもよい。また、前記データ変換演
算手段は、例えば請求項１０に記載されているように、
入力されたデータを所定のクロックに応答して順次移動
させるシリアル演算器を含んで構成されてもよく、前記
データ変換演算手段は、例えば請求項１１に記載されて
いるように、データ変換演算式の係数の値を２のべきで
表現したシリアル回路により構成し、該シリアル回路に
よるシリアル演算によりデータ変換演算を実行するよう
にしてもよく、さらには、前記データ変換演算手段は、
例えば請求項１２に記載されているように、データ変換
演算式の係数の値を２のべきで表現するとともに、該係
数の値を２のべきで表現するとき所定以上ビット数が大
きくなる部分については該係数を整数の比に置き換えた
シリアル回路により構成し、該シリアル回路によるシリ
アル演算によりデータ変換演算を実行するようにしても
よい。

【００４１】また、前記データ変換演算手段で用いられ
るデータ変換演算式は、例えば請求項１３に記載されて
いるように、該データ変換演算式の係数を、前記量子化
手段の量子化演算に用いる量子化係数に含ませるように
作成してもよく、前記量子化手段によるゲインの調整
は、例えば請求項１４に記載されているように、前記デ
ータ変換演算手段の係数を整数の比に変えることにより
生じたゲイン変化分を吸収させるように構成された量子
化テーブルにより行なわれるものであってもよい。さら
に、前記データ変換演算手段の係数の整数の比への置き
換えは、例えば請求項１５に記載されているように、該
係数を整数値に置き換えることにより行なうようにする
ものであってもよい。

【００４２】

【作用】本発明の手段はの作用は次の通りである。

【００４３】請求項１記載の発明では、データ変換演算
手段のデータ変換演算式を各項毎に展開し、展開した式
に従ってシリアル回路を構成するようにしている。この
場合、展開した式に従って構成されるシリアル回路は、
例えば各入力に共通な係数が表れるようにデータ変換演
算式を展開したときに該係数部分をシリアル演算する第
１のシリアル演算部と、このシリアル演算部の出力を加
減算して展開したデータ変換演算式の演算を実行する第
２のシリアル演算部とにより構成され、各入力がこのシ
リアル回路に入力されると第１のシリアル演算部により
各入力をシリアル演算して係数分を求めておき、このよ
うにして作成された係数に対して第２のシリアル演算部
が加減算を行なって展開したデータ変換演算式の演算が
実行される。

【００４４】従って、展開したデータ変換演算式に従っ
てシリアル回路を構成することによりシフトレジスタ等
のシリアル回路の段数を減少させてクロック数を減らす
ことができ、処理速度を向上させることができる。

【００４５】請求項２、３、４、５、６、７、８、９、
１０、１１、１２、１３、１４及び１５記載の発明で
は、データ変換演算手段の係数が整数の比に置き換えら
れ、そのゲインの変化は量子化手段により調整されると
ともに、データ変換演算式を展開し、展開した式に従っ
てシリアル回路を構成するようにしている。この場合、
シリアル回路は、例えば展開したデータ変換演算式の係
数を２のべきに数値をかけた形で表現した場合の数値部
分をシリアル演算する第１のシリアル演算部と、このシ
リアル演算部から出力された数値を加減算して出力する
複数の加減算器からなる第２のシリアル演算部とにより
構成され、各入力がこのシリアル回路に入力されると第
１のシリアル演算部により各入力をシリアル演算して係
数分を求め、このようにして作成された係数に対して第
２のシリアル演算部が加減算を行なって展開したデータ
変換演算式の演算が実行される。このとき、展開したデ
ータ変換演算式の係数を２のべきに数値をかけた形で表
現した場合の２のべき部分は各加減算器への入力位置に
より調整される。

【００４６】また、データ変換演算式の係数が、量子化
演算に用いる量子化係数に含まれるようにデータ変換演
算式を作成しておき、このようにして作成されたデータ
変換演算式の係数の値を２のべきで表現してシリアル回
路が構成される。このとき、該係数の値を２のべきで表
現しようとすれば所定以上ビット数が大きくなる部分に
ついては該係数が整数の比に置き換えられ、該整数の比
に置き換えられることにより生じたゲインの変化は量子
化手段により調整される。

【００４７】従って、単にシリアル回路を実現していた
場合に比べ、回路規模を大幅に小さくすることができる
とともに、シフトレジスタ等のシリアル回路の段数を減
少させてクロック数を減らすことができ、処理速度を向
上させることができ、画像等のデータ圧縮に利用するこ
とができる。

【００４８】

【実施例】以下、本発明を図面に基づいて説明する。

【００４９】原理説明 （Ｉ）先ず、本実施例の基本的な考え方を説明する。図
１１に示した従来のデータ圧縮伸張装置では、シリアル
演算によるＤＣＴ演算を実現するためバタフライ演算を
そのままシリアル回路上に表わしていた。具体的には、
COS係数値を２のべきで表わすことによって図２２に示
すようなシリアルＤＣＴ演算回路を実現していたため、
ＤＣＴ演算式の係数をすべて２のべきで表現しようとす
るとビット数が大きなものとなり、したがって、シリア
ル回路を構成するＦＦ等の段数が大きくなってしまって
いた。

【００５０】ところで、ＤＣＴ演算された画像データは
後段の量子化部（例えば、図１１の量子化装置１４）に
おいて量子化されることになる。

【００５１】本発明者はこの点に着目して、２のべきで
表現できる部分はべきで表現して取り込みに用いる一方
で、べきで表現しようとすればビット数が大きくなって
しまう部分については敢えてべきにより表現しようとし
ないで２のべきにとらわれずにＤＣＴの演算係数を整数
比（あるいは、整数値）に置き換え、そのゲイン変化分
を量子化部によって吸収するようにする。これによって
２のべきによりシリアル回路を実現していた場合に比
べ、回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことができる。

【００５２】（II）さらに、上述したＤＣＴ演算式をシ
リアル回路により構成する場合においてもＤＣＴ演算式
を加減算及びバタフライ演算を用いて実現していたた
め、ＦＦ等の段数をある程度以上減らすのは困難であ
り、速度向上のためには一層のＦＦ等の段数の削減が求
められていた。

【００５３】そこで本実施例では、ＤＣＴ演算式を展開
することによって各入力に共通な係数（必ずしも共通で
なくてもよい）が表れるように係数を分割し、このよう
に展開したＤＣＴ演算式をバタフライ演算にとらわれず
にそのままハードウェア化する。このため、先ず、前段
のシリアル回路で各入力に用いる係数分の計算をしてお
き、続く後段のシリアル回路で計算された係数出力に対
して出力方向に符号分を含めた加減算を行なうようにし
てＤＣＴ演算式をそのままハードウェア化する。これに
よってＦＦ等の段数を減らすことができ、クロック数
（時間）を短縮することができる。

【００５４】例えば、図１に示すようにＤＣＴ演算式を
展開して各入力に共通な係数１７、８５、４８、７２が
得られたとすると、先ず、前段のシリアル回路でＤＣＴ
演算式の係数に相当する部分を作成するようにする。こ
の場合、上記係数１７、８５、４８、７２を２のべきに
ある数値をかけた形で表現し、この数値の部分（図１の
破線内の数値参照）をシリアル回路で構成する。そし
て、２のべきの部分は後段のシリアル回路への入力位置
により調整するようにする。すなわち、図１に示すよう
に後段のシリアル回路はアダー（サブトラクタも含む）
が複数個つながるように構成されており、各アダーを１
段通る度に×２が入る構成となっていて、上記係数のう
ち２のべきで表現された部分は各アダーへの接続方法に
より調整する。ここで、上記係数１７、８５、４８、７
２のうち、基本的に奇数のもの（係数１７、８５）につ
いての加算を先に行なうようにするがこれは以下の理由
からである。すなわち、１度加算する度に１クロック遅
れるというシリアル回路の構造上、奇数の係数を作るの
が大変であり、奇数の係数を作るために１を足すという
動作が必要となる。このため、先ず手間のかかる奇数の
係数同士を事前に足してしまうようにする。図１では、
係数８５は４２×２¹＋１、係数１７は１６＋１と考え
てこれら奇数の係数の１同士を事前に１回足してしまう
ようにする。これにより１クロック遅れて×２倍とな
る。その次に、その他の部分を足しておいたものに上記
奇数の１同士を足したものを加えるようにするためもう
１クロック必要となり全体では×４倍となる。つまり、
奇数の係数が２個以上ある場合には２回のアダーを通す
必要があり×４が最小の形となる。なお、奇数をなくす
ようにすると演算精度が落ちることになる。

【００５５】また、図１では、係数１７は２×２³＋
１、係数４８は６×２³で表わされ、２のべきが同じ２³
であるからこの部分を１段目のアダーにより足してしま
う。以後、アダーを１段通る度に２倍されるので３段目
のアダーでこの係数の加算結果が揃うことになる。ま
た、係数７２は１８×２²、係数８５は４２×２¹＋１で
表わされるから２のべきに着目して係数７２の１８を２
番目のアダーに、係数８５の４２は３番目のアダーに入
力される。

【００５６】このようにＤＣＴ演算式をそのままハード
ウェア化することによってＦＦ等の段数を減らすことが
でき、クロック数（時間）を短縮することができる。

【００５７】実施例 図２〜図１０は上記基本原理に基づくデータ圧縮伸張装
置の実施例を示す図であり、図２〜図５は上記基本原理
（Ｉ）に基づくデータ圧縮伸張装置を、図６〜図１０は
上記基本原理（II）に基づくデータ圧縮伸張装置を説明
するための図である。

【００５８】先ず、上記基本原理（Ｉ）に基づくデータ
圧縮伸張装置の構成を説明する。

【００５９】図２はデータ圧縮伸張装置のブロック図で
あり、前記図１１のデータ圧縮伸張装置に対応する図で
ある。なお、従来例と同一構成部分には同一番号を付し
ている。図２において、データ圧縮伸張装置は、圧縮を
施そうとする２次元データ及びデータ変換演算後のデー
タをパラレルデータの形で蓄えるデータ記憶装置１０
と、データ記憶装置１０から読み込んだパラレルデータ
をシリアルデータに変換するパラレル−シリアル変換装
置１１と、ＤＣＴ演算係数を簡単な整数比（あるいは、
整数値）に変えた形のシリアル回路により構成され、パ
ラレル−シリアル変換装置１１から出力されたデータに
対して一次元のＤＣＴ演算をシリアル演算の形で施すデ
ータ変換演算装置５０と、シリアルＤＣＴ演算されたシ
リアルデータをパラレルデータに変換してデータ記憶装
置１０に書き込むシリアル−パラレル変換装置１３と、
データ記憶装置１０に蓄えられたデータ変換演算後のデ
ータに対して、ＤＣＴ演算係数を整数比に変えることに
より生じたゲイン変化分を吸収させるようにした量子化
テーブルの値で除算する（あるいは、逆数の乗算を行な
う）ことによって量子化演算を行なう量子化装置５１
と、上記各部の動作をデータ圧縮伸張装置の全体を制御
する制御装置５２により構成されている。

【００６０】図３は、上記シリアルＤＣＴ演算を実行す
るためのデータ変換演算装置５０の回路構成を示す図で
あり、Ｉ〜IVの各ステージから構成される。

【００６１】図３において、６１はステージＩの演算回
路、６２はステージIIの演算回路、６３はステージIII
の演算回路、６４はステージIVの演算回路であり、これ
らのステージＩ〜IVの演算回路６１〜６４はそれぞれス
イッチ６５〜６９を介して直列に接続するように構成さ
れている。この場合、ＤＣＴ演算処理では、図２に示す
ように演算回路６１〜６４の順で直列接続され、また逆
ＤＣＴ演算の処理では、スイッチ６５〜６９の切換え動
作により演算回路６４〜６１の順で直接接続されるよう
になっている。そして、入力端子７０に与えられる入力
データに対するＤＣＴまたは逆ＤＣＴ演算結果は出力端
子７１から出力されるようになる。この場合、入力デー
タは、シリアル８系統よりなっている。

【００６２】図４は前記基本原理（Ｉ）に基づくデータ
圧縮伸張装置のデータ変換演算装置５０の回路構成図で
あり、前記図１６に示す従来のデータ変換演算装置１２
に対応する図である。

【００６３】図４において、ステージＩの演算回路６１
は上述したシリアル演算を実行するものであり、加算器
８１ａ、８１ｂ、８１ｃ、８１ｄと減算器８１ｅ、８１
ｆ、８１ｇ、８１ｈから構成されている。このステージ
Ｉの演算回路６１の構成は従来例と同様であるが、入力
データｆ0〜ｆ7の入力は異なっている。

【００６４】また、ステージIIの演算回路６２は、原理
説明（Ｉ）で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合のＤＣＴシリア
ル演算を行なうシリアル演算器８２ａ〜８２ｈから構成
されている。ここで、上記演算器８２ａは、加算器８１
ａの出力と加算器８１ｄの出力とを加算する加算器８２
ａ1、この加算器８２ａ1の出力をシフトする３個のフリ
ップフロップ（ＦＦ）からなるシフタ８２ａ2から構成
されている。また、上記演算器８２ｂは、加算器８１ｂ
の出力と加算器８１ｃの出力とを加算する加算器８２ｂ
1、この加算器８２ｂ1の出力をシフトする３個のフリッ
プフロップ（ＦＦ）からなるシフタ８２ｂ2から構成さ
れている。また、上記演算器８２ｃは、加算器８１ｂの
出力から加算器８１ｃの出力を減算する減算器８２ｃ
1、この減算器８２ｃ1の出力をシフトする３個のフリッ
プフロップからなるシフタ８２ｃ2、このシフタ８２ｃ2
の第１番目のフリップフロップの出力とシフタ８２ｃ2
の出力を加算する加算器８２ｃ3、シフタ８２ｃ2の第２
番目のフリップフロップの出力と加算器８２ｃ3の出力
を加算する加算器８２ｃ4から構成されている。同様
に、上記演算器８２ｄは、加算器８１ａの出力から加算
器８１ｄの出力を減算する減算器８２ｄ1、この減算器
８２ｄ1の出力をシフトする３個のフリップフロップか
らなるシフタ８２ｄ2、このシフタ８２ｄ2の第１番目の
フリップフロップの出力とシフタ８２ｄ2の出力を加算
する加算器８２ｄ3、シフタ８２ｄ2の第２番目のフリッ
プフロップの出力と加算器８２ｄ3の出力を加算する加
算器８２ｄ4から構成されている。

【００６５】上記演算器８２ｅは、減算器８１ｅの出力
をシフトする５個のフリップフロップからなるシフタ８
２ｅ1、このシフタ８２ｅ1の第３番目のフリップフロッ
プの出力と第４番目のフリップフロップの出力を加算す
る加算器８２ｅ2、加算器８２ｅ2の出力をシフトするシ
フタ８２ｅ3、シフタ８２ｅ1の第１番目のフリップフロ
ップの出力と第５番目のフリップフロップの出力を加算
する加算器８２ｅ4から構成されている。また、上記演
算器８２ｆは、減算器８１ｇの出力から減算器８１ｆの
出力を減算する減算器８２ｆ1、この減算器８２ｆ1の出
力をシフトする４個のフリップフロップからなるシフタ
８２ｆ2、このシフタ８２ｆ2の第２番目のフリップフロ
ップの出力と第３番目のフリップフロップの出力を加算
する加算器８２ｆ3、減算器８２ｆ1の出力とシフタ８２
ｆ2の出力を加算する加算器８２ｆ4から構成されてい
る。また、上記演算器８２ｇは、減算器８１ｆの出力と
減算器８１ｇの出力を加算する加算器８２ｇ1、この加
算器８２ｇ1の出力をシフトする４個のフリップフロッ
プからなるシフタ８２ｇ2、このシフタ８２ｇ2の第２番
目のフリップフロップの出力と第３番目のフリップフロ
ップの出力を加算する加算器８２ｇ3、加算器８２ｇ1の
出力とシフタ８２ｇ2の出力を加算する加算器８２ｇ4か
ら構成されている。また、上記演算器８２ｈは、減算器
８１ｈの出力をシフトする５個のフリップフロップから
なるシフタ８２ｈ1、このシフタ８２ｈ1の第３番目のフ
リップフロップの出力と第４番目のフリップフロップの
出力を加算する加算器８２ｈ2、加算器８２ｈ2の出力を
シフトするシフタ８２ｈ3、シフタ８２ｈ1の第１番目の
フリップフロップの出力と第５番目のフリップフロップ
の出力を加算する加算器８２ｈ4から構成されている。

【００６６】また、ステージIIIの演算回路６３は、原
理説明（Ｉ）で述べたシリアル演算を実行するものであ
り、演算器８２ａの出力と演算器８２ｂ2の出力を加算
する加算器８３ａ、減算器８２ａの出力から演算器８２
ｂの出力を減算する減算器８３ｂ、演算器８２ｄの加算
器８２ｄ3の出力から演算器８２ｃの加算器８２ｃ4の出
力を減算する減算器８３ｃ、演算器８２ｃの加算器８２
ｃ3の出力と演算器８２ｄの加算器８２ｄ4の出力を加算
する加算器８３ｄ、演算器８２ｅの加算器８２ｅ4の出
力と演算器８２ｆの加算器８２ｆ3の出力を加算する加
算器８３ｅ、演算器８２ｅのシフタ８２ｅ3の出力から
演算器８２ｆの加算器８２ｆ4の出力を減算する減算器
８３ｆ、演算器８２ｈの加算器８２ｈ3の出力から演算
器８２ｇの加算器８２ｆ4の出力を減算する減算器８３
ｇ、演算器８２ｇの加算器８２ｇ3の出力と演算器８２
ｈの加算器８２ｈ4の出力を加算する加算器８３ｈから
構成されている。

【００６７】また、ステージIVの演算回路６４は、原理
説明（Ｉ）で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合のＤＣＴシリア
ル演算を行なうシリアル演算器８４ａ〜８４ｈから構成
されている。ここで、上記演算器８４ａは、加算器８３
ａの出力をシフトする６個のフリップフロップからなる
シフタ８４ａ1、このシフタ８４ａ1の第５番目のフリッ
プフロップの出力と第６番目のフリップフロップの出力
を加算する加算器８４ａ2、加算器８４ａ2の出力からシ
フタ８４ａ1の第３番目のフリップフロップの出力を減
算して出力データＦ0として出力する減算器８４ａ3から
構成されている。また、上記演算器８４ｂは、減算器８
３ｂの出力をシフトする６個のフリップフロップからな
るシフタ８４ｂ1、このシフタ８４ｂ1の第５番目のフリ
ップフロップの出力と第６番目のフリップフロップの出
力を加算する加算器８４ｂ2、加算器８４ｂ2の出力から
シフタ８４ｂ1の第３番目のフリップフロップの出力を
減算して出力データＦ4として出力する減算器８４ｂ3か
ら構成されている。また、上記演算器８４ｃは、減算器
８３ｃの出力をシフトする５個のフリップフロップから
なるシフタ８４ｃ1、このシフタ８４ｃ1の第３番目のフ
リップフロップの出力と第５番目のフリップフロップの
出力を加算して出力データＦ6として出力する加算器８
４ｃ2から構成されている。また、上記演算器８４ｄ
は、加算器８３ｄの出力をシフトする５個のフリップフ
ロップからなるシフタ８４ｄ1、このシフタ８４ｄ1の第
３番目のフリップフロップの出力と第５番目のフリップ
フロップの出力を加算して出力データＦ2として出力す
る加算器８４ｄ2から構成されている。

【００６８】上記演算器８４ｅは、加算器８３ｅの出力
をシフトする２個のフリップフロップからなるシフタ８
４ｅ1、加算器８３ｅの出力とシフタ８４ｅ1の出力を加
算して出力する加算器８４ｅ2、後述するシフタ８４ｈ1
の第１番目のフリップフロップの出力からこの加算器８
４ｅ2の出力を減算する減算器８４ｅ3、減算器８４ｅ3
の出力をシフトする２個のフリップフロップからなるシ
フタ８４ｅ4、このシフタ８４ｅ4の出力から減算器８４
ｅ3の出力を減算して出力データＦ7として出力する減算
器８４ｅ5から構成されている。また、上記演算器８４
ｆは、減算器８３ｆの出力をシフトする２個のフリップ
フロップからなるシフタ８４ｆ1、減算器８３ｆの出力
とシフタ８４ｆ1の第１番目のフリップフロップの出力
を加算する加算器８４ｆ2、後述する加算器ｇ2の出力か
らこのシフタ８４ｆ1の出力を減算する減算器８４ｆ3、
減算器８４ｆ3の出力をシフトする２個のフリップフロ
ップからなるシフタ８４ｆ4、減算器８４ｆ3の出力から
シフタ８４ｆ4の出力を減算して出力データＦ3として出
力する減算器８４ｆ5から構成されている。また、上記
演算器８４ｇは、減算器８３ｇの出力をシフトする２個
のフリップフロップからなるシフタ８４ｇ1、減算器８
３ｇの出力とシフタ８４ｇ1の第１番目のフリップフロ
ップの出力を加算する加算器８４ｇ2、上記加算器ｆ2の
出力とシフタ８４ｇ1の出力を加算する加算器８４ｇ3、
加算器８４ｇ3の出力をシフトする２個のフリップフロ
ップからなるシフタ８４ｇ4、シフタ８４ｇ4の出力から
加算器８４ｇ3の出力を減算して出力データＦ5として出
力する減算器８４ｇ5から構成されている。また、上記
演算器８４ｈは、加算器８３ｈの出力をシフトする２個
のフリップフロップからなるシフタ８４ｈ1、加算器８
３ｈの出力とシフタ８４ｈ1の出力を加算して出力する
加算器８４ｈ2、上記シフタ８４ｅ1の第１番目のフリッ
プフロップの出力と加算器８４ｈ2の出力を加算する加
算器８４ｈ3、加算器８４ｈ3の出力をシフトする２個の
フリップフロップからなるシフタ８４ｈ4、シフタ８４
ｈ4の出力から加算器８４ｈ3の出力を減算して出力デー
タＦ1として出力する減算器８４ｈ5から構成されてい
る。

【００６９】次に、図６〜図８により前記基本原理（I
I）に基づくデータ圧縮伸張装置の構成を説明する。

【００７０】上記図４のデータ変換演算装置５０に前記
基本原理（II）の考え方を適用することを考える。図４
のデータ変換演算装置５０の各ステージＩ〜IVの構造を
みた場合、ステージＩの構造はシンプルな形であり、ま
たステージIVの出力側の最終段も加減算のみのシンプル
な形であり簡略化は困難である。これに対しステージI
I、III、IVはバタフライ演算部を有し構造が複雑である
ばかりかステージIVのｅｖｅｎ（偶数）側にはタイミン
グ合わせのＦＦが存在する。特に、ｏｄｄ（奇数）側の
ステージII、III、IVには２段のバタフライ演算部が存
在し、このｏｄｄ側のバタフライ演算部を簡略化するこ
とによってデータ変換演算装置５０全体の演算実行速度
を向上させることができる。本実施例では、データ変換
演算装置５０のｏｄｄ側に前記基本原理（II）の考え方
を適用する。

【００７１】図６はデータ圧縮伸張装置のデータ変換演
算装置５０の回路構成図であり、前記図４に示すデータ
変換演算装置５０と同じものである。また、図１０は７
bitデータが入力された場合のデータ変換演算装置５０
の入力から出力までのタイミングチャートである。図６
において、構造を簡略化するのが困難なデータ変換演算
装置５０のｏｄｄ側に着目し、同図破線に示すようにデ
ータ変換演算装置５０のｏｄｄ側のステージII、III及
びステージIVのバタフライ演算部を一纏めにし、この部
分に前記基本原理（II）の考え方を適用して簡略化す
る。

【００７２】図７は前記基本原理（II）に基づくデータ
圧縮伸張装置のデータ変換演算装置９０の回路構成図で
あり、前記図６に示すデータ変換演算装置５０に対応す
る図である。図７に示すデータ変換演算装置９０は、前
記図６の破線内を図８に示すように構成することによっ
てデータ変換演算装置９０全体の速度向上を図るように
したものである。なお、図７及び図８の説明に当たり図
４と同一構成部分には同一番号を付している。

【００７３】図７において、データ変換演算装置９０は
Ｉ〜IIIの各ステージから構成され、ステージＩの演算
回路９１はシリアル演算を実行する加算器８１ａ、８１
ｂ、８１ｃ、８１ｄと減算器８１ｅ、８１ｆ、８１ｇ、
８１ｈから構成されている。

【００７４】また、ステージIIの演算回路９２は、原理
説明（Ｉ）で述べたシリアル演算を、原理説明（II）で
述べたＤＣＴ演算式をそのままハードウェア化したシリ
アル回路上で実行するものであり、ｅｖｅｎ側は係数を
簡単な整数比に近似してＤＣＴシリアル演算を行なうシ
リアル演算器９２ａ〜９２ｄから構成され、ｏｄｄ側は
ＤＣＴ演算式をそのままハードウェア化したシリアル回
路１００（図８）から構成されている。

【００７５】また、上記シリアル演算器９２ａ〜９２ｄ
の前段は、ＤＣＴシリアル演算を行なうシリアル演算器
８２ａ〜８２ｄと、これら演算器８２ａ〜８２ｄの出力
をバタフライ演算により加減算する加減算器８３ａ〜８
３ｄにより構成され、前記図４のｅｖｅｎ側のステージ
IIとステージIIIを合わせたものに相当する。ここで、
上記演算器８２ａは、加算器８１ａの出力と加算器８１
ｄの出力とを加算する加算器８２ａ1、この加算器８２
ａ1の出力をシフトする３個のフリップフロップ（Ｆ
Ｆ）からなるシフタ８２ａ2から構成され、また、上記
演算器８２ｂは、加算器８１ｂの出力と加算器８１ｃの
出力とを加算する加算器８２ｂ1、この加算器８２ｂ1の
出力をシフトする３個のフリップフロップ（ＦＦ）から
なるシフタ８２ｂ2から構成されている。また、上記演
算器８２ｃは、加算器８１ｂの出力から加算器８１ｃの
出力を減算する減算器８２ｃ1、この減算器８２ｃ1の出
力をシフトする３個のフリップフロップからなるシフタ
８２ｃ2、このシフタ８２ｃ2の第１番目のフリップフロ
ップの出力とシフタ８２ｃ2の出力を加算する加算器８
２ｃ3、シフタ８２ｃ2の第２番目のフリップフロップの
出力と加算器８２ｃ3の出力を加算する加算器８２ｃ4か
ら構成されている。同様に、上記演算器８２ｄは、加算
器８１ａの出力から加算器８１ｄの出力を減算する減算
器８２ｄ1、この減算器８２ｄ1の出力をシフトする３個
のフリップフロップからなるシフタ８２ｄ2、このシフ
タ８２ｄ2の第１番目のフリップフロップの出力とシフ
タ８２ｄ2の出力を加算する加算器８２ｄ3、シフタ８２
ｄ2の第２番目のフリップフロップの出力と加算器８２
ｄ3の出力を加算する加算器８２ｄ4から構成されてい
る。また、上記シリアル演算器９２ａ〜９２ｄの後段
は、原理説明（Ｉ）で述べたシリアル演算を実行するも
のであり、演算器８２ａの出力と演算器８２ｂ2の出力
を加算する加算器８３ａ、演算器８２ａの出力から演算
器８２ｂの出力を減算する減算器８３ｂ、演算器８２ｃ
の加算器８２ｃ4の出力から演算器８２ｄの加算器８２
ｄ3の出力を減算する減算器８３ｃ、演算器８２ｃの加
算器８２ｃ3の出力と演算器８２ｄの加算器８２ｄ4の出
力を加算する加算器８３ｄから構成されている。

【００７６】また、ステージIIの演算回路９２のｏｄｄ
側のシリアル回路１００の構成については図８により後
述する。

【００７７】また、ステージIIIの演算回路９３は、原
理説明（Ｉ）で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合のＤＣＴシリア
ル演算を行なうシリアル演算器９３ａ〜９３ｈから構成
されている。

【００７８】ここで、上記演算器９３ａは、加算器８３
ａの出力をシフトする３個のフリップフロップからなる
シフタ９３ａ1、このシフタ９３ａ1の第２番目のフリッ
プフロップの出力と第３番目のフリップフロップの出力
を加算する加算器８４ａ2、加算器８４ａ2の出力から加
算器８３ａの出力を減算して出力データＦ0として出力
する減算器８４ａ3から構成されている。また、上記演
算器９３ｂは、減算器８３ｂの出力をシフトする３個の
フリップフロップからなるシフタ９３ｂ1、このシフタ
９３ｂ1の第２番目のフリップフロップの出力と第３番
目のフリップフロップの出力を加算する加算器８４ｂ
2、加算器８４ｂ2の出力から減算器８３ｂの出力を減算
して出力データＦ4として出力する減算器８４ｂ3から構
成されている。また、上記演算器９３ｃは、減算器８３
ｃの出力をシフトする２個のフリップフロップからなる
シフタ９３ｃ1、このシフタ９３ｃ1の第２番目のフリッ
プフロップの出力と減算器８３ｃの出力を加算して出力
データＦ6として出力する加算器８４ｃ2から構成されて
いる。また、上記演算器９３ｄは、加算器８３ｄの出力
をシフトする２個のフリップフロップからなるシフタ９
３ｄ1、このシフタ９３ｄ1の第２番目のフリップフロッ
プの出力と加算器８３ｄの出力を加算して出力データＦ
2として出力する加算器８４ｄ2から構成されている。

【００７９】また、上記演算器９３ｅは、シリアル回路
１００の出力ｘ0をシフトする２個のフリップフロップ
からなるシフタ８４ｅ4、このシフタ８４ｅ4の出力から
減算器８４ｅ3の出力を減算して出力データＦ7として出
力する減算器８４ｅ5から構成され、上記演算器９３ｆ
は、シリアル回路１００の出力ｘ1をシフトする２個の
フリップフロップからなるシフタ８４ｆ4、減算器８４
ｆ3の出力からシフタ８４ｆ4の出力を減算して出力デー
タＦ3として出力する減算器８４ｆ5から構成されてい
る。また、上記演算器９３ｇは、シリアル回路１００の
出力ｘ2をシフトする２個のフリップフロップからなる
シフタ８４ｇ4、シフタ８４ｇ4の出力から加算器８４ｇ
3の出力を減算して出力データＦ5として出力する減算器
８４ｇ5から構成され、上記演算器９３ｈは、シリアル
回路１００の出力ｘ3をシフトする２個のフリップフロ
ップからなるシフタ８４ｈ4、加算器８４ｈ3の出力から
シフタ８４ｈ4の出力を減算して出力データＦ1として出
力する減算器８４ｈ5から構成されている。

【００８０】このように、ステージIIIのｅｖｅｎ側の
シリアル演算器９３ａ〜９３ｄは、前記図４のステージ
IVのシリアル演算器８４ａ〜８４ｄのシフタ８４ａ1〜
８４ｄ1から３段のフリップフロップ（ＦＦ）を取り去
った構成となっており、また、テージIIIのｏｄｄ側の
シリアル演算器９３ｅ〜９３ｈは、前記図４のステージ
IVの演算器８４ｅ〜８４ｈからバタフライ演算部分（例
えば、演算器８４ｅにおいては、シフタ８４ｅ1、加算
器８４ｅ2及び減算器８４ｅ3、演算器８４ｆにおいて
は、シフタ８４ｆ1、加算器８４ｆ2及び減算器８４ｆ
3、演算器８４ｇにおいては、シフタ８４ｇ1、加算器８
４ｇ2及び加算器８４ｇ3、演算器８４ｈにおいては、シ
フタ８４ｈ1、加算器８４ｈ2及び加算器８４ｈ3）を取
り去った構成となっている。

【００８１】図８はＤＣＴ演算式をそのままハードウェ
ア化したシリアル回路１００の回路構成図である。シリ
アル回路１００は、前述したように前記図６の破線に示
す部分に前記基本原理（II）の考え方を適用することに
より構成されている。

【００８２】図６の破線内の演算について、入力をｂ0
〜ｂ3、出力をｘ0〜ｘ3とすると、シリアル回路１００
は、ＤＣＴ演算式を展開して得られた各入力ｂ0〜ｂ3に
共通な係数を２のべきにある数値をかけた形で表現した
場合の該数値の部分を作成する前段のシリアル回路１０
１と、このシリアル回路１０１により計算された係数出
力に対して出力方向（ＤＣＴ演算式の横方向）に符号分
を含めた加減算を行なって出力ｘ0〜ｘ3として出力する
後段のシリアル回路１０２により構成されている。すな
わち、上記シリアル回路１０１は、入力ｂ0について各
入力ｂ0〜ｂ3に共通な係数（本実施例では、１７、８
５、４８、７２）を２のべきにある数値（本実施例で
は、２、４２、６、１８）をかけた形で表現した場合に
該数値の部分を作成するシリアル演算器１０１ｅ、入力
ｂ1について各入力ｂ0〜ｂ3に共通な係数を２のべきに
ある数値をかけた形で表現した場合に該数値の部分を作
成するシリアル演算器１０１ｆ、入力ｂ2について各入
力ｂ0〜ｂ3に共通な係数を２のべきにある数値をかけた
形で表現した場合に該数値の部分を作成するシリアル演
算器１０１ｇ、入力ｂ3について各入力ｂ0〜ｂ3に共通
な係数を２のべきにある数値をかけた形で表現した場合
に該数値の部分を作成するシリアル演算器１０１ｈから
構成されている。具体的には、シリアル演算器１０１ｅ
は、入力ｂ0をシフトする３個のフリップフロップから
なるシフタ１０１ｅ1、入力ｂ0とシフタ１０１ｅ1の第
１番目のフリップフロップの出力を加算して出力する加
算器１０１ｅ2、入力ｂ0とシフタ１０１ｅ1の出力を加
算して出力する加算器１０１ｅ3、シフタ１０１ｅ1の第
１番目のフリップフロップの出力とシフタ１０１ｅ1の
出力を加算して出力する加算器１０１ｅ4、入力ｂ0と加
算器１０１ｅ4の出力を加算して出力する加算器１０１
ｅ5から構成されている。同様に、シリアル演算器１０
１ｆは、入力ｂ1をシフトする３個のフリップフロップ
からなるシフタ１０１ｆ1、入力ｂ0とシフタ１０１ｆ1
の第１番目のフリップフロップの出力を加算して出力す
る加算器１０１ｆ2、入力ｂ0とシフタ１０１ｆ1の出力
を加算して出力する加算器１０１ｆ3、シフタ１０１ｆ1
の第１番目のフリップフロップの出力とシフタ１０１ｆ
1の出力を加算して出力する加算器１０１ｆ4、入力ｂ0
と加算器１０１ｆ4の出力を加算して出力する加算器１
０１ｆ5から構成されている。また、シリアル演算器１
０１ｇは、入力ｂ2をシフトする３個のフリップフロッ
プからなるシフタ１０１ｇ1、入力ｂ0とシフタ１０１ｇ
1の第１番目のフリップフロップの出力を加算して出力
する加算器１０１ｇ2、入力ｂ0とシフタ１０１ｇ1の出
力を加算して出力する加算器１０１ｇ3、シフタ１０１
ｇ1の第１番目のフリップフロップの出力とシフタ１０
１ｇ1の出力を加算して出力する加算器１０１ｇ4、入力
ｂ3と加算器１０１ｇ4の出力を加算して出力する加算器
１０１ｇ5から構成されている。また、シリアル演算器
１０１ｈは、入力ｂ0をシフトする３個のフリップフロ
ップからなるシフタ１０１ｅ1、入力ｂ0とシフタ１０１
ｈ1の第１番目のフリップフロップの出力を加算して出
力する加算器１０１ｈ2、入力ｂ0とシフタ１０１ｈ1の
出力を加算して出力する加算器１０１ｈ3、シフタ１０
１ｈ1の第１番目のフリップフロップの出力とシフタ１
０１ｈ1の出力を加算して出力する加算器１０１ｈ4、入
力ｂ0と加算器１０１ｈ4の出力を加算して出力する加算
器１０１ｈ5から構成されている。

【００８３】また、上記シリアル回路１０２は、シリア
ル演算器１０１ｅ〜１０１ｈにより計算された係数出力
に対して出力方向に符号分を含めた加減算を順次行なっ
て出力ｘ3〜ｘ0として出力するシリアル演算器１０２ｅ
〜１０２ｈにより構成されている。すなわち、上記シリ
アル演算器１０２ｅは、シリアル演算器１０１ｆの加算
器１０１ｆ2の出力とシリアル演算器１０１ｅのシフタ
１０１ｅ1の第１番目のフリップフロップの出力を加算
する加算器１０２ｅ1、この加算器１０２ｅ1の出力とシ
リアル演算器１０１ｇの加算器１０１ｇ3の出力を加算
する加算器１０２ｅ2、この加算器１０２ｅ2の出力とシ
リアル演算器１０１ｈの加算器１０１ｈ5の出力を加算
する加算器１０２ｅ3、この加算器１０２ｅ3の出力と入
力ｂ3を加算する加算器１０２ｅ4、この加算器１０２ｅ
4の出力とシリアル演算器１０１ｅのシフタ１０１ｅ1の
第１番目のフリップフロップの出力を加算して出力ｘ3
として出力する加算器１０２ｅ5から構成されている。
また、上記シリアル演算器１０２ｆは、シリアル演算器
１０１ｈの加算器１０１ｈ2の出力からシリアル演算器
１０１ｆのシフタ１０１ｆ1の第１番目のフリップフロ
ップの出力を減算する減算器１０２ｆ1、この減算器１
０２ｆ1の出力とシリアル演算器１０１ｅの加算器１０
１ｅ3の出力を加算する加算器１０２ｆ2、この加算器１
０２ｆ2の出力とシリアル演算器１０１ｇの加算器１０
１ｇ5の出力を加算する加算器１０２ｆ3、この加算器１
０２ｆ3の出力と入力ｂ2を加算する加算器１０２ｆ4、
この加算器１０２ｆ4の出力からシリアル演算器１０１
ｆのシフタ１０１ｆ1の第１番目のフリップフロップの
出力を減算して出力ｘ2として出力する減算器１０２ｆ5
から構成されている。また、上記シリアル演算器１０２
ｇは、シリアル演算器１０１ｅの加算器１０１ｅ2の出
力とシリアル演算器１０１ｇのシフタ１０１ｇ1の第１
番目のフリップフロップの出力を加算する加算器１０２
ｇ1、シリアル演算器１０１ｈの加算器１０１ｈ3の出力
から加算器１０２ｇ1の出力を減算する減算器１０２ｇ
2、この減算器１０２ｇ2の出力からシリアル演算器１０
１ｆの加算器１０１ｆ5の出力を減算する減算器１０２
ｇ3、この減算器１０２ｇ3の出力から入力ｂ1を減算す
る減算器１０２ｇ4、この減算器１０２ｇ4の出力からシ
リアル演算器１０１ｇのシフタ１０１ｇ1の第１番目の
フリップフロップの出力を減算して出力ｘ1として出力
する減算器１０２ｇ5から構成されている。また、上記
シリアル演算器１０２ｈは、シリアル演算器１０１ｈの
シフタ１０１ｈ1の第１番目のフリップフロップの出力
からシリアル演算器１０１ｇの加算器１０１ｇ2の出力
を減算する減算器１０２ｈ1、この減算器１０２ｈ1の出
力とシリアル演算器１０１ｆの加算器１０１ｆ3の出力
を加算する加算器１０２ｈ2、この加算器１０２ｈ2の出
力からシリアル演算器１０１ｅの加算器１０１ｅ5の出
力を減算する減算器１０２ｈ3、この減算器１０２ｈ3の
出力から入力ｂ0を減算する減算器１０２ｈ4、この減算
器１０２ｈ4の出力とシリアル演算器１０１ｈのシフタ
１０１ｈ1の第１番目のフリップフロップの出力を加算
して出力ｘ0として出力する加算器１０２ｈ5から構成さ
れている。

【００８４】次に、本実施例の動作を説明する。

【００８５】本実施例の動作の説明にあたり、まず、デ
ータ圧縮伸張装置の全体動作を述べ、次いで前記基本原
理（Ｉ）に基づくデータ変換演算装置５０における動作
及び前記基本原理（II）に基づくデータ変換演算装置９
０における動作を述べる。

【００８６】全体動作 図２において、データ記憶装置１０に蓄えられているパ
ラレルデータはパラレル−シリアル変換装置１１に入力
され、パラレル−シリアル変換装置１１はデータ記憶装
置１０から読み込んだパラレルデータをシリアルデータ
に変換してデータ変換演算装置５０に出力する。データ
変換演算装置５０はパラレル−シリアル変換装置１１か
ら出力されたデータに対して一次元のＤＣＴ演算をシリ
アル演算の形で施す。この場合のシリアル演算は、デー
タ変換演算装置５０においてＤＣＴ演算係数を簡単な整
数比に変えた形のシリアル回路により行なわれる。シリ
アルＤＣＴ演算されたデータはシリアル−パラレル変換
装置１３に出力され、シリアル−パラレル変換装置１３
はデータ変換演算装置５０から出力されたシリアルデー
タをパラレルデータに変換してデータ記憶装置１０に書
き込む。上述した処理を縦横（順不同）二次元に施す。
また、量子化装置５１は、データ記憶装置１０に蓄えら
れたデータ変換演算後のデータに対して、ＤＣＴ演算係
数を簡単な整数比に変えることにより生じたゲインの変
化分を吸収するように構成された量子化テーブルの値で
逆数の乗算をすることによって量子化演算を行なう。す
なわち、ＤＣＴ演算係数を簡単な整数比に変え、整数比
として表されたことによって生ずる各出力のゲインの変
化分は量子化装置５１において吸収する。本実施例で
は、量子化テーブルを所定数倍（後述）することによっ
てゲインの変化分を量子化装置５１において吸収するよ
うにしている。ところで、このような量子化テーブルを
用いた場合、一見すると従来のものと比べて量子化演算
のbit幅が、従来のものよりも多く必要であるかのよう
にも考えられるが、実際には、量子化演算には、逆数の
乗算であるため、係数（例えば、７）の逆数も、７×２
／COS(N/16)πの逆数も、ともに無限小数となるため、
丸め近似を必要とし、ほぼ同じ程度の誤差を含む。すな
わち、従来のCOS係数を２進歩の小数で表現した時点で
丸め誤差が乗ってしまうので、整数の比に置き変えても
誤差を押さえるためにbit幅を大きくする必要はない。

【００８７】上記データ変換演算装置５０により実行さ
れるシリアルＤＣＴ演算を以下に説明するシリアル演算
によって行なう。

【００８８】データ変換演算装置５０における動作（図
４） データ変換演算装置５０の基本的な動作は図２２に示す
従来例と同様であるが、このデータ変換演算装置５０に
おけるシリアル演算では後述するように一次元当りのゲ
インが65/64倍、二次元では4225/4096倍のゲインが変化
しているので、量子化時にその補正を行うように量子化
テーブルを4225/4096倍して、その値で除算（逆数の乗
算）することによって補正を行なう。

【００８９】以下、この演算について説明する。

【００９０】ステージＩの演算回路６１の出力について
は、図１８及び図２２に示す従来例と同様であるので以
後、以下のように記する。

【００９１】ｆ0+ｆ7=ａ0、ｆ0-ｆ7=ｂ0、ｆ1+ｆ6=ａ
1、ｆ1-ｆ6=ｂ1、ｆ2+ｆ5=ａ2、ｆ2-ｆ5=ｂ2、ｆ3+ｆ4=
ａ3、ｆ3-ｆ4=ｂ3 まず、図２２に示す従来例においてＦ0〜Ｆ7がａ0〜ａ3
およびｂ0〜ｂ3によってどのように表わされていたかを
示す。

【００９２】 Ｆ0＝（７２４ａ0＋７２４ａ1＋７２４ａ2＋７２４ａ3）×２０４８ Ｆ4＝（７２４ａ0−７２４ａ1−７２４ａ2＋７２４ａ3）×２０４８ Ｆ2＝（４７３ａ0＋１９２ａ1−１９２ａ2−４７３ａ3）×４０９６ Ｆ6＝（１９２ａ0−４７３ａ1＋４７３ａ2−１９２ａ3）×４０９６ Ｆ1＝（２９５ｂ0＋１６８３３ｂ1＋２５８８３ｂ2＋１５１０４ｂ3）×１６ Ｆ7＝（−１５１０４ｂ0＋２５８８３ｂ1−１６８３３ｂ2＋２５５０ｂ3） ×１６ Ｆ3＝（−１８１７６ｂ0−６４２５５ｂ1−１２８１５ｂ2＋２７２６４ｂ3） ×１６ Ｆ5＝（２７２６４ｂ0＋１２８１５ｂ1−６４２５５ｂ2＋１８１７６ｂ3） ×１６ この式を以下のように近似し簡略化する。

【００９３】 Ｆ0＝（９２ａ0＋９２ａ1＋９２ａ2＋９２ａ3）×１２８ Ｆ4＝（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）×１２８ Ｆ2＝（６０ａ0＋２５ａ1−２５ａ2−６０ａ3）×２５６ Ｆ6＝（２５ａ0−６０ａ1＋６０ａ2−２５ａ3）×２５６ Ｆ1＝（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ3）×６×３２ Ｆ7＝（−８５ｂ0＋７２ｂ1−４８ｂ2＋１７ｂ3）×６×３２ Ｆ3＝（−４８ｂ0−８５ｂ1−１７ｂ2＋７２ｂ3）×６×３２ Ｆ5＝（７２ｂ0＋１７ｂ1−８５ｂ2＋４８ｂ3）×６×３２ ここで、各係数の比は従来のものと、ほぼ同等であるの
で各出力Ｆ0〜Ｆ7の比はほぼ同等と考えられるが、その
出力のゲインがどのように変化しているかについて考察
してみる。

【００９４】出力Ｆ0についてみると本来のＤＣＴの計
算式では、出力Ｆ0は入力ｆ0〜ｆ7の和の2√2倍となっ
ているが、この比率では２のべきを除いて２３倍となっ
ている。２のべき分は、取り込みのタイミングをずらす
ことによって無視できるので２３に2√2を乗ずると約６
５となる。よってゲインは65/64倍となっていることが
わかる。

【００９５】このような演算式によりＤＣＴ変換を行な
うことにより、演算に必要な回路構成としてフリップフ
ロップ（ＦＦ）７０個、１ Add unit ５２個で済む。ま
た図５にあるようなタイミングによって一次元の処理を
行なうことができる。但し、図５はＦ0、Ｆ4についての
タイミングであり、他については最終出力については同
じであるが各ステージにおける出力に関しては異なる。

【００９６】実際には上記の演算式をさらに以下のよう
に変形して回路を構成する。

【００９７】 Ｆ0＝（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２×８×４６ Ｆ4＝（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２×８×４６ Ｆ6＝（（ａ0−ａ3）×４０−（ａ1−ａ2）×９６）×２×８×１０ Ｆ2＝（（ａ0−ａ3）×９６＋（ａ1−ａ2）×４０）×２×８×１０ Ｆ7＝（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２ −（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）×１２ Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６ −（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×１２ Ｆ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×６ −（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×４）×１２ Ｆ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×２ −（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×１０）×１２ 以下、上記演算式に従って構成されたデータ変換演算装
置５０の動作を説明する。

【００９８】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージＩの演算回路６１において加算器８
１ａに入力データｆ0とｆ7、加算器８１ｂに入力データ
ｆ1とｆ6、加算器８１ｃに入力データｆ2とｆ5、加算器
８１ｄに入力データｆ3とｆ4、減算器８１ｅに入力デー
タｆ3とｆ4、減算器８１ｆに入力データｆ2とｆ5、減算
器８１ｇに入力データｆ1とｆ6、減算器８１ｈに入力デ
ータｆ0とｆ7が入力される。これにより加算器８１ａは
入力データｆ0とｆ7の加算結果を出力し、加算器８１ｂ
は入力データｆ1とｆ6の加算結果を出力し、加算器８１
ｃは入力データｆ2とｆ5の加算結果ｆ2＋ｆ5を出力し、
加算器８１ｄは入力データｆ3とｆ4の加算結果を出力す
るようになる。また、減算器８１ｅは入力データｆ3と
ｆ4の減算結果を出力し、減算器８１ｆは入力データｆ2
とｆ5の減算結果を出力し、減算器８１ｇは入力データ
ｆ1とｆ6の減算結果を出力し、減算器８１ｈは入力デー
タｆ0とｆ7の減算結果を出力するようになる。この場合
の入力データは、図４に示すように７bitと１bitのサイ
ンビットの８bitのデータからなっている。また、出力
データは、図５Ｉに示すように７＋１bitと１bitのサイ
ンビットからなっている。

【００９９】次いで、ステージIIの演算回路６２に進
む。この演算回路６２のシリアル演算器８２ａ〜８２ｈ
には、ステージＩの演算回路６１で加算あるいは減算さ
れた加減算結果ａ0、ｂ0、ａ1、ｂ1、ａ2、ｂ2、ａ3、
ｂ3が入力データとして与えられる。上記演算器８２ａ
では、係数を簡単な整数比に近似した場合のＤＣＴシリ
アル演算式Ｆ0＝（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）
×１６）×２×８×４６及び、Ｆ4＝（（ａ0＋ａ3）×
１６−（ａ1＋ａ2）×１６）×２×８×４６に共通する
（ａ0＋ａ3）×１６の演算を実行する。この場合、演算
器８２ａには、加算器８１ａの出力（ａ0）と加算器８
１ｄの出力（ａ3）とが入力され、加算器８２ａ1でこれ
ら入力を加算し、この加算結果がシフタ８２ａ2に与え
られる。シフタ８２ａ2からは、図５Ｉに示すように、
３個のフリップフロップの動作だけ遅延して出力され
る。また上記演算器８２ｂでは、係数を簡単な整数比に
近似した場合のＤＣＴシリアル演算式Ｆ0＝（（ａ0＋ａ
3）×１６＋（ａ1＋ａ2）×１６）×２×８×４６及
び、Ｆ4＝（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１
６）×２×８×４６に共通する（ａ1＋ａ2）×１６の演
算を実行する。この場合、演算器８２ｂには、加算器８
１ｂの出力（ａ1）と加算器８１ｃの出力（ａ2）とが入
力され、加算器８２ｂ1でこれら入力を加算し、この加
算結果がシフタ８２ｂ2に与えられる。シフタ８２ｂ2か
らは、図５Ｉに示すように、３個のフリップフロップの
動作だけ遅延して出力される。

【０１００】また上記演算器８２ｃでは、係数を簡単な
整数比に近似した場合のＤＣＴシリアル演算式Ｆ6＝
（（ａ0−ａ3）×４０−（ａ1−ａ2）×９６）×２×８
×１０及び、Ｆ2＝（（ａ0−ａ3）×９６＋（ａ1−ａ
2）×４０）×２×８×１０の（ａ1−ａ2）×９６と
（ａ1−ａ2）×４０の演算を実行する。この場合、演算
器８２ｃには、加算器８１ｂの出力（ａ1）と加算器８
１ｃの出力（ａ2）とが入力され、減算器８２ｃ1で加算
器８１ｂの出力から加算器８１ｃの出力で減算すると
（ａ1−ａ2）が求められる。この減算器８２ｃ1の出力
をシフタ８２ｃ2に与え、このシフタ８２ｃ2の第１番目
のフリップフロップの出力とシフタ８２ｃ2の出力を加
算器８２ｃ3により加算し、またシフタ８２ｃ2の第２番
目のフリップフロップの出力と加算器８２ｃ3の出力を
８２ｃ4により加算することにより（ａ1−ａ2）×４０
と（ａ1−ａ2）×９６が求められることになる。この場
合、図５の入力に示す入力データに対して演算器８２ｃ
では、同図IIに示すタイミングで上述の演算結果を出力
データとして発生するようになる。また上記演算器８２
ｄでは、係数を簡単な整数比に近似した場合のＤＣＴシ
リアル演算式Ｆ6＝（（ａ0−ａ3）×４０−（ａ1−ａ
2）×９６）×２×８×１０及び、Ｆ2＝（（ａ0−ａ3）
×９６＋（ａ1−ａ2）×４０）×２×８×１０の（ａ0
−ａ3）×４０と（ａ0−ａ3）×９６の演算を実行す
る。この場合、演算器８２ｄには、加算器８１ａの出力
（ａ0）と加算器８１ｄの出力（ａ3）とが入力され、減
算器８２ｄ1で加算器８１ａの出力を加算器８１ｄの出
力で減算すると（ａ0−ａ3）が求められる。この減算器
８２ｄ1の出力をシフタ８２ｄ2に与え、このシフタ８２
ｄ2の第１番目のフリップフロップの出力とシフタ８２
ｄ2の出力を加算器８２ｄ3により加算し、またシフタ８
２ｄ2の第２番目のフリップフロップの出力と加算器８
２ｄ3の出力を８２ｄ4により加算することにより（ａ0
−ａ3）×４０と（ａ0−ａ3）×９６が求められること
になる。この場合、図５の入力に示す入力データに対し
て演算器８２ｄでは、同図IIに示すタイミングで上述の
演算結果を出力データとして発生するようになる。

【０１０１】一方、上記演算器８２ｅでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の６８×ｂ0の演算及び、Ｆ3＝
（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６−
（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×
１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×
２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ2））×
２）×４）×１２の９６×ｂ0の演算を実行する。この
場合、演算器８２ｅのシフタ８２ｅ1には、減算器８１
ｅの出力（ｂ0）が入力され、シフタ８２ｅ1の第３番目
のフリップフロップの出力が加算器８２ｅ2により加算
されるとともに、この加算結果がシフタ８２ｅ3により
１クロック遅延して出力され、また、シフタ８２ｅ1の
第１番目のフリップフロップの出力と第５番目のフリッ
プフロップの出力が加算器８２ｅ4により加算されて、
６８×ｂ0及び９６×ｂ0が求められることになる。この
場合、図５の入力に示す入力データに対して演算器８２
ｅでは、同図IIに示すタイミングで上述の演算結果を出
力データとして発生するようになる。

【０１０２】また、上記演算器８２ｆでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の４８×（ｂ2−ｂ1）の演算及び、
Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×
６−（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×
４）×１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ
1））×２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ
2））×２）×４）×１２の６８×（ｂ2−ｂ1）の演算
を実行する。この場合、演算器８２ｆには、減算器８１
ｆの出力（ｂ1）と減算器８１ｇの出力（ｂ2）が入力さ
れ、減算器８２ｆ1で加算器８１ｇの出力を加算器８１
ｆの出力で減算すると（ｂ2−ｂ1）が求められる。この
減算器８２ｆ1の出力をシフタ８２ｆ2に与え、このシフ
タ８２ｆ2の第２番目のフリップフロップの出力と第３
番目のフリップフロップの出力を加算器８２ｆ3により
加算し、またシフタ８２ｆ2の出力と減算器８２ｆ1の出
力を８２ｆ4により加算することにより（ｂ2−ｂ1）×
４８と（ｂ2−ｂ1）×６８が求められることになる。こ
の場合、図５の入力に示す入力データに対して演算器８
２ｆでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。

【０１０３】また、上記演算器８２ｇでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の４８×（ｂ1＋ｂ2）の演算及び、
Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×
６−（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×
４）×１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ
1））×２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ
2））×２）×４）×１２の６８×（ｂ1＋ｂ2）の演算
を実行する。この場合、演算器８２ｇには、減算器８１
ｆの出力（ｂ1）と減算器８１ｇの出力（ｂ2）が入力さ
れ、加算器８２ｇ1で加算器８１ｆの出力と加算器８１
ｇの出力を加算すると（ｂ1＋ｂ2）が求められる。この
加算器８２ｇ1の出力をシフタ８２ｇ2に与え、このシフ
タ８２ｇ2の第２番目のフリップフロップの出力と第３
番目のフリップフロップの出力を加算器８２ｇ3により
加算し、またシフタ８２ｇ2の出力と加算器８２ｇ1の出
力を８２ｇ4により加算することにより（ｂ1＋ｂ2）×
４８と（ｂ1＋ｂ2）×６８が求められることになる。こ
の場合、図５の入力に示す入力データに対して演算器８
２ｇでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。

【０１０４】また、上記演算器８２ｈでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の６８×ｂ3の演算及び、Ｆ3＝
（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６−
（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×
１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×
２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ2））×
２）×４）×１２の９６×ｂ3の演算を実行する。この
場合、演算器８２ｈのシフタ８２ｈ1には、減算器８１
ｈの出力（ｂ3）が入力され、シフタ８２ｈ1の第３番目
のフリップフロップの出力と第４番目のフリップフロッ
プの出力が加算器８２ｈ2により加算されるとともに、
この加算結果がシフタ８２ｈ3により１クロック遅延し
て出力され、また、シフタ８２ｈ1の第１番目のフリッ
プフロップの出力と第５番目のフリップフロップの出力
が加算器８２ｈ4により加算されて、６８×ｂ3及び９６
×ｂ3が求められることになる。この場合、図５の入力
に示す入力データに対して演算器８２ｈでは、同図IIに
示すタイミングで上述の演算結果を入力データとして発
生するようになる。

【０１０５】次いで、ステージIIIの演算回路６３に進
む。この演算回路６３では、ステージIIの演算回路６２
の演算器８２ａ、８２ｂの出力が加算器８３ａおよび減
算器８３ｂに与えられ、同様にして演算器８２ｃ、８２
ｄの出力が減算器８３ｃ及び加算器８３ｄに与えられ、
さらに演算器８２ｅ、８２ｆの出力が加算器８３ｅ及び
減算器８３ｆに、演算器８２ｇ、８２ｈの出力が減算器
８３及び加算器８３ｈに与えられる。これにより、加算
器８３ａは、ステージIIの演算回路８２の演算器８２ａ
と演算器８２ｂの出力を加算した結果（（ａ0＋ａ3）×
１６＋（ａ1＋ａ2）×１６）×２を出力し、減算器８３
ｂはステージIIの演算回路６２の演算器８２ａから演算
器８２ｂの出力を減算した結果（（ａ0＋ａ3）×１６−
（ａ1＋ａ2）×１６）×２を出力し、減算器８３ｃはス
テージIIの演算回路６２の演算器８２ｃから演算器８２
ｄの出力を減算した結果（（ａ0−ａ3）×４０−（ａ1
−ａ2）×９６）×２を出力し、加算器８３ｄは、ステ
ージIIの演算回路６２の演算器８２ｃと演算器８２ｄの
出力を加算した結果（（ａ0−ａ3）×９６＋（ａ1−ａ
2）×４０）×２を出力するようになる。また、加算器
８３ｅは、ステージIIの演算回路８２の演算器８２ｅと
演算器８２ｆの出力を加算した結果（４８×（ｂ2−ｂ
1）＋６８×ｂ0）×２を出力し、減算器８３ｆはステー
ジIIの演算回路６２の演算器８２ｅから演算器８２ｆの
出力を減算した結果（９６×ｂ0−６８×（ｂ2−ｂ
1））×２を出力し、減算器８３ｇはステージIIの演算
回路６２の演算器８２ｇから演算器８２ｈの出力を減算
した結果（９６×ｂ3−６８×（ｂ1＋ｂ2））×２を出
力し、加算器８３ｈは、ステージIIの演算回路６２の演
算器８２ｇと演算器８２ｈの出力を加算した結果（４８
×（ｂ1＋ｂ2）＋６８×ｂ3）×２を出力するようにな
る。この場合、図５の入力データに対して各加算器８３
ａ、８３ｄ、８３ｅ、８３ｈ及び減算器８３ｂ、８３
ｃ、８３ｆ、８３ｇでは、同図IIIに示すタイミング
で、それぞれの演算結果を出力するようになる。

【０１０６】次いで、ステージIVの演算回路６４に進
む。この演算回路６４では、ステージIIIの演算回路６
３の加算器８３ａの出力が演算器８４ａに与えられ、同
様にして減算器８３ｂの出力が演算器８４ｂに、減算器
８３ｃの出力が演算器８４ｃに、加算器８３ｄの出力が
演算器８４ｄに、加算器８３ｅの出力が演算器８４ｅ
に、減算器８３ｆの出力が演算器８４ｆに、減算器８３
ｇの出力が演算器８４ｇに、加算器８３ｈの出力が演算
器８４ｈにそれぞれ与えられる。これにより、演算器８
４ａは、ステージIIIの演算回路６３の加算器８３ａの
出力（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２
に対して×８×４６の演算を実行し、その演算結果を出
力データＦ0として出力する。また、演算器８４ｂは、
ステージIIIの演算回路６３の減算器８３ｂの出力
（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２に対
して×８×４６の演算を実行し、その演算結果を出力デ
ータＦ4として出力する。同様に、演算器８４ｃは、ス
テージIIIの演算回路６３の減算器８３ｃの出力（（ａ0
−ａ3）×４０−（ａ1−ａ2）×９６）×２に対して×
８×１０の演算を実行し、その演算結果を出力データＦ
6として出力する。また、演算器８４ｄは、ステージIII
の演算回路６３の加算器８３ｄの出力（（ａ0−ａ3）×
９６＋（ａ1−ａ2）×４０）×２に対して×８×１０の
演算を実行し、その演算結果を出力データＦ2として出
力する。

【０１０７】また、ｏｄｄ側においては、演算器８４ｅ
のシフタ８２ｅ1には加算器８３ｅの出力（（４８×
（ｂ2−ｂ1）＋６８×ｂ0）×２）が入力され、このシ
フタ８４ｅ1の出力と加算器８３ｅの出力を加算器８４
ｅ2で加算し、また、後述するシフタ８４ｈ1の第１番目
のフリップフロップの出力から、この加算器８４ｅ2の
出力を減算器８４ｅ3で減算する。減算器８４ｅ3の出力
はシフタ８４ｅ4に与えられ、このシフタ８４ｅ4の出力
から減算器８４ｅ3の出力を減算器８４ｅ5により減算
し、その演算結果を出力データＦ7として出力する。ま
た、演算器８４ｆのシフタ８２ｆ1には減算器８３ｆの
出力（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）が入
力され、このシフタ８４ｆ1の第１番目のフリップフロ
ップの出力と減算器８３ｆの出力を加算器８４ｆ2で加
算する。また、後述する加算器８４ｇ2の出力から、こ
のシフタ８４ｆ1の出力を、この減算器８４ｆ3で減算す
る。減算器８４ｆ3の出力はシフタ８４ｆ4に与えられ、
このシフタ８４ｆ4の出力から減算器８４ｆ3の出力を減
算器８４ｆ5により減算し、その演算結果を出力データ
Ｆ3として出力する。また、演算器８４ｇのシフタ８２
ｇ1には減算器８３ｇの出力（（９６×ｂ3−６８×（ｂ
1＋ｂ2））×２）が入力され、このシフタ８４ｇ1の第
１番目のフリップフロップの出力と減算器８３ｇの出力
を加算器８４ｇ2で加算する。また、加算器８４ｆ2の出
力と、このシフタ８４ｇ1の出力を、この加算器８４ｇ3
で加算する。加算器８４ｇ3の出力はシフタ８４ｇ4に与
えられ、このシフタ８４ｇ4の出力から加算器８４ｇ3の
出力を減算器８４ｇ5により減算し、その演算結果を出
力データＦ5として出力する。また、演算器８４ｈのシ
フタ８２ｈ1には加算器８３ｈの出力（（４８×（ｂ1＋
ｂ2）＋６８×ｂ3）×２）が入力され、このシフタ８４
ｈ1の出力と加算器８３ｈの出力を加算器８４ｈ2で加算
し、また、シフタ８４ｅ1の第１番目のフリップフロッ
プの出力と、この加算器８４ｈ2の出力を加算器８４ｈ3
で減算する。加算器８４ｈ3の出力はシフタ８４ｈ4に与
えられ、このシフタ８４ｈ4の出力から加算器８４ｈ3の
出力を減算器８４ｈ5により減算し、その演算結果を出
力データＦ1として出力する。この場合、上記ステージI
Vの演算回路６４の各演算器８４ａ〜８４ｈでは図５の
入力データに対してシリアル演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データＦ0〜F7と
して発生するようになる。

【０１０８】以上の説明は、ＤＣＴ演算処理の場合であ
るが、逆ＤＣＴ演算処理の場合も上述したと同様であ
る。

【０１０９】この場合は入力データがステージIVの演算
回路６４〜ステージＩの演算回路６１の順で与えられる
ようになる。

【０１１０】図５は、データ変換演算装置５０の入力か
ら出力までのタイミングチャートであり、ステージＩの
演算回路６１〜ステージIVの演算回路６４の動作を総合
した場合のタイミングチャートを示している。本実施例
では、２のべきにとらわれずにＤＣＴの演算係数を整数
値に置き換え、そのゲイン変化分を量子化装置５１によ
って吸収するようにすることによって図４に示すように
回路規模を大幅に小さくすることができ、８bitのデー
タを入力した場合、１ライン当りの処理周期を２１クロ
ックに減少させることができる。

【０１１１】なお、上述の例は一次元の場合であり、画
素等の二次元の場合には、この処理を縦、横２度行うこ
とによって実現するようにする。

【０１１２】データ変換演算装置９０における動作（図
７、図８） データ変換演算装置９０の基本的な動作は図４に示した
データ変換演算装置５０と同様であるが、ステージがＩ
〜IIIとなっており、かつステージIIのｏｄｄ側がＤＣ
Ｔ演算式をそのままハードウェア化したシリアル回路１
００により構成されているためこの部分の動作は異なっ
ている。まず、シリアル回路１００の動作について説明
し、次いで、データ変換演算装置９０の全体の動作を述
べる。

【０１１３】前記図６のデータ変換演算装置５０の破線
内の演算について、入力をｂ0〜ｂ3、出力をｘ0〜ｘ3と
して考えてみる。同図中破線内の演算は以下のような式
で表わすことができる。

【０１１４】 ｘ0＝３２×（−８５ｂ0＋７２ｂ1−４８ｂ2＋１７ｂ3） ｘ1＝３２×（−４８ｂ0−８５ｂ1−１７ｂ2＋７２ｂ3） ｘ2＝３２×（７２ｂ0−１７ｂ1＋８５ｂ2＋４８ｂ3） ｘ3＝３２×（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ3） 上記の式により、ｘ0〜ｘ3は各入力ｂ0〜ｂ3に対して、
１７、４８、７２、８５という一定の数値を乗じた値の
加減算によって得られることがわかる。この場合、上記
式に示すように、演算式のうち本来括弧内だけの比率で
求めればよいにもかかわらず従来のシリアル演算を行な
う場合には加減算及びバタフライ演算を用いていたため
×３２が必要となり、結果的には３２＝２5としてフリ
ップフロップ（ＦＦ）５段分の冗長性が存在していた。

【０１１５】上記式の係数１７、４８、７２、８５の比
率を同じままで高速化した回路が図８に示すシリアル回
路１００である。

【０１１６】図８のデータ変換演算装置９０のシリアル
回路１００について、入力をｂ0〜ｂ3、出力をｘ0〜ｘ3
として考えてみる。図８に示すような回路構成にする
と、各出力ｘ0〜ｘ3は以下のような式によって表わされ
る。

【０１１７】 ｘ0＝４×（−８５ｂ0＋７２ｂ1−４８ｂ2＋１７ｂ3） ｘ1＝４×（−４８ｂ0−８５ｂ1−１７ｂ2＋７２ｂ3） ｘ2＝４×（７２ｂ0−１７ｂ1＋８５ｂ2＋４８ｂ3） ｘ3＝４×（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ3） 従来の式と比べてゲインは４／３２＝１／８＝２-3倍異
なっている。つまり、２-3から３クロック従来のものよ
りも速く出力することがわかる。ここでは、破線内のみ
を高速化したため偶数成分Ｆ0、Ｆ2、Ｆ4、Ｆ6と出力タ
イミングおよびゲインが異なってしまうので、タイミン
グおよびゲインを揃えるために、偶数成分側から不必要
なシフトレジスタを取り去った構成図が図８である。ま
たその時のタイミングチャートが図１０であり、入力か
ら出力まで２３クロックによって行なう。

【０１１８】以下、上記演算式をそのままハードウェア
化したシリアル回路１００の動作を説明する。

【０１１９】図８において、シリアル回路１００の前段
部分を構成するシリアル回路１０１のシリアル演算器１
０１ｅ〜１０１ｈには、図７のステージＩの演算回路９
１で減算された減算結果ｂ0、ｂ1、ｂ2、ｂ3が入力デー
タとして与えられ、各入力ｂ0〜ｂ3に共通な係数を２の
べきにある数値をかけた形で表現した場合の該数値の部
分が演算される。すなわち、上記シリアル演算器１０１
ｅでは、入力ｂ0が入力されると、この入力ｂ0をシフト
あるいはシフト加算を行なうことによって各入力ｂ0〜
ｂ3に共通な係数１７、８５、４８、７２を２のべきに
ある数値（本実施例では、２、４２、６、１８）をかけ
た形で表現した場合の該数値の部分が作成される。この
場合、上記式に示すようにＤＣＴ演算式を展開して各入
力に共通な係数１７、８５、４８、７２が得られたとす
ると、図１の原理説明（II）で説明したように係数１７
は１６＋１、係数８５は４２×２1＋１、係数４８は６
×２3、係数７２は１８×２2と表現し、この数値２、４
２、６、１８の部分（図１の破線内の数値参照）をシリ
アル演算器１０１ｅにより演算する。これにより、シリ
アル演算器１０１ｅのシフタ１０１ｅ1の第１番目のフ
リップフロップから１個のフリップフロップの動作だけ
遅延して出力された「２」が、入力ｂ0とシフタ１０１
ｅ1の第１番目のフリップフロップの出力を加算するこ
とによって加算器１０１ｅ5から「４２」が、入力ｂ0と
シフタ１０１ｅ1の第１番目のフリップフロップの出力
を加算することによって加算器１０１ｅ2から「６」
が、入力ｂ0とシフタ１０１ｅ1の出力を加算することに
よって加算器１０１ｅ3から「１８」がそれぞれ出力さ
れることになる。同様に、上記シリアル演算器１０１ｆ
では、入力ｂ1がシフトあるいはシフト加算されること
によって、シリアル演算器１０１ｆのシフタ１０１ｆ1
の第１番目のフリップフロップから「２」が、入力ｂ0
と加算器１０１ｅ4の出力を加算して出力加算器１０１
ｆ5から「４２」が、加算器１０１ｆ2から「６」が、加
算器１０１ｆ3から「１８」がそれぞれ出力されること
になる。また、上記シリアル演算器１０１ｇでは、入力
ｂ2がシフトあるいはシフト加算されることによって、
シリアル演算器１０１ｇのシフタ１０１ｇ1の第１番目
のフリップフロップから「２」が、加算器１０１ｇ5か
ら「４２」が、加算器１０１ｇ2から「６」が、加算器
１０１ｇ3から「１８」がそれぞれ出力されることにな
り、上記シリアル演算器１０１ｈでは、入力ｂ3がシフ
トあるいはシフト加算されることによって、シリアル演
算器１０１ｈのシフタ１０１ｈ1の第１番目のフリップ
フロップから「２」が、加算器１０１ｈ5から「４２」
が、加算器１０１ｈ2から「６」が、加算器１０１ｈ3か
ら「１８」がそれぞれ出力されることになる。

【０１２０】上記シリアル演算器１０１ｅ〜１０１ｈで
演算されたＤＣＴ演算式の係数に相当する数値「２」、
「４２」、「６」、「１８」はシリアル回路１００の後
段部分を構成するシリアル回路１０２のシリアル演算器
１０２ｅ〜１０２ｈに入力され、各シリアル演算器１０
２ｅ〜１０２ｈは、シリアル演算器１０１ｅ〜１０１ｈ
により計算された係数出力に対してＤＣＴ演算式の横方
向に符号分を含めた加減算を順次行なって出力ｘ3〜ｘ0
として出力する。この場合、上記係数１７、８５、４
８、７２を２のべきにある数値をかけた形で表現したと
きの２のべきの部分は各シリアル演算器１０２ｅ〜１０
２ｈの加減算器への入力位置により調整されるととも
に、原理説明（II）で説明した理由から係数１７、８
５、４８、７２のうち、基本的に奇数のもの（係数１
７、８５）についての加減算を先に行なうようにする。

【０１２１】上記シリアル演算器１０２ｅでは、ＤＣＴ
演算式をそのままハードウェア化した場合のシリアル演
算式ｘ3＝４×（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ
3）を実行する。この場合、シリアル演算器１０２ｅの
加算器１０２ｅ1には、シリアル演算器１０１ｆの加算
器１０１ｆ2の出力とシリアル演算器１０１ｅのシフタ
１０１ｅ1の第１番目のフリップフロップの出力とが入
力され、加算器１０２ｅ1でこれら入力を加算し、この
加算器１０２ｅ1の出力とシリアル演算器１０１ｇの加
算器１０１ｇ3の出力を加算器１０２ｅ2で加算し、この
加算器１０２ｅ2の出力とシリアル演算器１０１ｈの加
算器１０１ｈ5の出力を加算器１０２ｅ3で加算し、この
加算器１０２ｅ3の出力と入力ｂ3を加算器１０２ｅ4で
加算し、この加算器１０２ｅ4の出力とシリアル演算器
１０１ｅのシフタ１０１ｅ1の第１番目のフリップフロ
ップの出力を加算器１０２ｅ5で加算すると出力ｘ3が求
められる。

【０１２２】また、上記シリアル演算器１０２ｆでは、
ＤＣＴ演算式をそのままハードウェア化した場合のシリ
アル演算式ｘ2＝４×（７２ｂ0−１７ｂ1＋８５ｂ2＋４
８ｂ3）を実行する。この場合、シリアル演算器１０２
ｆの減算器１０２ｆ1には、シリアル演算器１０１ｈの
加算器１０１ｈ2の出力とシリアル演算器１０１ｆのシ
フタ１０１ｆ1の第１番目のフリップフロップの出力と
が入力され、減算器１０２ｆ1で加算器１０１ｈ2の出力
からシフタ１０１ｆ1の第１番目のフリップフロップの
出力を減算し、この減算器１０２ｆ1の出力とシリアル
演算器１０１ｅの加算器１０１ｅ3の出力を加算器１０
２ｆ2で加算し、この加算器１０２ｆ2の出力とシリアル
演算器１０１ｇの加算器１０１ｇ5の出力を加算器１０
２ｆ3で加算し、この加算器１０２ｆ3の出力と入力ｂ2
を加算器１０２ｆ4で加算し、この加算器１０２ｆ4の出
力からシリアル演算器１０１ｆのシフタ１０１ｆ1の第
１番目のフリップフロップの出力を減算器１０２ｆ5で
減算すると出力ｘ2が求められる。

【０１２３】また、上記シリアル演算器１０２ｇでは、
ＤＣＴ演算式をそのままハードウェア化した場合のシリ
アル演算式ｘ1＝４×（−４８ｂ0−８５ｂ1−１７ｂ2＋
７２ｂ3）実行する。この場合、シリアル演算器１０２
ｇの加算器１０２ｇ1には、シリアル演算器１０１ｅの
加算器１０１ｅ2の出力とシリアル演算器１０１ｇのシ
フタ１０１ｇ1の第１番目のフリップフロップの出力と
が入力され、加算器１０２ｇ1でこれら入力を加算し、
次いで減算器１０２ｇ2でシリアル演算器１０１ｈの加
算器１０１ｈ3の出力から加算器１０２ｇ1の出力を減算
し、この減算器１０２ｇ2の出力からシリアル演算器１
０１ｆの加算器１０１ｆ5の出力を減算器１０２ｇ3で減
算し、この減算器１０２ｇ3の出力から入力ｂ1を減算器
１０２ｇ4で減算し、この減算器１０２ｇ4の出力からシ
リアル演算器１０１ｇのシフタ１０１ｇ1の第１番目の
フリップフロップの出力を減算器１０２ｇ5で減算する
と出力ｘ1が求められる。

【０１２４】また、上記シリアル演算器１０２ｈでは、
ＤＣＴ演算式をそのままハードウェア化した場合のシリ
アル演算式ｘ0＝４×（−８５ｂ0＋７２ｂ1−４８ｂ2＋
１７ｂ3）実行する。この場合、シリアル演算器１０２
ｈの減算器１０２ｈ1には、シリアル演算器１０１ｈの
シフタ１０１ｈ1の第１番目のフリップフロップの出力
とシリアル演算器１０１ｇの加算器１０１ｇ2の出力と
が入力され、減算器１０２ｈ1でシフタ１０１ｈ1の第１
番目のフリップフロップの出力から加算器１０１ｇ2の
出力を減算し、この減算器１０２ｈ1の出力とシリアル
演算器１０１ｆの加算器１０１ｆ3の出力を加算器１０
２ｈ2で加算し、この加算器１０２ｈ2の出力からシリア
ル演算器１０１ｅの加算器１０１ｅ5の出力を減算器１
０２ｈ3で減算し、この減算器１０２ｈ3の出力から入力
ｂ0を減算器１０２ｈ4で減算し、この減算器１０２ｈ4
の出力とシリアル演算器１０１ｈのシフタ１０１ｈ1の
第１番目のフリップフロップの出力を加算器１０２ｈ5
で加算すると出力ｘ0が求められる。

【０１２５】上記シリアル演算の場合、図１０の入力デ
ータに対してシリアル演算器１０２ｅ〜１０２ｈから
は、同図IIに示すタイミングで、それぞれの演算結果を
出力するようになる。

【０１２６】以下、上記シリアル回路１００を含んで構
成されたデータ変換演算装置９０の動作を説明する。

【０１２７】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージＩの演算回路９１において加算器８
１ａに入力データｆ0とｆ7、加算器８１ｂに入力データ
ｆ3とｆ4、加算器８１ｃに入力データｆ1とｆ6、加算器
８１ｄに入力データｆ2とｆ5、減算器８１ｅに入力デー
タｆ0とｆ7、減算器８１ｆに入力データｆ3とｆ4、減算
器８１ｇに入力データｆ1とｆ6、減算器８１ｈに入力デ
ータｆ2とｆ5が入力される。これにより加算器８１ａは
入力データｆ0とｆ7の加算結果を出力し、加算器８１ｂ
は入力データｆ3とｆ4の加算結果を出力し、加算器８１
ｃは入力データｆ1とｆ6の加算結果ｆ1＋ｆ6を出力し、
加算器８１ｄは入力データｆ2とｆ5の加算結果を出力す
るようになる。また、減算器８１ｅは入力データｆ0と
ｆ7の減算結果を出力し、減算器８１ｆは入力データｆ3
とｆ4の減算結果を出力し、減算器８１ｇは入力データ
ｆ1とｆ6の減算結果を出力し、減算器８１ｈは入力デー
タｆ2とｆ5の減算結果を出力するようになる。この場合
の入力データは、図１０に示すように７bitと１bitのサ
インビットの８bitのデータからなっている。また、出
力データは、図１０Ｉに示すように７＋１bitと１bitの
サインビットからなっている。

【０１２８】次いで、ステージIIの演算回路９２に進
む。この演算回路９２のｅｖｅｎ側のシリアル演算器９
２ａ〜９２ｄには、ステージＩの演算回路９１で加算さ
れた加算結果ａ0、ａ1、ａ2、ａ3が入力データとして与
えられ、ｏｄｄ側のシリアル回路１００には、ステージ
Ｉの演算回路９１で減算された減算結果ｂ0、ｂ1、ｂ
2、ｂ3が入力データとして与えられる。上記演算器９２
ａでは、係数を簡単な整数比に近似した場合のＤＣＴシ
リアル演算式Ｆ0＝（９２ａ0＋９２ａ1＋９２ａ2＋９２
ａ3）×１２８の括弧内の演算を実行する。この場合、
シリアル演算器９２ａの前段部を構成する加算器８２ａ
1には、加算器８１ａの出力と加算器８１ｄの出力とが
入力され、加算器８２ａ1でこれら入力データを加算
し、この加算結果がシフタ８２ａ2に与えられる。ま
た、上記シリアル演算器９２ｂでは、係数を簡単な整数
比に近似した場合のＤＣＴシリアル演算式Ｆ4＝（９２
ａ0−９２ａ1−９２ａ2＋９２ａ3）×１２８の括弧内の
演算を実行する。この場合、シリアル演算器９２ｂの前
段部を構成する演算器９２ｂには、加算器８１ｂの出力
と加算器８１ｃの出力とが入力され、加算器８２ｂ1で
これら入力データを加算し、この加算結果がシフタ８２
ｂ2に与えられる。これにより、シフタ８２ａ2及びシフ
タ８２ｂ2からは３個のフリップフロップの動作だけ遅
延して出力されることになる。 また、上記シリアル演
算器９２ｃでは、係数を簡単な整数比に近似した場合の
ＤＣＴシリアル演算式Ｆ6＝（２５ａ0＋６０ａ1−６０
ａ2−２５ａ3）×１２８の括弧内の演算を実行する。こ
の場合、シリアル演算器９２ｃの前段部を構成する演算
器８２ｃには、加算器８１ｂの出力と加算器８１ｃの出
力とが入力され、減算器８２ｃ1で加算器８１ｂの出力
を加算器８１ｃの出力で減算すると（ａ1−ａ2）が求め
られる。この減算器８２ｃ1の出力をシフタ８２ｃ2に与
え、このシフタ８２ｃ2の第１番目のフリップフロップ
の出力とシフタ８２ｃ2の出力を加算器８２ｃ3により加
算し、また、シフタ８２ｃ2の第２番目のフリップフロ
ップの出力と加算器８２ｃ3の出力を加算器８２ｃ4によ
り加算することにより「２５」、「６０」が求められる
ことになる。また、上記シリアル演算器９２ｄでは、係
数を簡単な整数比に近似した場合のＤＣＴシリアル演算
式Ｆ2＝（６０ａ0＋２５ａ1−２５ａ2−６０ａ3）×１
２８の括弧内の演算を実行する。この場合、シリアル演
算器９２ｄの前段部を構成する演算器８２ｄには、加算
器８１ａの出力と加算器８１ｄの出力とが入力され、減
算器８２ｄ1で加算器８１ａの出力を加算器８１ｄの出
力で減算すると（ａ0−ａ3）が求められる。この減算器
８２ｄ1の出力をシフタ８２ｄ2に与え、このシフタ８２
ｄ2の第１番目のフリップフロップの出力とシフタ８２
ｄ2の出力を加算器８２ｄ3により加算し、また、シフタ
８２ｄ2の第２番目のフリップフロップの出力と加算器
８２ｄ3の出力を加算器８２ｄ4により加算することによ
り「６０」、「２５」が求められることになる。

【０１２９】次いで、上記演算器８２ａ〜８２ｄで求め
た演算結果は、シリアル演算器９２ａ〜９２ｄの後段部
を構成する加減算器に与えられる。具体的には、演算器
８２ａ、８２ｂの出力が加算器８３ａおよび減算器８３
ｂに与えられ、演算器８２ｃ、８２ｄの出力が減算器８
３ｃ及び加算器８３ｄに与えられ、さらに演算器８２
ｅ、８２ｆの出力が加算器８３ｅ及び減算器８３ｆに、
演算器８２ｇ、８２ｈの出力が減算器８３及び加算器８
３ｈに与えられる。これにより、加算器８３ａは、演算
器８２ａと演算器８２ｂの出力を加算した結果（９２ａ
0＋９２ａ1＋９２ａ2＋９２ａ3）を出力し、減算器８３
ｂは、演算器８２ａから演算器８２ｂの出力を減算した
結果（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）を出力
し、減算器８３ｃは、演算器８２ｃから演算器８２ｄの
出力を減算した結果（２５ａ0＋６０ａ1−６０ａ2−２
５ａ3）を出力し、加算器８３ｄは、演算器８２ｃと演
算器８２ｄの出力を加算した結果（６０ａ0＋２５ａ1−
２５ａ2−６０ａ3）を出力するようになる。この場合、
図１０の入力に示す入力データに対して演算器８３ａ〜
８３ｈでは、同図IIに示すタイミングで上述の演算結果
を出力データとして発生するようになる。

【０１３０】なお、ステージIIの演算回路９２のｏｄｄ
側を構成するシリアル回路１００の動作は前述してい
る。

【０１３１】次いで、ステージIIIの演算回路９３に進
む。この演算回路９３では、ステージIIの演算回路９２
の加算器８３ａの出力が演算器９３ａに与えられ、同様
にして減算器８３ｂの出力が演算器９３ｂに、減算器８
３ｃの出力が演算器９３ｃに、加算器８３ｄの出力が演
算器９３ｄに、シリアル回路１００の出力ｘ0が演算器
９３ｅに、シリアル回路１００の出力ｘ1が演算器９３
ｆに、シリアル回路１００の出力ｘ2が演算器９３ｇ
に、シリアル回路１００の出力ｘ3が演算器９３ｈにそ
れぞれ与えられる。これにより、演算器９３ａは、ステ
ージIIの演算回路９２の加算器８３ａの出力（９２ａ0
＋９２ａ1＋９２ａ2＋９２ａ3）に対して×１２８の演
算を実行し、出力Ｆ0のゲイン１２８を与え、その演算
結果を出力データＦ0として出力する。また、演算器９
３ｂは、ステージIIの演算回路９２の減算器８３ｂの出
力（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）に対して×
１２８の演算を実行し、出力Ｆ4のゲイン１２８を与
え、その演算結果を出力データＦ4として出力する。同
様に、演算器９３ｃは、ステージIIの演算回路９２の減
算器８３ｃの出力（２５ａ0＋６０ａ1−６０ａ2−２５
ａ3）に対して×１２８の演算を実行し、出力Ｆ6のゲイ
ン１２８を与え、その演算結果を出力データＦ6として
出力する。また、演算器９３ｄは、ステージIIの演算回
路９２の加算器８３ｄの出力（６０ａ0＋２５ａ1−２５
ａ2−６０ａ3）に対して×１２８の演算を実行し、出力
Ｆ2のゲイン１２８を与え、その演算結果を出力データ
Ｆ2として出力する。

【０１３２】また、ｏｄｄ側においては、演算器９３ｅ
のシフタ８４ｅ4及び減算器８４ｅ5は、ステージIIのシ
リアル回路１００の出力ｘ0に対して×３２の演算を実
行して出力Ｆ7のゲイン３２を与え、その演算結果を出
力データＦ7として出力する。また、演算器９３ｆのシ
フタ８４ｆ4及び減算器８４ｆ5は、ステージIIのシリア
ル回路１００の出力ｘ1に対して×３２の演算を実行し
て出力Ｆ3のゲイン３２を与え、その演算結果を出力デ
ータＦ3として出力する。同様に、演算器９３ｇのシフ
タ８４ｇ4及び減算器８４ｇ5は、ステージIIのシリアル
回路１００の出力ｘ2に対して×３２の演算を実行して
出力Ｆ5のゲイン３２を与え、その演算結果を出力デー
タＦ5として出力する。また、演算器９３ｈのシフタ８
４ｈ4及び減算器８４ｈ5は、ステージIIのシリアル回路
１００の出力ｘ3に対して×３２の演算を実行して出力
Ｆ1のゲイン３２を与え、その演算結果を出力データＦ1
として出力する。この場合、上記ステージIIIの演算回
路９３の各演算器９３ａ〜９３ｈでは図１０の入力デー
タに対してシリアル演算を実行し、同図IIIに示すタイ
ミングで、その演算結果を出力データＦ0〜F7として発
生するようになようになる。

【０１３３】以上の説明は、ＤＣＴ演算処理の場合であ
るが、逆ＤＣＴ演算処理の場合も上述したと同様であ
る。

【０１３４】この場合は入力データがステージIIIの演
算回路９３〜ステージＩの演算回路９１の順で与えられ
るようになる。

【０１３５】図１０は、データ変換演算装置９０の入力
から出力までのタイミングチャートであり、ステージＩ
の演算回路９１〜ステージIIIの演算回路９３の動作を
総合した場合のタイミングチャートを示している。本実
施例では、ＤＣＴ演算式を展開することによって各入力
に共通な係数が表れるように係数を分割し、このように
展開したＤＣＴ演算式をバタフライ演算にとらわれずに
そのままハードウェア化することによって偶数成分側か
らタイミングおよびゲインを揃えるために設けられたシ
フトレジスタを取り去ることができ、図９に示すデータ
変換演算装置５０のタイミングチャートと比較して明ら
かなように７bitのデータを入力した場合、１ライン当
りの処理周期を２６クロックから２３クロックに減少さ
せることができる。

【０１３６】以上説明したように、本実施例のデータ圧
縮伸張装置は、画像データをパラレルデータの形で蓄え
るデータ記憶装置１０と、データ記憶装置１０から読み
込んだパラレルデータをシリアルデータに変換するパラ
レル−シリアル変換装装置１１と、ＤＣＴ演算係数を簡
単な整数比に変えた形のシリアル回路により構成される
とともに、ｏｄｄ側については演算式をそのままハード
ウェア化したシリアル回路１００を含んで構成され、パ
ラレル−シリアル変換装装置１１から出力されたデータ
に対して一次元のＤＣＴ演算をシリアル演算の形で施す
データ変換演算装置９０と、シリアルＤＣＴ演算された
シリアルデータをパラレルデータに変換してデータ記憶
装置１０に書き込むシリアル−パラレル変換装置１３
と、データ記憶装置１０に蓄えられたデータ変換演算後
のデータに対して、ＤＣＴ演算係数を整数比に変えるこ
とにより生じたゲイン変化分を吸収させるように構成し
た量子化テーブルの値で除算することによって量子化演
算を行なう量子化装置５１と、上記各部の動作をデータ
圧縮伸張装置の全体を制御する制御装置５２とを有し、
シリアル回路１００は、ＤＣＴ演算式を展開して得られ
た各入力ｂ0〜ｂ3に共通な係数を２のべきにある数値を
かけた形で表現した場合の該数値の部分を作成するシリ
アル回路１０１と、このシリアル回路１０１により計算
された係数出力に対して式の横方向に符号分を含めた加
減算を行なって出力ｘ0〜ｘ3として出力するシリアル回
路１０２により構成されているので、演算式をそのまま
ハードウェア化することによってバタフライ演算部をな
くすとともにＦＦ等の段数を減らすことができ、クロッ
ク数（時間）を短縮することができる。すなわち、図２
２に示す従来のデータ変換演算装置１２の回路構成の場
合、８bitのデータを入力した場合図９に示すようにＬ
ＳＢ入力からＭＳＢ出力まで２６クロックかかっていた
が、図７に示すデータ変換演算装置９０ではステージII
のｏｄｄ側にシリアル回路１００を用いることにより偶
数成分側からタイミングおよびゲインを揃えるために設
けられたシフトレジスタを３段取り去ることができ、図
９に示すデータ変換演算装置５０のタイミングチャート
と比較して明らかなように７bitのデータを入力した場
合、１ライン当りの処理周期を２６クロックから２３ク
ロックに減少させることができる。その結果、少ないク
ロック数によりデータ変換演算を実行できるという利点
があり、画像圧縮等のデータ圧縮に利用することができ
る。

【０１３７】また、本実施例のデータ圧縮伸張装置は、
画像データをパラレルデータの形で蓄えるデータ記憶装
置１０と、データ記憶装置１０から読み込んだパラレル
データをシリアルデータに変換するパラレル−シリアル
変換装装置１１と、ＤＣＴ演算係数を簡単な整数比に変
えた形のシリアル回路により構成され、パラレル−シリ
アル変換装装置１１から出力されたデータに対して一次
元のＤＣＴ演算をシリアル演算の形で施すデータ変換演
算装置５０と、シリアルＤＣＴ演算されたシリアルデー
タをパラレルデータに変換してデータ記憶装置１０に書
き込むシリアル−パラレル変換装置１３と、データ記憶
装置１０に蓄えられたデータ変換演算後のデータに対し
て、ＤＣＴ演算係数を整数比に変えることにより生じた
ゲイン変化分を吸収させるように構成した量子化テーブ
ルの値で除算することによって量子化演算を行なう量子
化装置５１と、上記各部の動作をデータ圧縮伸張装置の
全体を制御する制御装置５２とを設け、２のべきで表現
できる部分はべきで表現してシリアル回路を構成する一
方で、べきで表現しようとすればビット数が大きくなっ
てしまう部分については敢えてべきにより表現しようと
しないで２のべきにとらわれずにＤＣＴ演算式の係数を
整数比に置き換え、そのゲイン変化分を量子化部によっ
て吸収するようにしているので、単にシリアル回路を実
現していた場合に比べ、データ変換演算装置５０の回路
規模を大幅に小さくすることができるとともに、シリア
ルの段数を減少させて処理速度を向上させることがで
る。すなわち、図２２に示す従来例では、フリップフロ
ップ（ＦＦ）が１２６個、１bitAdd(Sub)unitが ６２個
必要となり未だ回路規模が大きかったが、本実施例で
は、演算に必要な回路構成としてフリップフロップ（Ｆ
Ｆ）７０個、１ Add unit５２個で済むことになり回路
規模を大幅に小さくすることができる。また、シリアル
回路を構成するフリップフロップ（ＦＦ）等の段数が削
減されるので、図５に示すように８bitのデータを入力
した場合、１ライン当りの処理周期を従来例の２７クロ
ック（図２６）から２１クロックに減少させることがで
きる。 また、誤差を含んだ係数による演算は量子化装
置５１において一度行われるのみであり演算の大部分が
誤差を含まない整数の比によって行なうことができ、量
子化の前までの演算におけるデータビット幅を従来のも
のより大幅に小さくすることができ、小さなバス幅で高
い演算精度を得ることができる。また、データ変換演算
装置５０自体が、極めて小さなＦＦ等の組合せからなる
シリアル回路によってＤＣＴ演算を行なうようにしてい
るので、回路規模を大幅に小さくすることができ、かつ
高速に処理を行なうことが可能になる。

【０１３８】このように高い演算精度を持ちかつ回路規
模の小さなデータ圧縮伸張装置が実現できることからＤ
ＣＴを用いた画像圧縮や音声圧縮を行うデータ圧縮伸張
装置に適用して好適である。

【０１３９】なお、本実施例では、データ変換演算装置
９０のステージIIのｏｄｄ側にシリアル回路１００を適
用した例を示したが、これには限定されず、データ変換
演算式を各項毎に展開し、展開した式に従ってシリアル
回路を構成するものであればどのような回路部分に適用
してもよいことは言うまでもない。

【０１４０】また、本実施例では係数を例えば所定の整
数の比とする例を示したが、これには限定されず、整数
の比で表されるものであればどのような整数比でもよく
整数値であってもことは言うまでもない。

【０１４１】また、演算係数を２のべき（２のｎ乗）の
和（差）で表現して図３に示すようなシリアルの回路に
より演算を行っているが、シリアルデータ処理が行われ
るものであればどのようなユニットの組合せでもよいこ
とは勿論である。

【０１４２】また、上記画像圧縮装置等を構成する回路
や部材の数、種類などは前述した実施例に限られないこ
とは言うまでもなく、ソフトウェア（例えば、Ｃ言語）
により実現するようにしてもよい。

【０１４３】また、本実施例では、データ変換演算装置
にＤＣＴを適用しているが、これら符号化方式には限定
されず、符号化演算を行なうものであればどのような装
置や演算式にも適用できることは言うまでもない。例え
ば、ハール（Harr）変換、傾斜変換（スラント変換）、
対称性サイン変換などを用いたデータ圧縮伸張装置に適
用することができる。

【０１４４】また、入力データに対してデータ変換を行
なうものであれば、データ変換の種類は何でもよく、Ｄ
ＣＴによる周波数成分の変換のほか、例えばＦＦＴ，Ｌ
ＯＴ（Lapped Orthogonal Transform：重合直交変換）
等の直交データ変換に適用可能である。また、データ変
換演算部の係数を量子化部で吸収させるようにしている
が、係数を調整できるものであればどのような量子化部
で調整してもよいことは勿論である。

【０１４５】

【発明の効果】請求項１記載の発明によれば、所定のデ
ータを記憶するデータ記憶手段と、前記データ記憶手段
から出力されたデータに対して所定の係数に基づいてシ
リアル演算によりデータ変換演算を実行するデータ変換
演算手段と、前記データ変換演算手段によるデータ変換
後のデータに対して量子化演算を実行する量子化手段
と、前記データ記憶手段、前記データ変換演算手段及び
前記量子化手段を制御をする制御手段とを備えたデータ
圧縮伸張装置であって、前記データ変換演算手段のデー
タ変換演算式を展開し、展開した式に従って前記データ
変換演算手段を構成するようにしているので、シフトレ
ジスタ等のシリアル回路の段数を減少させてクロック数
を減らすことができ、処理速度を向上させることができ
る。

【０１４６】また、請求項２、３、４、５、６、７、
８、９、１０、１１、１２、１３、１４及び１５記記載
の発明によれば、所定のデータを記憶するデータ記憶手
段と、前記データ記憶手段から出力されたデータに対し
て所定の係数に基づいてシリアル演算によりデータ変換
演算を実行するデータ変換演算手段と、前記データ変換
演算手段によるデータ変換後のデータに対して量子化演
算を実行する量子化手段と、前記データ記憶手段、前記
データ変換演算手段及び前記量子化手段を制御をする制
御手段とを備えたデータ圧縮伸張装置であって、前記デ
ータ変換演算手段の係数を整数の比に置き換え、該整数
の比に置き換えることにより生じたゲインの変化を、前
記量子化手段により調整するようにするとともに、デー
タ変換演算式を展開し、展開した式に従って前記データ
変換演算手段を構成するようにしているので、単にシリ
アル回路を実現していた場合に比べ、回路規模を大幅に
小さくすることができるとともに、シリアルの段数を減
少させて処理速度を向上させることができ、画像等のデ
ータ圧縮に利用することができる。

【図面の簡単な説明】

【図１】データ圧縮伸張装置の原理説明図である。

【図２】データ圧縮伸張装置のブロック構成図である。

【図３】データ圧縮伸張装置のデータ変換演算装置のブ
ロック構成図である。

【図４】データ圧縮伸張装置のデータ変換演算装置の回
路構成図である。

【図５】データ圧縮伸張装置のデータ変換演算装置の動
作を説明するためのタイミングチャートである。

【図６】データ圧縮伸張装置のデータ変換演算装置の回
路構成図である。

【図７】データ圧縮伸張装置のデータ変換演算装置の回
路構成図である。

【図８】データ圧縮伸張装置のデータ変換演算装置のシ
リアル回路の回路構成図である。

【図９】データ圧縮伸張装置のデータ変換演算装置の動
作を説明するためのタイミングチャートである。

【図１０】データ圧縮伸張装置のデータ変換演算装置の
動作を説明するためのタイミングチャートである。

【図１１】従来のデータ圧縮伸張装置のブロック構成図
である。

【図１２】従来のデータ圧縮伸張装置の画像データの処
理を説明するための図である。

【図１３】従来のデータ圧縮伸張装置の量子化テーブル
の例を示す図である。

【図１４】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。

【図１５】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。

【図１６】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。

【図１７】従来のデータ圧縮伸張装置のデータ変換演算
装置のブロック構成図である。

【図１８】従来のデータ圧縮伸張装置のデータ変換演算
装置のＩステージの回路構成図である。

【図１９】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIステージの回路構成図である。

【図２０】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIIステージの回路構成図である。

【図２１】従来のデータ圧縮伸張装置のデータ変換演算
装置のIVステージの回路構成図である。

【図２２】従来のデータ圧縮伸張装置のデータ変換演算
装置の回路構成図である。

【図２３】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。

【図２４】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。

【図２５】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。

【図２６】従来のデータ圧縮伸張装置のデータ変換演算
装置の動作を説明するためのタイミングチャートであ
る。

【符号の説明】

１０ データ記憶装置 １１ パラレル−シリアル変換装装置 １３ シリアル−パラレル変換装置 ５１ 量子化装置 ５０，９０ データ変換演算装置 ５２ 制御装置 ９１ ステージＩの演算回路 ９２ ステージIIの演算回路 ９３ ステージIIIの演算回路 １００ シリアル回路 １０１ シリアル回路（第１のシリアル演算部） １０２ シリアル回路（第２のシリアル演算部）

【数３】

【数４】

Claims (15)

【特許請求の範囲】
1. 【請求項１】 所定のデータを記憶するデータ記憶手段
   と、 前記データ記憶手段から出力されたデータに対して所定
   の係数に基づいてシリアル演算によりデータ変換演算を
   実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
   対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
   量子化手段を制御をする制御手段とを備えたデータ圧縮
   伸張装置であって、 前記データ変換演算手段のデータ変換演算式を展開し、
   展開した式に従って前記データ変換演算手段を構成する
   ようにしたことを特徴とするデータ圧縮伸張装置。
2. 【請求項２】 所定のデータを記憶するデータ記憶手段
   と、 前記データ記憶手段から出力されたデータに対して所定
   の係数に基づいてシリアル演算によりデータ変換演算を
   実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
   対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
   量子化手段を制御をする制御手段とを備えたデータ圧縮
   伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換え、
   該整数の比に置き換えることにより生じたゲインの変化
   を、前記量子化手段により調整するようにするととも
   に、データ変換演算式を展開し、展開した式に従って前
   記データ変換演算手段を構成するようにしたことを特徴
   とするデータ圧縮伸張装置。前記データ変換演算手段の
   データ変換演算式を展開し、展開した式に従って前記デ
   ータ変換演算手段を構成するようにしたことを特徴とす
   るデータ圧縮伸張装置。
3. 【請求項３】 所定のデータを記憶するデータ記憶手段
   と、 前記データ記憶手段のデータをパラレルデータからシリ
   アルデータに変換するパラレル−シリアル変換手段と、 前記パラレル−シリアル変換手段から出力されたデータ
   に対して所定の係数に基づいてシリアル演算によりデー
   タ変換演算を実行するデータ変換演算手段と、 前記データ変換手段から出力されるシリアルデータをパ
   ラレルデータに変換し、前記データ記憶手段に書き込む
   シリアル−パラレル変換手段と、 前記データ変換演算手段によるデータ変換後のデータに
   対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記パラレル−シリアル変換手
   段、前記データ変換演算手段、前記シリアル−パラレル
   変換手段及び前記量子化手段を制御をする制御手段とを
   備えたデータ圧縮伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換え、
   該整数の比に置き換えることにより生じたゲインの変化
   を、前記量子化手段により調整するようにするととも
   に、データ変換演算式を展開し、展開した式に従って前
   記データ変換演算手段を構成するようにしたことを特徴
   とするデータ圧縮伸張装置。
4. 【請求項４】 所定のデータを記憶するデータ記憶手段
   と、 前記データ記憶手段から出力されたデータに対して所定
   の係数に基づいてシリアル演算によりデータ変換演算を
   実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
   対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
   量子化手段を制御をする制御手段とを備えたデータ圧縮
   伸張装置であって、 前記データ変換演算手段のデータ変換演算式の係数の値
   を２のべきで表現するとともに、該係数の値を２のべき
   で表現するとき所定以上ビット数が大きくなる部分につ
   いては該係数を整数の比に置き換え、該整数の比に置き
   換えることにより生じたゲインの変化を、前記量子化手
   段により調整するようにするとともに、データ変換演算
   式を展開し、展開した式に従って前記データ変換演算手
   段を構成するようにしたことを特徴とするデータ圧縮伸
   張装置。
5. 【請求項５】 前記データ変換演算手段は、各入力に所
   定の係数が表れるようにデータ変換演算式を展開し、該
   展開したデータ変換演算式の係数部分をシリアル演算す
   る第１のシリアル演算部と、該第１のシリアル演算部の
   出力を加減算して該展開したデータ変換演算式の演算を
   実行する第２のシリアル演算部とにより構成するように
   したことを請求項１、請求項２、請求項３又は請求項４
   の何れかに記載のデータ圧縮伸張装置。
6. 【請求項６】 前記第１のシリアル演算部は、前記展開
   したデータ変換演算式の係数を２のべきに数値をかけた
   形で表現するとともに、該係数を２のべきに数値をかけ
   た形で表現した場合の数値部分をシリアル演算するシリ
   アル回路により構成するようにしたことを特徴とする請
   求項５に記載のデータ圧縮伸張装置。
7. 【請求項７】 前記第２のシリアル演算部は、前記第１
   のシリアル演算部から出力された数値を加減算して出力
   する複数の加減算器により構成され、前記展開したデー
   タ変換演算式の係数を２のべきに数値をかけた形で表現
   した場合の２のべき部分を各加減算器への入力位置によ
   り調整するようにしたことを特徴とする請求項５に記載
   のデータ圧縮伸張装置。
8. 【請求項８】 前記データ変換演算手段は、データに対
   してシリアル演算により直交変換を実行する直交変換手
   段であることを特徴とする請求項１、請求項２、請求項
   ３又は請求項４の何れかに記載のデータ圧縮伸張装置。
9. 【請求項９】 前記データ変換演算手段は、データに対
   してシリアル演算により離散コサイン変換（ＤＣＴ）を
   実行する離散コサイン変換手段であることを特徴とする
   請求項１、請求項２、請求項３又は請求項４の何れかに
   記載のデータ圧縮伸張装置。
10. 【請求項１０】 前記データ変換演算手段は、入力され
    たデータを所定のクロックに応答して順次移動させるシ
    リアル演算器を含んで構成されることを特徴とする請求
    項１、請求項２、請求項３又は請求項４の何れかに記載
    のデータ圧縮伸張装置。
11. 【請求項１１】 前記データ変換演算手段は、データ変
    換演算式の係数の値を２のべきで表現したシリアル回路
    により構成し、該シリアル回路によるシリアル演算によ
    りデータ変換演算を実行するようにしたことを特徴とす
    る請求項１、請求項２、請求項３又は請求項４の何れか
    に記載のデータ圧縮伸張装置。
12. 【請求項１２】 前記データ変換演算手段は、データ変
    換演算式の係数の値を２のべきで表現するとともに、該
    係数の値を２のべきで表現するとき所定以上ビット数が
    大きくなる部分については該係数を整数の比に置き換え
    たシリアル回路により構成し、該シリアル回路によるシ
    リアル演算によりデータ変換演算を実行するようにした
    ことを特徴とする請求項２、請求項３又は請求項４の何
    れかに記載のデータ圧縮伸張装置。
13. 【請求項１３】 前記データ変換演算手段で用いられる
    データ変換演算式は、該データ変換演算式の係数を、前
    記量子化手段の量子化演算に用いる量子化係数に含ませ
    るように作成したことを特徴とする請求項２、請求項３
    又は請求項４の何れかに記載のデータ圧縮伸張装置。
14. 【請求項１４】 前記量子化手段によるゲインの調整
    は、前記データ変換演算手段の係数を整数の比に変える
    ことにより生じたゲイン変化分を吸収させるように構成
    された量子化テーブルにより行なわれることを特徴とす
    る請求項２、請求項３又は請求項４の何れかに記載のデ
    ータ圧縮伸張装置。
15. 【請求項１５】 前記データ変換演算手段の係数の整数
    の比への置き換えは、該係数を整数値に置き換えること
    により行なうようにしたことを特徴とする請求項２、請
    求項３、請求項４、請求項１２又は請求項１４の何れか
    に記載のデータ圧縮伸張装置。