JPH06205392A - データ圧縮伸張装置 - Google Patents

データ圧縮伸張装置

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JPH06205392A
JPH06205392A JP4360895A JP36089592A JPH06205392A JP H06205392 A JPH06205392 A JP H06205392A JP 4360895 A JP4360895 A JP 4360895A JP 36089592 A JP36089592 A JP 36089592A JP H06205392 A JPH06205392 A JP H06205392A
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data
output
adder
serial
shifter
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JP4360895A
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Toru Watanabe
亨 渡邉
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Publication date
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  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Compression Of Band Width Or Redundancy In Fax (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract

(57)【要約】 【目的】 小さな回路規模で高速にデータの圧縮伸張を
行なうことが可能なデータ圧縮伸張装置を実現する。 【構成】 データ圧縮伸張装置は、ＤＣＴ演算係数を簡
単な整数比に変えた形のシリアル回路により構成され、
ＤＣＴ演算式をそのままハードウェア化して、複数段の
加減算を一度に行なうとともに、クリティカルパスの解
消のためフリップフロップ（ＦＦ）を挿入して構成した
シリアル回路２２０を含んで構成され、クリティカルパ
スの解消のためフリップフロップ（ＦＦ）を挿入して構
成されたシリアル演算器２０２ａ〜２０２ｄ，２１２ａ
〜２１２ｄから構成され、ｏｄｄ側もＤＣＴ演算式をそ
のままハードウェア化したシリアル回路を基に、複数段
の加減算を一度に行なうとともに、クリティカルパスの
解消のためフリップフロップ（ＦＦ）を挿入したシリア
ル回路２２０から構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、画像データの圧縮処理
等に用いられるデータ圧縮伸張装置に係り、詳細には小
さな回路規模でデータ圧縮を行うことが可能なデータ圧
縮伸張装置に関する。
【０００２】
【従来の技術】ＩＳＤＮやＣＤ−ＲＯＭを前提とした画
像の高能率符号化技術において、ＤＣＴ（Discrete Cos
ine Transform：離散コサイン変換）が高能率符号化技
術の主流になりつつある。このＤＣＴに限らず、高能率
符号化して画素当りの平均ビット数を減らすと、画像の
品質は落ち、圧縮率を上げると、画質の劣化を引き起こ
す。例えば、現行の標準テレビ信号を１．５Ｍビット／
秒に圧縮した場合に問題となるのは、輪郭部分の劣化と
ＤＣＴで処理するブロック単位（例えば８×８画素）に
発生するブロック歪である。逆変換して画素を再生する
ときに、ブロック内のＤＣＴ出力をすべて線形和するこ
とになるが、８×８画素から成るブロックのＤＣＴ出力
６４個のうち、一つでも情報損失があると、ブロック内
全体の再生画素に劣化が生じる。
【０００３】ここで、ＤＣＴ変換は、直交変換の一つで
あり、カールネン・レーベ変換と並んでエネルギの集中
度の最も高い変換法といわれるものである。
【０００４】いま、信号ｆ（ｊ） （ｊ＝０、１、…、
Ｎ−１）の一次元のＤＣＴ変換による結果Ｆ（ｕ）
（ｕ＝０、１、…、Ｎ−１）は数１で定義される。
【０００５】
【数１】 また、逆ＤＣＴ変換は、数２で定義される。
【０００６】
【数２】 このようなＤＣＴ変換を画像に対して施すことにより、
エネルギ集中が得られることから、エネルギの多い成分
のみを符号化することが可能となり、これにより画像デ
ータの圧縮を行なうようにしている。
【０００７】ところで、上記ＤＣＴを有するデータ圧縮
伸張装置に限らず、通常のデータ圧縮伸張装置では、数
値列に対し、データ変換（ＦＦＴ，ＤＣＴ等）を施し、
その後に量子化を行っている。
【０００８】図３２は従来のデータ圧縮伸張装置のブロ
ック図である。１０はデータ記憶装置であり、データ記
憶装置１０には圧縮を施そうとする２次元データがパラ
レルデータの形で蓄えられている。データ記憶装置１０
に蓄えられているデータ（例えば、画像データ）はパラ
レル−シリアル変換装置１１に入力され、パラレル−シ
リアル変換装置１１はデータ記憶装置１０から読み込ん
だパラレルデータをシリアルデータに変換してデータ変
換演算装置１２に出力する。データ変換演算装置１２は
パラレル−シリアル変換装置１１から出力されたデータ
に対して一次元のＤＣＴ演算をシリアル演算の形で施
す。シリアルＤＣＴ演算されたデータはシリアル−パラ
レル変換装置１３に出力され、シリアル−パラレル変換
装置１３はデータ変換演算装置１２から出力されたシリ
アルデータをパラレルデータに変換してデータ記憶装置
１０に書き込む。上記の例は一次元の場合であり、画像
等の二次元の場合には図３３に示すように上述した処理
を縦横（順不同）二次元に施す。また、量子化装置１４
は、データ記憶装置１０に蓄えられたデータ変換演算後
のデータに対して、例えば図３４に示すような量子化テ
ーブルの値で除算をする（あるいは、逆数の乗算）こと
によって量子化演算を行なう。上記各部の動作はデータ
圧縮伸張装置の全体を制御する制御装置１５によって制
御される。
【０００９】上記データ変換演算装置１２により実行さ
れるシリアルＤＣＴ演算を以下に説明するシリアル演算
によって行なう。
【００１０】先ず、基本的な考え方としてCOS係数の値
を、数３に示すように２のべき（すなわち、２のｎ乗）
の和又は差で表すようにする。数３に示すように数値を
２のべきで表現する理由はシリアルの回路による演算を
実現するためである。すなわち、図３５において、符号
２１は、クロック入力信号に応答し、入力信号を１クロ
ック遅れた出力とするＦＦ（フリップフロップ）からな
る１タイムディレイユニットを表すものとすると、１タ
イムディレイユニット２１を通って出てくる出力と１タ
イムディレイユニット２１を通らずに直接出てくる出力
とを比較すると前者が後者より１クロック分遅い。ここ
で、１タイムディレイユニット２１はシフトレジスタが
並んだようなものであり、例えばＬＳＢ側から順にデー
タが入力されているものとすると、１クロック遅く出て
くるということは２倍されたことを意味する。同様に、
８倍しようとする場合には上記１タイムディレイユニッ
ト２１を図３６に示すように３つ並べて３クロック遅ら
せるようにすれば２3で８倍となる。本実施例では上記
ユニットを組み合わせて加減算を行なうことでシリアル
演算回路を実現する。
【００１１】図３５は乗算部のシリアル演算構成を示し
たものであり、図３５は入力データを３８倍する場合の
例である。先ず、３８を数４の形に分解する。
【００１２】数４において、ある数値ｘを３２倍すると
いうことは、ｘを左（ＭＢＳ方向）へ５回シフトするこ
とであり、図３７では、５段の１タイムディレイユニッ
ト２７１を通過させることによって実現される。また、
数４で示される２×（２＋１）は、実際には、６である
から、４＋２と表してもよい。しかし、図３７のフルア
ダー２２が１タイムディレイユニットを持っており、入
力データを２倍するため、２×（２＋１）という表現形
式が採用できる。この図３７のユニット自体の出力は７
６倍となるが、次段の取り込みタイミングを１クロック
遅らせることにより３８倍を実現している。
【００１３】以下、データ圧縮伸張装置を図面に従い説
明する。
【００１４】図３８は、上記シリアルＤＣＴ演算を実行
するためのデータ変換演算装置１２の回路構成を示す図
であり、Ｉ〜IVの各ステージから構成される。
【００１５】図３８において、３１はステージＩの演算
回路、３２はステージIIの演算回路、３３はステージII
Iの演算回路、３４はステージIVの演算回路であり、こ
れらのステージＩ〜IVの演算回路３１〜３４はそれぞれ
スイッチ３５〜３９を介して直列に接続するように構成
されている。この場合、ＤＣＴ演算処理では、図３８に
示すように演算回路３１〜３４の順で直列接続され、ま
た逆ＤＣＴ演算の処理では、スイッチ３５〜３９の切換
え動作により演算回路３４〜３１の順で直接接続される
ようになっている。そして、入力端子４０に与えられる
入力データに対するＤＣＴまたは逆ＤＣＴ演算結果は出
力端子４１から出力されるようになる。この場合、入力
データは、シリアル８系統よりなっている。
【００１６】図３９は、ステージＩの演算回路３１の回
路構成を示す図である。演算回路３１は上述したシリア
ル演算を実行するものであり、加算器１ａ、１ｂ、１
ｃ、１ｄと減算器１ｅ、１ｆ、１ｇ、１ｈから構成され
ている。
【００１７】図４０は、ステージIIの演算回路３２の回
路構成を示す図である。演算回路３２は上述したシリア
ル演算を実行するものであり、シフタ２ａ〜２ｆと、CO
S(4/16)π演算（数１参照）を行なうCOS(4/16)π演算器
２ｇ、２ｈから構成されている。ここで、上記シフタ２
ａ〜２ｆは、それぞれ１０個のフリップフロップを直列
接続したものであり、入力されたデータを所定時間遅延
して出力するようになっている。また、上記COS(4/16)
π演算器２ｇは、COS(N/16)πのＮ＝４の場合の近似式1
81=(16-1)×(2+1)×4+1の演算を実現したものであり、
加算器２ｇ1、この加算器２ｇ1の出力をシフトする４個
のフリップフロップからなるシフタ２ｇ2、このシフタ
２ｇ2の出力より加算器２ｇ1からの出力を減算する減算
器２ｇ3、この減算器２ｇ3の出力をシフトする１個のフ
リップフロップからなるシフタ２ｇ4、このシフタ２ｇ4
の出力と上記減算器２ｇ3の出力を加算する加算器２ｇ
5、この加算器２ｇ5の出力と上記加算器２ｇ1の出力を
加算する加算器２ｇ6から構成されている。また、上記C
OS(4/16)π演算器２ｈもCOS(N/16)πのＮ＝４の場合の
近似式181=(16-1)×(2+1)×4+1の演算を実現したもので
あり、減算器２ｈ1、この減算器２ｈ1の出力をシフトす
る４個のフリップフロップからなるシフタ２ｈ2、この
シフタ２ｈ2の出力より減算器２ｈ1の出力を減算する減
算器２ｈ3、この減算器２ｈ3の出力をシフトする１個の
フリップフロップからなるシフタ２ｈ4、このシフタ２
ｈ4の出力と減算器２ｈ3の出力を加算する加算器２ｈ
5、この加算器２ｈ5の出力と減算器２ｈ1の出力を加算
する加算器２ｈ6から構成されている。
【００１８】図４１は、ステージIIIの演算回路３３の
回路構成を示す図である。演算回路３３は上述したシリ
アル演算を実行するものであり、加算器３ａ，３ｂ、減
算器３ｃ，３ｄおよび加算器３ｅ，３ｆ、減算器３ｇ，
３ｈから構成されている。
【００１９】図４２は、ステージIVの演算回路３４の回
路構成を示す図である。演算回路３４は上述したシリア
ル演算を実行するものであり、各COS係数演算を行なうC
OS(4/16)π演算器４ａ，４ｂ、COS(2/16)πおよびCOS(6
/16)π演算器４ｃ，４ｄ、COS(1/16)πおよびCOS(7/16)
π演算器４ｅ，４ｆ、COS(3/16)πおよびCOS(5/16)π演
算器４ｇ，４ｈから構成されている。この場合、上記CO
S(4/16)π演算器４ａ，４ｂは、上述したステージIIの
演算回路３２のCOS(4/16)π演算器２ｇ，２ｈと同様で
あり、ここでは添字２を４に代えて同符号を付すること
で説明は省略する。
【００２０】また、上記COS(2/16)πおよびCOS(6/16)π
演算器４ｃは、COS(N/16)πのＮ＝２の場合の近似式23
6.5=4×(64-4-1)+1/2およびＮ＝６の場合の98=2×(32+1
6+1)の演算を実現するもので、このうちCOS(2/16)πの
演算を実現するものは、７個のフリップフロップからな
るシフタ４ｃ1、シフタ４ｃ1の出力からシフタ４ｃ1の
第３番目のフリップフロップの出力を減算する減算器４
ｃ2、減算器４ｃ2の出力からシフタ４ｃ1の第２番目の
フリップフロップの出力を減算する減算器４ｃ3、減算
器４ｃ3の出力と加算器３ａの出力を加算する加算器４
ｃ4からなり、また、COS(6/16)π演算を実現するもの
は、シフタ４ｃ1の第６番目のフリップフロップの出力
とシフタ４ｃ1の第５番目のフリップフロップの出力を
加算する加算器４ｃ5、加算器４ｃ5の出力とシフタ４ｃ
1の第２番目のフリップフロップの出力を加算する加算
器４ｃ6からなっている。一方、上記COS(2/16)πおよび
COS(6/16)π演算器４ｄは、上述した演算回路４ｃと同
様であり、ここでは添字ｃをｄに代えて同符号を付する
ことで説明は省略する。そして、加算器４ｃ4と加算器
４ｄ6の出力を加算器４ｃ7で加算し、また、加算器４ｃ
6の出力から加算器４ｄ4の出力を減算器４ｄ7で減算す
るようにしている。
【００２１】一方、上記COS(1/16)πおよびCOS(7/16)π
演算器４ｅは、COS(N/16)πのＮ＝１の場合の近似式251
=(128-2)×2-1およびＮ＝７の場合の50=2×(16+8+1)の
演算を実現するもので、このうちCOS(1/16)πの演算を
実現するものは、７個のフリップフロップからなるシフ
タ４ｅ1、シフタ４ｅ1の出力からシフタの第１番目のフ
リップフロップの出力を減算する減算器４ｅ2、減算器
４e2の出力からステージIIIの演算回路３３の加算器３
ｅの出力を減算する減算器４ｅ3からなり、COS(7/16)π
演算を実現するもので、シフタ４ｅ1の第３番目と第４
番目のフリップフロップの出力を加算する加算器４ｅ
4、加算器４ｅ4、の出力とシフタ４ｅ1の第１番目のフ
リップフロップの出力を加算する加算器４ｅ5からなっ
ている。また、COS(1/16)πおよびCOS(7/16)π演算器４
ｆは、上述した演算器４ｅと同様であり、ここでは添字
ｅをｆに代えて同符号を付することで説明は省略する。
そして、減算器４ｅ3と加算器４ｆ5の出力を加算器４ｅ
6で加算し、この加算器４ｅ6の出力をシフタ４ｅ7を介
して発生する。また加算器４ｅ5の出力から減算器４ｆ3
の出力を減算器４ｆ6で減算し、シフタ４ｆ7を介して発
生するようにしている。
【００２２】また、上記COS(5/16)πおよびCOS(3/16)π
演算器４ｇは、COS(N/16)πのＮ＝５の場合の近似式142
=2×(64+8-1)およびＮ＝３の場合の近似式213=(2+1)×
(64+8-1)の演算を実現するもので、このうちCOS(5/16)
πの演算を実現するものは、５個のフリップフロップか
らなるシフタ４ｇ1、シフタ４ｇ1の出力とシフタ４ｇ1
の第２番目のフリップフロップの出力を加算する加算器
４ｇ2、加算器４ｇ2の出力からステージIIIの演算回路
３の減算器３ｇの出力を減算する減算器４ｇ3、減算器
４ｇ3の出力をシフトする２個のフリップフロップから
なるシフタ４ｇ4からなり、COS(3/16)πの演算を実現す
るものは、上述の構成に加えて減算器４ｇ3とシフタ４
ｇ4の第１番目のフリップフロップの出力を加算する加
算器４ｇ5からなっている。また、COS(5/16)πおよびCO
S(3/16)π演算器４ｈは、上述した演算器４ｇと同様で
あり、ここでは添字ｇをｈに代えて同符号を付すること
で説明は省略する。そして、シフタ４ｇ4と加算器４ｈ5
の出力を加算器４ｇ6で加算し、また、加算器４ｇ5の出
力からシフタ４ｈ4の出力を減算器４ｈ6で減算するよう
にしている。
【００２３】このように構成された図３９〜図４２に示
すステージＩ〜IVの演算回路３１〜３４は、ＤＣＴ演算
処理の場合には図４３に示すように接続され、逆ＤＣＴ
演算処理の場合には図４４に示すように接続される。ま
た、図４５〜図４７は図４３中の各ユニットを示す図で
あり、図４５はフリップフロップ（ＦＦ）からなる１タ
イムディレイユニット２１を、図４６は加算（ａ＋ｂ）
を行なう１タイムディレイユニットフルアダー（内部Ca
rry Type）２２を、図４７は減算（ａ−ｂ）を行なう１
タイムディレイユニットフルサブトラクタ（内部Borrow
type）２３をそれぞれ示している。
【００２４】次に、このように構成したデータ変換演算
装置１２の動作を説明する。
【００２５】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージＩの演算回路３１において加算器１
ａに入力データｆ（０）とｆ（７）、加算器１ｂに入力
データｆ（３）、ｆ（４）、加算器１ｃに入力データｆ
（１）、ｆ（６）、加算器１ｄに入力データｆ（２）、
ｆ（５）、減算器１ｅに入力データｆ（０）、ｆ
（７）、減算器１ｆに入力データｆ（３）、ｆ（４）、
減算器１ｇに入力データｆ（１）、ｆ（６）、減算器１
ｈに入力データｆ（２）、ｆ（５）が入力される。これ
により加算器１ａは入力データｆ（０）とｆ（７）の加
算結果を出力し、加算器１ｂは入力データｆ（３）とｆ
（４）の加算結果を出力し、加算器１ｃは入力データｆ
（１）とｆ（６）の加算結果ｆ（１）＋ｆ（６）を出力
し、加算器１ｄは入力データｆ（２）とｆ（５）の加算
結果を出力するようになる。また、減算器１ｅは入力デ
ータｆ（０）とｆ（７）の減算結果を出力し、減算器１
ｆは入力データｆ（３）とｆ（４）の減算結果を出力
し、減算器１ｇは入力データｆ（１）とｆ（６）の減算
結果を出力し、減算器１ｈは入力データｆ（２）とｆ
（５）の減算結果を出力するようになる。この場合の入
力データは、図４８に示すように７bitと１bitのサイン
ビットの８bitのデータからなっている。また、出力デ
ータは、図４８のＩに示すように７＋１bitと１bitのサ
インビットからなっている。ここで、出力データが７＋
１bitになるのは、加算器１ａ〜１ｄでの加算結果を考
慮したからである。
【００２６】次いで、ステージIIの演算回路３２に進
む。この演算回路３２では、ステージＩの演算回路３１
の加算器１ａの出力がシフタ２ａに与えられ、以下、同
様にして加算器１ｂの出力がシフタ２ｃ、加算器１ｃの
出力がシフタ２ｂ、加算器１ｄの出力がシフタ２ｄ、減
算器１ｅの出力がシフタ２ｅ、減算器１ｆの出力がシフ
タ２ｆ、減算器１ｇ、１ｈの出力が加算器２ｇ1および
減算器２ｈ1にそれぞれ与えられる。この場合、図４８
の入力に示す入力データに対しシフタ２ａ〜２ｅからは
同図IIに示すように１０個のフリップフロップの動作だ
け遅れて出力データを発生する。つまり、シフタ２ａは
加算器１ａの出力を、シフタ２ｂは加算器１ｃの出力
を、シフタ２ｃは加算器１ｂの出力を、シフタ２ｄは加
算器１ｄの出力を、シフタ２ｅは加算器１ｅの出力を、
シフタ２ｆは加算器１ｆの出力を、それぞれ所定時間遅
延して出力するようになる。
【００２７】一方、上記COS(4/16)π演算器２ｇ、２ｈ
では、COS(N/16)πのＮ＝４の場合の近似式181=(16-1)
×(2+1)×4+1の演算を実行する。この場合、演算器２ｇ
には、減算器１ｇ、１ｈの出力が入力データとして与え
られ、加算器２ｇ1で、これら入力データを加算する。
そして、この加算器２ｇ1の出力をシフタ２ｇ2に与え、
シフタ２ｇ2より得られた出力より加算器２ｇ1の出力を
減算器２ｇ3で減算すると(16-1)が求められ、次いで、
減算器２ｇ3の出力とシフタ２ｇ4の出力を加算器２ｇ5
で加算することで(16-1)×(2+1)が求められる。そし
て、この加算器２ｇ5の出力と加算器２ｇ1の出力を加算
器２ｇ6で加算することによりCOS(N/16)πのＮ＝４の場
合の近似値(16-1)×(2+1)×4+1が求められることにな
る。この場合、図４８の入力に示す入力データに対して
COS(4/16)π演算器２ｇでは、同図IIに示すタイミング
で上述の演算結果を出力データとして発生するようにな
る。
【００２８】次いで、ステージIIIの演算回路３３に進
む。この演算回路３３では、ステージIIの演算回路３２
のシフタ２ａ、２ｃの出力が加算器３ａおよび減算器３
ｃに与えられ、同様にしてシフタ２ｂ、２ｄの出力が加
算器３ｂおよび減算器３ｄに与えられ、さらにシフタ２
ｅとCOS(4/16)π演算部２ｇの出力が加算器３ｅおよび
減算器３ｇに、シフタ２ｆとCOS(4/16)π演算器２ｈの
出力が加算器３ｆおよび減算器３ｈに与えられる。これ
により、加算器３ａは、ステージIIの演算回路３２のシ
フタ２ａと２ｃの出力を加算した結果を出力し、加算器
３ｂはステージIIの演算回路３２のシフタ２ｂと２ｄの
出力を加算した結果を出力し、減算器３ｃはステージII
の演算回路３２のシフタ２ａの出力からシフタ２ｃの出
力を減算した結果を出力し、減算器３ｄはステージIIの
演算回路３２のシフタ２ｂの出力からシフタ２ｄの出力
を減算した結果を出力するようになる。また、加算器３
ｅはステージIIの演算回路２のシフタ２ｅと演算器２ｇ
の出力を加算した結果を出力し、加算器３ｆはステージ
IIの演算回路２のシフタ２ｆと加算器２ｈの出力を加算
した結果を出力し、加算器３ｇはステージIIの演算回路
３２のシフタ２ｅの出力から演算器２ｇの出力を減算し
た結果を出力し、減算器３ｈはステージIIの演算回路３
２のシフタ２ｆの出力から演算器２ｈの出力を減算した
結果を出力するようになる。この場合、図４８の入力デ
ータに対して各加算器３ａ、３ｂ、３ｅ、３ｆおよび減
算器３ｃ、３ｄ、３ｇ、３ｈでは、同図IVに示すタイミ
ングで、それぞれの演算結果を出力するようになる。
【００２９】次いで、ステージIVの演算回路３４に進
む。この演算回路３４では、ステージIIIの演算回路３
３の加算器３ａ、３ｂの出力がCOS(4/16)π演算器４
ａ、４ｂに与えられ、同様にして減算器３ｃ、３ｄがCO
S(2/16)πおよびCOS(6/16)π演算器４ｃ、４ｄに各別に
与えられ、加算器３ｅ、３ｆの出力がCOS( 1/16)πおよ
びCOS(7/16)π演算器４ｅ、４ｆに各別に与えられ、減
算器３ｇ、３ｈの出力がCOS(5/16)πおよびCOS(3/16)π
演算器４ｇ、４ｈに各別に与えられる。この場合、図４
８の入力に示す入力データに対してCOS(4/16)π演算器
４ａ、４ｂでは、COS(N/16)πのＮ＝４の場合の近似値
(6-1)×(2+1)×4+1の演算を実行し、同図IVに示すタイ
ミングで、その演算結果を出力データＦ（０）、Ｆ
（４）として発生する。同様にして、COS(2/16)πおよ
びCOS(6/16)π演算器４ｃ、４ｄについてもCOS(N/16)π
Ｎ＝２の場合の近似値4×(64-4-1)+1/2およびCOS(N/16)
πのＮ＝６の場合の近似値2×(32+16+1)の演算を実行
し、同図IVに示すタイミングで、その演算結果を出力デ
ータＦ（２）、Ｆ（６）として発生し、COS(1/16)πお
よびCOS(7/16)π演算器４ｅ、４ｆについてもCOS(N/16)
πのＮ＝１の場合の近似値251=(128-2)×2-1 およびCOS
(N/16)πのＮ＝７の場合の近似値2×(16+8+1)の演算を
実行し、同図IVに示すタイミングで、その演算結果を出
力データＦ（１）、Ｆ（７）として発生し、さらに、CO
S(5/16)πおよびCOS(3/16)π演算器４ｇ、４ｈについて
もCOS(N/16)πのＮ＝５の場合の近似値2×(64+8-1)およ
びCOS(N/16)πのＮ＝３の場合の近似値（2+1)×(64+8-
1)の演算を実行し、同図IVに示すタイミングで、その演
算結果を出力データＦ（５）、Ｆ（３）として発生する
ようになる。
【００３０】以上の説明は、ＤＣＴ演算処理の場合であ
るが、図４４に示す逆ＤＣＴ演算処理の場合も上述した
場合と同様である。
【００３１】この場合は入力データがステージIVの演算
回路３４〜ステージＩの演算回路３１の順で与えられる
ようになる。
【００３２】図４８は、データ変換演算装置１２の入力
から出力までのタイミングチャートであり、ステージＩ
の演算回路３１〜ステージIVの演算回路３４の動作を総
合した場合のタイミングチャートを示している。同図
中、Ｉ、II、III、IVは図４３における各ステージＩ、I
I、III、IVの出力を示している。図４８では、次データ
との処理の重なりを避けるように考慮してあり全体とし
て８bitのデータを入力した場合、１ライン当りの処理
周期は２８クロック必要とする。この場合の処理は、入
力データ８bitのＤＣＴ処理の場合であるが、入力デー
タのビット数が異なる場合や逆ＤＣＴ処理の場合は、１
データ当りの処理周期も変化するようになる。
【００３３】このように、ステージＩ〜ステージIVから
なるフローグラフに基づいてディスクリートコサイン変
換処理を実行するものにおいて、各ステージをシリアル
処理するように構成することにより、入力データが各ス
テージの演算回路により順次シリアル処理されるように
なり、従来のメモリに対してレジスタ、シフタおよび加
減算器からなる演算部を並列的に設けたものに比べ、回
路規模を小さくすることができるとともに、高速処理を
実現することができる。
【００３４】
【発明が解決しようとする課題】しかしながら、このよ
うなシリアルＤＣＴ演算処理を行なうデータ圧縮伸張装
置にあっては、ＤＣＴ演算式をそのままシリアル処理回
路上で実現する構成となっていたため、ＤＣＴ演算を並
列的に行なうＤＣＴ演算装置に比べて回路規模は大幅に
小さくすることはできるものの、図４３に示すようにフ
リップフロップ（ＦＦ）で１２６個、演算器を構成する
１bit Add(Sub)unitが ６２個必要となり、未だ回路規
模が大きいという欠点があった。また、フリップフロッ
プ（ＦＦ）等を１段通るごとに１クロック分遅延するの
で演算段数を短くするようにして高速化を図りたいとい
う要望がある。
【００３５】そこで本発明は、小さな回路規模で高速に
データの圧縮伸張を行なうことが可能なデータ圧縮伸張
装置を提供することを目的としている。
【００３６】
【課題を解決するための手段】請求項１記載の発明は、
上記目的達成のため、所定のデータを記憶するデータ記
憶手段と、前記データ記憶手段から出力されたデータに
対して所定の係数に基づいてシリアル演算によりデータ
変換演算を実行するデータ変換演算手段と、前記データ
変換演算手段によるデータ変換後のデータに対して量子
化演算を実行する量子化手段と、前記データ記憶手段、
前記データ変換演算手段及び前記量子化手段を制御をす
る制御手段とを備えたデータ圧縮伸張装置であって、前
記データ変換演算手段は、クリティカルパスの部分に遅
延用素子を設け、該遅延用素子によりデータを保持して
クリティカルパスを解消するようにしている。
【００３７】請求項２記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段のデータ
をパラレルデータからシリアルデータに変換するパラレ
ル−シリアル変換手段と、前記パラレル−シリアル変換
手段から出力されたデータに対して所定の係数に基づい
てシリアル演算によりデータ変換演算を実行するデータ
変換演算手段と、前記データ変換手段から出力されるシ
リアルデータをパラレルデータに変換し、前記データ記
憶手段に書き込むシリアル−パラレル変換手段と、前記
データ変換演算手段によるデータ変換後のデータに対し
て量子化演算を実行する量子化手段と、前記データ記憶
手段、前記パラレル−シリアル変換手段、前記データ変
換演算手段、前記シリアル−パラレル変換手段及び前記
量子化手段を制御をする制御手段とを備えたデータ圧縮
伸張装置であって、前記データ変換演算手段は、クリテ
ィカルパスの部分に遅延用素子を設け、該遅延用素子に
よりデータを保持してクリティカルパスを解消するよう
にしている。
【００３８】請求項３記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段の係数を整数の比
に置き換え、該整数の比に置き換えることにより生じた
ゲインの変化を、前記量子化手段により調整するように
するとともに、クリティカルパスの部分に遅延用素子を
設け、該遅延用素子によりデータを保持してクリティカ
ルパスを解消するようにしている。
【００３９】請求項４記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段のデータ変換演算
式を展開し、展開した式に従って前記データ変換演算手
段を構成するとともに、クリティカルパスの部分に遅延
用素子を設け、該遅延用素子によりデータを保持してク
リティカルパスを解消するようにしている。
【００４０】請求項５記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段は、複数段の加減
算を同一クロックで一度に行なうようにするとともに、
クリティカルパスの部分に遅延用素子を設け、該遅延用
素子によりデータを保持してクリティカルパスを解消す
るようにしている。
【００４１】請求項６記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段の係数を整数の比
に置き換え、該整数の比に置き換えることにより生じた
ゲインの変化を、前記量子化手段により調整するように
するとともに、複数段の加減算を同一クロックで一度に
行なうようにし、さらにクリティカルパスの部分に遅延
用素子を設け、該遅延用素子によりデータを保持してク
リティカルパスを解消するようにしている。
【００４２】請求項７記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段のデータ変換演算
式を展開し、展開した式に従って前記データ変換演算手
段を構成するとともに、複数段の加減算を同一クロック
で一度に行なうようにし、さらにクリティカルパスの部
分に遅延用素子を設け、該遅延用素子によりデータを保
持してクリティカルパスを解消するようにしている。
【００４３】請求項８記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段の係数を整数の比
に置き換え、該整数の比に置き換えることにより生じた
ゲインの変化を、前記量子化手段により調整するように
するとともに、データ変換演算式を展開し、展開した式
に従って前記データ変換演算手段を構成し、さらに複数
段の加減算を同一クロックで一度に行なうようにすると
ともに、クリティカルパスの部分に遅延用素子を設け、
該遅延用素子によりデータを保持してクリティカルパス
を解消するようにしている。
【００４４】請求項９記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段のデータ変換演算
式の係数の値を２のべきで表現するとともに、該係数の
値を２のべきで表現するとき所定以上ビット数が大きく
なる部分について該係数を整数の比に置き換え、該整数
の比に置き換えることにより生じたゲインの変化を、前
記量子化手段により調整するようにするとともに、複数
段の加減算を同一クロックで一度に行なうようにし、さ
らにクリティカルパスの部分に遅延用素子を設け、該遅
延用素子によりデータを保持してクリティカルパスを解
消するようにしている。
【００４５】前記データ変換演算手段は、例えば請求項
１０に記載されているように、各入力に所定の係数が表
れるようにデータ変換演算式を展開し、該展開したデー
タ変換演算式の係数部分をシリアル演算する第１のシリ
アル演算部と、該第１のシリアル演算部の出力を加減算
して該展開したデータ変換演算式の演算を実行する第２
のシリアル演算部とにより構成するようにしてもよく、
前記第１のシリアル演算部は、例えば請求項１１に記載
されているように、前記展開したデータ変換演算式の係
数を２のべきに数値をかけた形で表現するとともに、該
係数を２のべきに数値をかけた形で表現した場合の数値
部分をシリアル演算するシリアル回路により構成するよ
うにしてもよく、さらに、前記第２のシリアル演算部
は、例えば請求項１２に記載されているように、前記第
１のシリアル演算部から出力された数値を加減算して出
力する複数の加減算器により構成され、前記展開したデ
ータ変換演算式の係数を２のべきに数値をかけた形で表
現した場合の２のべき部分を各加減算器への入力位置に
より調整するようにしてもよい。
【００４６】また、前記データ変換演算手段は、例えば
請求項１３に記載されているように、複数段の加減算を
同一クロックで一度に実行するシリアル回路を含んで構
成し手もよく、前記データ変換演算手段は、例えば請求
項１４に記載されているように、遅延用素子を有しない
加減算器を用いてデータ変換演算を実行するようにし手
もよく、さらに、前記データ変換演算手段は、例えば請
求項１５に記載されているように、遅延用素子を有する
加減算器と、遅延用素子を有しない加減算器とからなる
シリアル回路を含んで構成され、該遅延用素子を有する
加減算器及び遅延用素子を有しない加減算器を用いて加
減算を実行するとともに、該遅延用素子を有する加減算
器の遅延用素子により該シリアル回路のクロックのタイ
ミングを合わせるようにしてもよい。
【００４７】また、前記データ変換演算手段は、例えば
請求項１６に記載されているように、シリアル演算を実
行するシリアル回路の動作時間が、供給されたシステム
クロックに従って動作するデータ圧縮伸張装置の全体動
作時間よりも小さいとき、所定の範囲内で該シリアル回
路を構成する加減算器の段数を減らすようにしてもよ
く、前記データ変換演算手段は、例えば請求項１７に記
載されているように、シリアル演算を実行するシリアル
回路の動作時間が、供給されたシステムクロックに従っ
て動作するデータ圧縮伸張装置の全体動作時間よりも小
さいとき、所定の範囲内で該シリアル回路を構成する加
減算器を遅延用素子を有しない加減算器に置き換えるよ
うにしてもよい。
【００４８】また、前記データ変換演算手段は、例えば
請求項１８に記載されているように、シリアル演算によ
りデータ変換演算を実行するデータ変換演算回路を複数
のステージに分割し、各ステージのクリティカルパスの
部分に遅延用素子を設け、該遅延用素子によりデータを
保持してクリティカルパスを解消するようにしてもよ
く、前記データ変換演算手段は、例えば請求項１９に記
載されているように、シリアル演算によりデータ変換演
算を実行するデータ変換演算回路を複数のステージに分
割し、各ステージのクリティカルパスの部分に遅延用素
子を設け、該遅延用素子によりデータを保持してクリテ
ィカルパスを解消するようにするとともに、各ステージ
を個別に制御して次ラインの処理を実行するようにして
もよい。また、前記データ変換演算手段による各ステー
ジの個別の制御は、例えば請求項２０に記載されている
ように、クリティカルパスの部分に設けた遅延用素子に
より処理ステージにおいてデータ変換演算実行後のデー
タを保持しておくことにより、後段のステージの処理の
終了を待たずに前段のステージで次ラインのデータの取
り込みを開始して次ラインの処理を実行するようにして
もよい。
【００４９】また、前記データ変換演算手段の複数のス
テージは、例えば請求項２１に記載されているように、
ステージＩ〜ステージIIIの３ステージからなり少なく
ともステージIIの部分に遅延用素子を設け、該遅延用素
子によりデータを保持してクリティカルパスを解消する
ようにしてもよく、前記データ変換演算手段の複数のス
テージは、例えば請求項２２に記載されているように、
データバスの切換えを行なうバス切換手段を介して接続
され、該バス切換手段によりデータバスを切換えて各ス
テージの接続状態を切換え、圧縮及び伸張のデータ変換
演算を実行するようにしたものであってもよく、前記デ
ータ変換演算手段のクリティカルパスは、例えば請求項
２３に記載されているように、前記バス切換手段を介し
て接続された各ステージ間をデータが所定のクロック数
で授受される状態であるものでもよい。
【００５０】また、前記データ変換演算手段は、例えば
請求項２４に記載されているように、データに対してシ
リアル演算により直交変換を実行する直交変換手段であ
ってもよく、前記データ変換演算手段は、例えば請求項
２５に記載されているように、データに対してシリアル
演算により離散コサイン変換（ＤＣＴ）を実行する離散
コサイン変換手段であってもよい。また、前記データ変
換演算手段は、例えば請求項２６に記載されているよう
に、入力されたデータを所定のクロックに応答して順次
移動させるシリアル演算器を含んで構成されてもよく、
前記データ変換演算手段の加減算器が有する遅延用素子
は、例えば請求項２７に記載されているように、クロッ
クタイミング合わせのためのフリップフロップであって
もよい。また、前記データ変換演算手段は、例えば請求
項２８に記載されているように、データ変換演算式の係
数の値を２のべきで表現したシリアル回路により構成
し、該シリアル回路によるシリアル演算によりデータ変
換演算を実行するようにしてもよく、前記データ変換演
算手段は、例えば請求項２９に記載されているように、
データ変換演算式の係数の値を２のべきで表現するとと
もに、該係数の値を２のべきで表現するとき所定以上ビ
ット数が大きくなる部分について該係数を整数の比に置
き換えたシリアル回路により構成し、該シリアル回路に
よるシリアル演算によりデータ変換演算を実行するよう
にしてもよい。
【００５１】また、前記データ変換演算手段で用いられ
るデータ変換演算式は、例えば請求項３０に記載されて
いるように、該データ変換演算式の係数を、前記量子化
手段の量子化演算に用いる量子化係数に含ませるように
作成してもよく、前記量子化手段によるゲインの調整
は、例えば請求項３１に記載されているように、前記デ
ータ変換演算手段の係数を整数の比に変えることにより
生じたゲイン変化分を吸収させるように構成された量子
化テーブルにより行なわれるものであってもよい。さら
に、前記データ変換演算手段の係数の整数の比への置き
換えは、例えば請求項３２に記載されているように、該
係数を整数値に置き換えることにより行なうようにする
ものであってもよい。
【００５２】
【作用】本発明の手段はの作用は次の通りである。
【００５３】請求項１、２、１８、１９、２０、２１、
２２及び２３記載の発明では、シリアル演算によりデー
タ変換演算を実行するデータ変換演算手段において、ク
リティカルパスの部分に遅延用素子（例えば、フリップ
フロップ）が設けられ、該遅延用素子によりデータが保
持されてクリティカルパスが解消される。この場合、バ
ス切換手段を介して接続された各ステージ（例えば、ス
テージＩ〜ステージIIIの３ステージ）間をデータが所
定のクロック数（例えば、１クロック）で授受される状
態にあるときステージにクリティカルパスの部分が存在
すると判断され、このクリティカルパスの部分が存在す
るステージに遅延用素子が設けられる。さらに、各ステ
ージは制御手段により次ラインの処理が実行できるよう
に個別に制御される。
【００５４】従って、データを保持することによってス
キューの部分を減らすことができ、クリティカルパスを
解消させることができる。また、ステージのクリティカ
ルパスの部分に設けた遅延用素子により処理ステージに
おいてデータが保持されるので、後段のステージの処理
の終了を待たずに前段のステージで次ラインの処理が開
始でき、クリティカルパス解消のために挿入された遅延
用素子による遅延を解消することができ、安定した動作
を図りつつ高速動作が可能になる。
【００５５】請求項３、２４、２５、２６、２７、２
８、２９、３０、３１及び３２記載の発明では、データ
変換演算手段の係数が整数の比に置き換えられ、そのゲ
インの変化は量子化手段により調整されるとともに、ク
リティカルパスの部分に遅延用素子が設けられ、該遅延
用素子によりデータが保持されてクリティカルパスが解
消される。この場合、クリティカルパスの部分は、例え
ば複数のステージ（例えば、ステージＩ〜ステージIII
の３ステージ）に分割されたステージのクリティカルパ
スの部分に設けられ、さらに、各ステージは制御手段に
より次ラインの処理が実行できるように個別に制御され
る。また、データ変換演算式の係数が、量子化演算に用
いる量子化係数に含まれるようにデータ変換演算式を作
成しておき、このようにして作成されたデータ変換演算
式の係数の値を２のべきで表現してデータ変換演算回路
が構成されるとともに、このデータ変換演算回路はさら
に複数のステージに分割され、各ステージのクリティカ
ルパスの部分に遅延用素子が設けられる。また、演算式
の係数の値を２のべきで表現しようとすれば所定以上ビ
ット数が大きくなる部分については該係数が整数の比に
置き換えられ、該整数の比に置き換えられることにより
生じたゲインの変化は量子化手段により調整される。
【００５６】また、クリティカルパスの部分に設けた遅
延用素子により処理ステージにおいてデータ変換演算実
行後のデータが保持されることにより、後段のステージ
の処理の終了を待たずに前段のステージで次ラインのデ
ータの取り込みが開始されて次ラインの処理が実行され
る。
【００５７】従って、単にシリアル回路を実現していた
場合に比べ、回路規模を大幅に小さくすることができる
とともに、クリティカルパスを解消しつつシリアルの段
数を減少させて処理速度を向上させることができ、画像
等のデータ圧縮に利用することができる。また、クリテ
ィカルパス解消のために挿入された遅延用素子によるデ
ータ保持機能によって次ライン処理が可能になり、さら
に処理速度を向上させることができる。
【００５８】請求項４、１０、１１及び１２記載の発明
では、データ変換演算手段のデータ変換演算式を各項毎
に展開し、展開した式に従ってシリアル回路を構成する
とともに、クリティカルパスの部分に遅延用素子が設け
られ、該遅延用素子によりデータが保持されてクリティ
カルパスが解消される。この場合、展開した式に従って
構成されるシリアル回路は、例えば各入力に共通な係数
が表れるようにデータ変換演算式を展開したときに該係
数部分をシリアル演算する第１のシリアル演算部と、こ
のシリアル演算部の出力を加減算して展開したデータ変
換演算式の演算を実行する第２のシリアル演算部とによ
り構成されるとともに、クリティカルパスの部分には遅
延用素子が設けられ、各入力がこのシリアル回路に入力
されると第１のシリアル演算部により各入力をシリアル
演算して係数分を求めておき、このようにして作成され
た係数に対して第２のシリアル演算部が加減算を行なっ
て展開したデータ変換演算式の演算が実行される。
【００５９】また、クリティカルパスの部分に設けた遅
延用素子により処理ステージにおいてデータ変換演算実
行後のデータが保持されることにより、後段のステージ
の処理の終了を待たずに前段のステージで次ラインのデ
ータの取り込みが開始されて次ラインの処理が実行され
る。
【００６０】従って、展開したデータ変換演算式に従っ
てシリアル回路を構成することによりクリティカルパス
を解消しつつシフトレジスタ等のシリアル回路の段数を
減少させてクロック数を減らすことができ、処理速度を
向上させることができる。また、クリティカルパス解消
のために挿入された遅延用素子によるデータ保持機能に
よって次ライン処理が可能になり、さらに処理速度を向
上させることができる。
【００６１】請求項５、１３、１４、１５、１６及び１
７記載の発明では、シリアル演算によりデータ変換演算
を実行するデータ変換演算手段において、複数段の加減
算が同一クロックで一度に実行されるようにシリアル回
路が構成されるとともに、クリティカルパスの部分に遅
延用素子が設けられ、該遅延用素子によりデータが保持
されてクリティカルパスが解消される。この場合、複数
段の加減算を同一クロックで一度に実行するシリアル回
路としては、例えば遅延用素子（例えば、フリップフロ
ップ）を有する加減算器と、遅延用素子を有しない加減
算器とによりシリアル回路が構成されるとともに、クリ
ティカルパスの部分には遅延用素子が設けられ、これら
加減算器を用いて加減算が行なわれ、クロックのタイミ
ング合わせはシリアル回路を構成する加減算器の遅延用
素子により行なわれる。また、例えばシリアル回路の動
作時間が、装置全体動作時間よりも小さいとき、所定の
範囲内で該シリアル回路を構成する加減算器の段数が減
らされ、若しくは該シリアル回路を構成する加減算器が
遅延用素子を有しない加減算器に置き換えられてシリア
ル回路が構成される。
【００６２】また、クリティカルパスの部分に設けた遅
延用素子により処理ステージにおいてデータ変換演算実
行後のデータが保持されることにより、後段のステージ
の処理の終了を待たずに前段のステージで次ラインのデ
ータの取り込みが開始されて次ラインの処理が実行され
る。
【００６３】従って、クロックのタイミング合わせのた
めの遅延動作が加減算ごとに行なわれることがなくなる
とともに、加減算器等の段数が減少することによりクリ
ティカルパスを解消しつつクロック数を減らして処理速
度を向上させることができ、回路規模を小さくすること
ができる。また、クリティカルパス解消のために挿入さ
れた遅延用素子によるデータ保持機能によって次ライン
処理が可能になり、さらに処理速度を向上させることが
できる。
【００６４】請求項６及び９記載の発明では、データ変
換演算手段の係数が整数の比に置き換えられ、そのゲイ
ンの変化は量子化手段により調整されるとともに、複数
段の加減算が同一クロックで一度に行なうようにシリア
ル回路が構成されるとともに、クリティカルパスの部分
に遅延用素子が設けられ、該遅延用素子によりデータが
保持されてクリティカルパスが解消される。この場合、
データ変換演算式の係数が、量子化演算に用いる量子化
係数に含まれるようにデータ変換演算式を作成してお
き、このようにして作成されたデータ変換演算式の係数
の値を２のべきで表現してシリアル回路が構成されると
ともに、このシリアル回路はさらに複数段の加減算が同
一クロックで一度に行なうシリアル回路（例えば、ＦＦ
やシリアル演算器の段数が減らされ、また遅延用素子を
有しない加減算器により構成され、クリティカルパスの
部分には遅延用素子が設けられた回路）により構成され
る。このとき、該係数の値を２のべきで表現しようとす
れば所定以上ビット数が大きくなる部分については該係
数が整数の比に置き換えられ、該整数の比に置き換えら
れることにより生じたゲインの変化は量子化手段により
調整される。
【００６５】また、クリティカルパスの部分に設けた遅
延用素子により処理ステージにおいてデータ変換演算実
行後のデータが保持されることにより、後段のステージ
の処理の終了を待たずに前段のステージで次ラインのデ
ータの取り込みが開始されて次ラインの処理が実行され
る。
【００６６】従って、単にシリアル回路を実現していた
場合に比べ、回路規模を大幅に小さくすることができる
ことに加え、さらにクリティカルパスを解消しつつＦＦ
や加減算器等の段数を大幅に減少させて処理速度を向上
させることができ、画像等のデータ圧縮伸張に利用する
ことができる。また、クリティカルパス解消のために挿
入された遅延用素子によるデータ保持機能によって次ラ
イン処理が可能になり、さらに処理速度を向上させるこ
とができる。
【００６７】請求項７記載の発明では、データ変換演算
手段のデータ変換演算式を各項毎に展開し、展開した式
に従ってシリアル回路が構成されるとともに、複数段の
加減算が同一クロックで一度に行なうようにシリアル回
路が構成されるとともに、クリティカルパスの部分に遅
延用素子が設けられ、該遅延用素子によりデータが保持
されてクリティカルパスが解消される。この場合、展開
した式に従って構成されるシリアル回路は、例えば各入
力に共通な係数が表れるようにデータ変換演算式を展開
したときに該係数部分をシリアル演算する第１のシリア
ル演算部と、このシリアル演算部の出力を加減算して展
開したデータ変換演算式の演算を実行する第２のシリア
ル演算部とにより構成されるとともに、これらシリアル
演算部は複数段の加減算が同一クロックで一度に行なう
シリアル回路（例えば、ＦＦやシリアル演算器の段数が
減らされ、また遅延用素子を有しない加減算器により構
成され、クリティカルパスの部分には遅延用素子が設け
られた回路）により構成される。
【００６８】そして、各入力がこのシリアル回路に入力
されると第１のシリアル演算部により各入力をシリアル
演算して係数分を求めておき、このようにして作成され
た係数に対して第２のシリアル演算部が複数段の加減算
を一度に行なって展開したデータ変換演算式の演算が実
行される。
【００６９】また、クリティカルパスの部分に設けた遅
延用素子により処理ステージにおいてデータ変換演算実
行後のデータが保持されることにより、後段のステージ
の処理の終了を待たずに前段のステージで次ラインのデ
ータの取り込みが開始されて次ラインの処理が実行され
る。
【００７０】従って、展開したデータ変換演算式に従っ
てシリアル回路を構成することによりシフトレジスタ等
のシリアル回路の段数を減少させてクロック数を減らす
ことができることに加え、さらにクリティカルパスを解
消しつつＦＦや加減算器等の段数を大幅に減少させて処
理速度を向上させることができ、回路規模を大幅に小さ
くすることができる。また、クリティカルパス解消のた
めに挿入された遅延用素子によるデータ保持機能によっ
て次ライン処理が可能になり、さらに処理速度を向上さ
せることができる。
【００７１】請求項８記載の発明では、データ変換演算
手段の係数が整数の比に置き換えられ、そのゲインの変
化は量子化手段により調整されるとともに、データ変換
演算式を展開し、展開した式に従ってシリアル回路が構
成され、さらに複数段の加減算が同一クロックで一度に
行なうようにシリアル回路が構成されるとともに、クリ
ティカルパスの部分に遅延用素子が設けられ、該遅延用
素子によりデータが保持されてクリティカルパスが解消
される。この場合、このシリアル回路（例えば、ＦＦや
シリアル演算器の段数が減らされ、また遅延用素子を有
しない加減算器により構成され、クリティカルパスの部
分には遅延用素子が設けられた回路）は、例えば展開し
たデータ変換演算式の係数を２のべきに数値をかけた形
で表現した場合の数値部分をシリアル演算する第１のシ
リアル演算部と、このシリアル演算部から出力された数
値を加減算して出力する複数の加減算器からなる第２の
シリアル演算部とにより構成される。
【００７２】そして、各入力がこのシリアル回路に入力
されると第１のシリアル演算部により各入力をシリアル
演算して係数分を求め、このようにして作成された係数
に対して第２のシリアル演算部が複数段の加減算を一度
に行なって展開したデータ変換演算式の演算が実行され
る。このとき、展開したデータ変換演算式の係数を２の
べきに数値をかけた形で表現した場合の２のべき部分は
各加減算器への入力位置により調整される。
【００７３】また、クリティカルパスの部分に設けた遅
延用素子により処理ステージにおいてデータ変換演算実
行後のデータが保持されることにより、後段のステージ
の処理の終了を待たずに前段のステージで次ラインのデ
ータの取り込みが開始されて次ラインの処理が実行され
る。
【００７４】従って、係数を整数の比に置き換え、その
ゲインの変化を量子化手段で調整することにより単にシ
リアル回路を実現していた場合に比べ、回路規模を大幅
に小さくすることができるとともに、展開したデータ変
換演算式に従ってシリアル回路を構成することによりク
リティカルパスを解消しつつシフトレジスタ等のシリア
ル回路の段数を減少させてクロック数を減らすことがで
き、さらにこのシリアル回路は複数段の加減算を一度に
行なう構成となっているためＦＦや加減算器等の段数を
大幅に減少させて処理速度をより一層向上させることが
でき、回路規模を大幅に小さくすることができる。ま
た、クリティカルパス解消のために挿入された遅延用素
子によるデータ保持機能によって次ライン処理が可能に
なり、さらに処理速度を向上させることができる。
【００７５】
【実施例】以下、本発明を図面に基づいて説明する。
【００７６】原理説明 （Ｉ）先ず、本実施例の基本的な考え方を説明する。図
３２に示した従来のデータ圧縮伸張装置では、シリアル
演算によるＤＣＴ演算を実現するためバタフライ演算を
そのままシリアル回路上に表わしていた。具体的には、
COS係数値を２のべきで表わすことによって図４３に示
すようなシリアルＤＣＴ演算回路を実現していたため、
ＤＣＴ演算式の係数をすべて２のべきで表現しようとす
るとビット数が大きなものとなり、したがって、シリア
ル回路を構成するＦＦ等の段数が大きくなってしまって
いた。
【００７７】ところで、ＤＣＴ演算された画像データは
後段の量子化部（例えば、図３２の量子化装置１４）に
おいて量子化されることになる。
【００７８】本発明者はこの点に着目して、２のべきで
表現できる部分はべきで表現して取り込みに用いる一方
で、べきで表現しようとすればビット数が大きくなって
しまう部分については敢えてべきにより表現しようとし
ないで２のべきにとらわれずにＤＣＴの演算係数を整数
比（あるいは、整数値）に置き換え、そのゲイン変化分
を量子化部によって吸収するようにする。これによって
２のべきによりシリアル回路を実現していた場合に比
べ、回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことができる。
【００７９】（II）さらに、上述したＤＣＴ演算式をシ
リアル回路により構成する場合においてもＤＣＴ演算式
を加減算及びバタフライ演算を用いて実現していたた
め、ＦＦ等の段数をある程度以上減らすのは困難であ
り、速度向上のためには一層のＦＦ等の段数の削減が求
められていた。
【００８０】そこで本実施例では、ＤＣＴ演算式を展開
することによって各入力に共通な係数（必ずしも共通で
なくてもよい）が表れるように係数を分割し、このよう
に展開したＤＣＴ演算式をバタフライ演算にとらわれず
にそのままハードウェア化する。このため、先ず、前段
のシリアル回路で各入力に用いる係数分の計算をしてお
き、続く後段のシリアル回路で計算された係数出力に対
して出力方向に符号分を含めた加減算を行なうようにし
てＤＣＴ演算式をそのままハードウェア化する。これに
よってＦＦ等の段数を減らすことができ、クロック数
（時間）を短縮することができる。
【００８１】例えば、図１に示すようにＤＣＴ演算式を
展開して各入力に共通な係数１７、８５、４８、７２が
得られたとすると、先ず、前段のシリアル回路でＤＣＴ
演算式の係数に相当する部分を作成するようにする。こ
の場合、上記係数１７、８５、４８、７２を２のべきに
ある数値をかけた形で表現し、この数値の部分（図１の
破線内の数値参照）をシリアル回路で構成する。そし
て、２のべきの部分は後段のシリアル回路への入力位置
により調整するようにする。すなわち、図１に示すよう
に後段のシリアル回路はアダー（サブトラクタも含む）
が複数個つながるように構成されており、各アダーを１
段通る度に×２が入る構成となっていて、上記係数のう
ち２のべきで表現された部分は各アダーへの接続方法に
より調整する。ここで、上記係数１７、８５、４８、７
２のうち、基本的に奇数のもの（係数１７、８５）につ
いての加算を先に行なうようにするがこれは以下の理由
からである。すなわち、１度加算する度に１クロック遅
れるというシリアル回路の構造上、奇数の係数を作るの
が大変であり、奇数の係数を作るために１を足すという
動作が必要となる。このため、先ず手間のかかる奇数の
係数同士を事前に足してしまうようにする。図１では、
係数８５は４２×２1＋１、係数１７は１６＋１と考え
てこれら奇数の係数の１同士を事前に１回足してしまう
ようにする。これにより１クロック遅れて×２倍とな
る。その次に、その他の部分を足しておいたものに上記
奇数の１同士を足したものを加えるようにするためもう
１クロック必要となり全体では×４倍となる。つまり、
奇数の係数が２個以上ある場合には２回のアダーを通す
必要があり×４が最小の形となる。なお、奇数をなくす
ようにすると演算精度が落ちることになる。
【００８２】また、図１では、係数１７は２×２3＋
１、係数４８は６×２3で表わされ、２のべきが同じ２3
であるからこの部分を１段目のアダーにより足してしま
う。以後、アダーを１段通る度に２倍されるので３段目
のアダーでこの係数の加算結果が揃うことになる。ま
た、係数７２は１８×２2、係数８５は４２×２1＋１で
表わされるから２のべきに着目して係数７２の１８を２
番目のアダーに、係数８５の４２は３番目のアダーに入
力される。
【００８３】このようにＤＣＴ演算式をそのままハード
ウェア化することによってＦＦ等の段数を減らすことが
でき、クロック数（時間）を短縮することができる。
【００８４】（III）ところで、図４６に示す１bit add
erは具体的には図２（ａ）に示す構成となっている。図
２（ａ）に示すように、１bit adderは入力ａと入力ｂ
を加算するアダー１、演算桁上げCarryを検知しCarryが
あったとき桁上げｃｉｒを出力する桁上げ回路２、アダ
ー１からの加算出力を１クロック分遅らせることによっ
てタイミングとるフリップフロップ（ＦＦ）３から構成
されている。この１bit adderは、アダー１及び桁上げ
回路２により演算される演算結果（ａ＋ｂ＋ｃｉｒ）の
ディレイをフリップフロップ（ＦＦ）３を用いてクロッ
クのタイミング合わせを行なうようになっている。この
フリップフロップ（ＦＦ）３によってアダー１からの出
力は１クロック分遅れることになる。このような１bit
adder等のシリアル回路は、構造が簡単なためクロック
速度は上げることができるが、クロック数が多くかかる
という特徴がある。
【００８５】そこで本実施例では、クリティカルパスの
部分に遅延用素子（例えば、フリップフロップ）を挿入
することによってスキューの部分を減らしてクリティカ
ルパスを解消して安定した動作を得るようにし、また遅
延用素子を挿入することによって発生する速度の低下を
各ステージを個別に制御することにより解消するように
する。すなわち、クリティカルパスの部分にフリップフ
ロップを挿入することによって１クロック増えるが、挿
入されたフリップフロップによるデータ保持機能によっ
てこのフリップフロップにデータを取り込んだ時点で次
ラインの処理を開始することができ、全体としてクロッ
ク数の増加を招くことはない。例えば、ステージＩ〜II
Iをバスセレクタにより切り換えて使用するものにおい
て、ステージIIにフリップフロップによるデータ保持機
能がないものではステージIIIにデータを取り込むまで
ステージＩは次の処理を始められなかった。これに対し
て、ステージIIのクリティカルパスの部分に挿入したフ
リップフロップによってステージII自体がデータ保持を
行なうのでステージＩはステージIIIの処理がまだ終わ
っていなくても次ラインのデータの取り込みを開始する
ことができ、全体として１ラインあたりクロック数は同
じとなる。
【００８６】ここで、データ圧縮伸張装置全体の動作タ
イミングをみた場合、データ圧縮伸張装置を構成するＤ
ＣＴチップには例えば２８ＭＨｚ程度のシステムクロッ
クが供給されていることが多い。上記図２（ａ）に示す
ようなシリアル回路構成にしておくと、ＤＣＴチップに
２８ＭＨｚ程度のシステムクロックを供給することによ
って８倍のｆｓｃで動作させることができる。シリアル
回路自体は構造が単純であるため、より高いクロックを
供給するようにすれば更に高速なｆｓｃで動作させるこ
とができるが、フリップフロップ（ＦＦ）を１段通る度
に１クロックずつ遅れていくことになる。
【００８７】このような観点から図２（ａ）に示すシリ
アル回路をみてみると、ＤＣＴチップに例えば２８ＭＨ
ｚ程度のシステムクロックが供給された場合にはアダー
１及び桁上げ回路２による演算部分では４〜５n secの
遅れがあるに過ぎない。これに対して、８倍のｆｓｃで
動作させようとした場合ＤＣＴチップ全体のクロック周
期は３５n sec程度が必要となる。
【００８８】本発明者はこの点に着目して、上述したシ
リアル回路の遅れは装置全体の所要クロック周期３５n
secからみると十分小さいことを考慮して、上述したシ
リアル回路におけるタイミング合わせ用のフリップフロ
ップ（ＦＦ）を省略することを考えた。すなわち、通常
ではアダー（サブトラクタも含む）１段に対して各アダ
ー内部にフリップフロップ（ＦＦ）を内蔵していたが、
アダー等のシリアル回路の動作時間がシステムクロック
に対して十分に小さいので複数段のアダーに対してフリ
ップフロップ（ＦＦ）を１個用いるようにしても十分に
タイミングを揃えることができる。例えば、図２（ｂ）
に示すシリアル回路において、アダー回路４，５に入力
ａと入力ｂが図示のように入力された場合、入力から出
力までアダー回路４，５内部のフリップフロップ（Ｆ
Ｆ）２段分の２クロックが遅延されてアダー回路５から
演算結果（４ａ＋６ｂ）が出力されることになる。ここ
で、アダー回路５内部のフリップフロップ（ＦＦ）を取
り去った場合を考えると、このシリアル回路の遅れは概
略４〜５n secであり、遅延時間を最大限考慮しても２
０n sec程度の遅延をみれば十分に８倍のｆｓｃで動作
可能となる。図２（ｃ）は、アダー回路内部のフリップ
フロップ（ＦＦ）を取り去ったシリアル回路を示す図で
ある。図２（ｃ）に示すシリアル回路は、図２（ｂ）に
示すシリアル回路のアダー回路５を、出力のフリップフ
ロップ（ＦＦ）を取り去った構造のアダー回路６に置き
換えた構成となっている。なお、回路内部のフリップフ
ロップ（ＦＦ）を取り去ったシリアル回路は、このよう
なアダーに限らずサブトラクタも含むものとし、図面上
では通常のアダー（サブトラクタ）等のシリアル回路の
□印に代えて△印で表わすものとする。いま、図２
（ｂ）に示すシリアル回路のアダー回路５から演算結果
（４ａ＋６ｂ）が出力されるが、この出力は前述したよ
うに最終段のシフトレジスタ等で２のべきの形で調整で
きるから上記出力を（２ａ＋３ｂ）にしてみると、図２
（ｃ）に示すシリアル回路のアダー回路６からの演算結
果（２ａ＋３ｂ）と同じになる。この場合、図２（ｂ）
に示すシリアル回路では、入力から出力までアダー回路
４，５内部のフリップフロップ（ＦＦ）２段分の２クロ
ック遅れがあるのに対し、図２（ｃ）に示すシリアル回
路では、アダー回路４内部のフリップフロップ（ＦＦ）
１段分の１クロック遅れで済み、同じ演算結果（２ａ＋
３ｂ）を得るのに少ないクロック数（短い時間）を実現
することができる。
【００８９】（IV）上記方法によってフリップフロップ
（ＦＦ）等を取り去り複数段の加減算を一度に行なう構
成とすると回路規模及び演算速度を極めて向上させるこ
とができるが、データ入力から出力までのクロック数が
非常に少なくなることから各ステージ間でクリティカル
パスが発生する虞が生じた。例えば、後述する図１５の
データ変換演算装置１４０、１５０のステージIIのｏｄ
ｄ側のシリアル回路１６０の演算では２段のアダー（図
１５の加算器１６３ｅ3、１６３ｅ5）と２段のバスセレ
クタ（図１２のバスセレクタ１３２、１３３）を１クロ
ックの間に通過しなければならず、また、配線遅延分を
含めるとかなりのディレイが発生するため、クロック周
期を短くすることができず演算時間が多くかかることが
考えられる。このようなクリティカルパス状態のときに
クロック周期を短くすると間違ったデータを取り込んで
しまう不具合が生じる。
【００９０】そこで本実施例では、クリティカルパスの
部分に遅延用素子（例えば、フリップフロップ）を挿入
することによってスキューの部分を減らしてクリティカ
ルパスを解消して安定した動作を得るようにし、また遅
延用素子を挿入することによって発生する速度の低下を
各ステージを個別に制御することにより解消するように
する。すなわち、クリティカルパスの部分にフリップフ
ロップを挿入することによって１クロック増えるが、挿
入されたフリップフロップによるデータ保持機能によっ
てこのフリップフロップにデータを取り込んだ時点で次
ラインの処理を開始することができ、全体としてクロッ
ク数の増加を招くことはない。例えば、ステージＩ〜II
Iをバスセレクタにより切り換えて使用するものにおい
て、ステージIIにフリップフロップによるデータ保持機
能がないものではステージIIIにデータを取り込むまで
ステージＩは次の処理を始められなかった。これに対し
て、ステージIIのクリティカルパスの部分に挿入したフ
リップフロップによってステージII自体がデータ保持を
行なうのでステージＩはステージIIIの処理がまだ終わ
っていなくても次ラインのデータの取り込みを開始する
ことができ、全体として１ラインあたりクロック数は同
じとなる。
【００９１】実施例 図３〜図３１は上記基本原理に基づくデータ圧縮伸張装
置の実施例を示す図であり、図３〜図７は上記基本原理
（Ｉ）に基づくデータ圧縮伸張装置を、図８〜図１４は
上記基本原理（II）に基づくデータ圧縮伸張装置を、図
１５〜図２５は上記基本原理（III）に基づくデータ圧
縮伸張装置を、図２６〜図３１は上記基本原理（IV）に
基づくデータ圧縮伸張装置を説明するための図である。
【００９２】先ず、図３〜図６により上記基本原理
（Ｉ）に基づくデータ圧縮伸張装置の構成を説明する。
【００９３】図３はデータ圧縮伸張装置のブロック図で
あり、前記図３２のデータ圧縮伸張装置に対応する図で
ある。なお、従来例と同一構成部分には同一番号を付し
ている。図３において、データ圧縮伸張装置は、圧縮を
施そうとする２次元データ及びデータ変換演算後のデー
タをパラレルデータの形で蓄えるデータ記憶装置１０
と、データ記憶装置１０から読み込んだパラレルデータ
をシリアルデータに変換するパラレル−シリアル変換装
装置１１と、ＤＣＴ演算係数を簡単な整数比（あるい
は、整数値）に変えた形のシリアル回路により構成さ
れ、バス切換えにより圧縮時にパラレル−シリアル変換
装置１１から出力されたデータに対して一次元のＤＣＴ
演算をシリアル演算の形で施すとともに、伸張時にパラ
レル−シリアル変換装置１１から出力された圧縮データ
に対して一次元の逆ＤＣＴ演算をシリアル演算の形で施
すデータ変換演算装置５０と、シリアルＤＣＴ演算され
たシリアルデータをパラレルデータに変換してデータ記
憶装置１０に書き込むシリアル−パラレル変換装置１３
と、データ記憶装置１０に蓄えられたデータ変換演算後
のデータに対して、ＤＣＴ演算係数を整数比に変えるこ
とにより生じたゲイン変化分を吸収させるようにした量
子化テーブルの値で除算する（あるいは、逆数の乗算を
行なう）ことによって量子化演算を行なう量子化装置５
１と、上記各部の動作をデータ圧縮伸張装置の全体を制
御する制御装置５２により構成されている。図４は、上
記シリアルＤＣＴ演算を実行するためのデータ変換演算
装置５０の回路構成を示す図であり、Ｉ〜IVの各ステー
ジから構成される。
【００９４】図４において、６１はステージＩの演算回
路、６２はステージIIの演算回路、６３はステージIII
の演算回路、６４はステージIVの演算回路であり、これ
らのステージＩ〜IVの演算回路６１〜６４はそれぞれス
イッチ６５〜６９を介して直列に接続するように構成さ
れている。この場合、ＤＣＴ演算処理では、図３に示す
ように演算回路６１〜６４の順で直列接続され、また逆
ＤＣＴ演算の処理では、上記ステージＩ〜IVの演算回路
６１〜６４に対応する逆ＤＣＴ演算処理時のステージＩ
〜IVの演算回路７１〜７４とすると、基本的にはスイッ
チ６５〜６９の切換え動作により演算回路７４〜７１の
順で直接接続される。そして、入力端子７５に与えられ
る入力データに対するＤＣＴまたは逆ＤＣＴ演算結果は
出力端子７６から出力されるようになる。この場合、入
力データは、シリアル８系統よりなっている。
【００９５】図５は前記基本原理（Ｉ）に基づくデータ
圧縮伸張装置のデータ変換演算装置５０の回路構成図で
あり、データ圧縮時のデータ変換演算装置５０の構成例
を示している。
【００９６】図５において、ステージＩの演算回路６１
は上述したシリアル演算を実行するものであり、加算器
８１ａ、８１ｂ、８１ｃ、８１ｄと減算器８１ｅ、８１
ｆ、８１ｇ、８１ｈから構成されている。このステージ
Ｉの演算回路６１の構成は従来例と同様であるが、入力
データｆ0〜ｆ7の入力は異なっている。
【００９７】また、ステージIIの演算回路６２は、原理
説明（Ｉ）で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合のＤＣＴシリア
ル演算を行なうシリアル演算器８２ａ〜８２ｈから構成
されている。ここで、上記演算器８２ａは、加算器８１
ａの出力と加算器８１ｄの出力とを加算する加算器８２
ａ1、この加算器８２ａ1の出力をシフトする３個のフリ
ップフロップ（ＦＦ）からなるシフタ８２ａ2から構成
されている。また、上記演算器８２ｂは、加算器８１ｂ
の出力と加算器８１ｃの出力とを加算する加算器８２ｂ
1、この加算器８２ｂ1の出力をシフトする３個のフリッ
プフロップ（ＦＦ）からなるシフタ８２ｂ2から構成さ
れている。また、上記演算器８２ｃは、加算器８１ｂの
出力から加算器８１ｃの出力を減算する減算器８２ｃ
1、この減算器８２ｃ1の出力をシフトする３個のフリッ
プフロップからなるシフタ８２ｃ2、このシフタ８２ｃ2
の第１番目のフリップフロップの出力とシフタ８２ｃ2
の出力を加算する加算器８２ｃ3、シフタ８２ｃ2の第２
番目のフリップフロップの出力と加算器８２ｃ3の出力
を加算する加算器８２ｃ4から構成されている。同様
に、上記演算器８２ｄは、加算器８１ａの出力から加算
器８１ｄの出力を減算する減算器８２ｄ1、この減算器
８２ｄ1の出力をシフトする３個のフリップフロップか
らなるシフタ８２ｄ2、このシフタ８２ｄ2の第１番目の
フリップフロップの出力とシフタ８２ｄ2の出力を加算
する加算器８２ｄ3、シフタ８２ｄ2の第２番目のフリッ
プフロップの出力と加算器８２ｄ3の出力を加算する加
算器８２ｄ4から構成されている。
【００９８】上記演算器８２ｅは、減算器８１ｅの出力
をシフトする５個のフリップフロップからなるシフタ８
２ｅ1、このシフタ８２ｅ1の第３番目のフリップフロッ
プの出力と第４番目のフリップフロップの出力を加算す
る加算器８２ｅ2、加算器８２ｅ2の出力をシフトするシ
フタ８２ｅ3、シフタ８２ｅ1の第１番目のフリップフロ
ップの出力と第５番目のフリップフロップの出力を加算
する加算器８２ｅ4から構成されている。また、上記演
算器８２ｆは、減算器８１ｇの出力から減算器８１ｆの
出力を減算する減算器８２ｆ1、この減算器８２ｆ1の出
力をシフトする４個のフリップフロップからなるシフタ
８２ｆ2、このシフタ８２ｆ2の第２番目のフリップフロ
ップの出力と第３番目のフリップフロップの出力を加算
する加算器８２ｆ3、減算器８２ｆ1の出力とシフタ８２
ｆ2の出力を加算する加算器８２ｆ4から構成されてい
る。また、上記演算器８２ｇは、減算器８１ｆの出力と
減算器８１ｇの出力を加算する加算器８２ｇ1、この加
算器８２ｇ1の出力をシフトする４個のフリップフロッ
プからなるシフタ８２ｇ2、このシフタ８２ｇ2の第２番
目のフリップフロップの出力と第３番目のフリップフロ
ップの出力を加算する加算器８２ｇ3、加算器８２ｇ1の
出力とシフタ８２ｇ2の出力を加算する加算器８２ｇ4か
ら構成されている。また、上記演算器８２ｈは、減算器
８１ｈの出力をシフトする５個のフリップフロップから
なるシフタ８２ｈ1、このシフタ８２ｈ1の第３番目のフ
リップフロップの出力と第４番目のフリップフロップの
出力を加算する加算器８２ｈ2、加算器８２ｈ2の出力を
シフトするシフタ８２ｈ3、シフタ８２ｈ1の第１番目の
フリップフロップの出力と第５番目のフリップフロップ
の出力を加算する加算器８２ｈ4から構成されている。
【００９９】また、ステージIIIの演算回路６３は、原
理説明（Ｉ）で述べたシリアル演算を実行するものであ
り、演算器８２ａの出力と演算器８２ｂ2の出力を加算
する加算器８３ａ、演算器８２ａの出力から演算器８２
ｂの出力を減算する減算器８３ｂ、演算器８２ｄの加算
器８２ｄ3の出力から演算器８２ｃの加算器８２ｃ4の出
力を減算する減算器８３ｃ、演算器８２ｃの加算器８２
ｃ3の出力と演算器８２ｄの加算器８２ｄ4の出力を加算
する加算器８３ｄ、演算器８２ｅの加算器８２ｅ4の出
力と演算器８２ｆの加算器８２ｆ3の出力を加算する加
算器８３ｅ、演算器８２ｅのシフタ８２ｅ3の出力から
演算器８２ｆの加算器８２ｆ4の出力を減算する減算器
８３ｆ、演算器８２ｈの加算器８２ｈ3の出力から演算
器８２ｇの加算器８２ｆ4の出力を減算する減算器８３
ｇ、演算器８２ｇの加算器８２ｇ3の出力と演算器８２
ｈの加算器８２ｈ4の出力を加算する加算器８３ｈから
構成されている。
【０１００】また、ステージIVの演算回路６４は、原理
説明（Ｉ）で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合のＤＣＴシリア
ル演算を行なうシリアル演算器８４ａ〜８４ｈから構成
されている。ここで、上記演算器８４ａは、加算器８３
ａの出力をシフトする６個のフリップフロップからなる
シフタ８４ａ1、このシフタ８４ａ1の第５番目のフリッ
プフロップの出力と第６番目のフリップフロップの出力
を加算する加算器８４ａ2、加算器８４ａ2の出力からシ
フタ８４ａ1の第３番目のフリップフロップの出力を減
算して出力データＦ0として出力する減算器８４ａ3から
構成されている。また、上記演算器８４ｂは、減算器８
３ｂの出力をシフトする６個のフリップフロップからな
るシフタ８４ｂ1、このシフタ８４ｂ1の第５番目のフリ
ップフロップの出力と第６番目のフリップフロップの出
力を加算する加算器８４ｂ2、加算器８４ｂ2の出力から
シフタ８４ｂ1の第３番目のフリップフロップの出力を
減算して出力データＦ4として出力する減算器８４ｂ3か
ら構成されている。また、上記演算器８４ｃは、減算器
８３ｃの出力をシフトする５個のフリップフロップから
なるシフタ８４ｃ1、このシフタ８４ｃ1の第３番目のフ
リップフロップの出力と第５番目のフリップフロップの
出力を加算して出力データＦ6として出力する加算器８
４ｃ2から構成されている。また、上記演算器８４ｄ
は、加算器８３ｄの出力をシフトする５個のフリップフ
ロップからなるシフタ８４ｄ1、このシフタ８４ｄ1の第
３番目のフリップフロップの出力と第５番目のフリップ
フロップの出力を加算して出力データＦ2として出力す
る加算器８４ｄ2から構成されている。
【０１０１】上記演算器８４ｅは、加算器８３ｅの出力
をシフトする２個のフリップフロップからなるシフタ８
４ｅ1、加算器８３ｅの出力とシフタ８４ｅ1の出力を加
算して出力する加算器８４ｅ2、後述するシフタ８４ｈ1
の第１番目のフリップフロップの出力からこの加算器８
４ｅ2の出力を減算する減算器８４ｅ3、減算器８４ｅ3
の出力をシフトする２個のフリップフロップからなるシ
フタ８４ｅ4、このシフタ８４ｅ4の出力から減算器８４
ｅ3の出力を減算して出力データＦ7として出力する減算
器８４ｅ5から構成されている。また、上記演算器８４
ｆは、減算器８３ｆの出力をシフトする２個のフリップ
フロップからなるシフタ８４ｆ1、減算器８３ｆの出力
とシフタ８４ｆ1の第１番目のフリップフロップの出力
を加算する加算器８４ｆ2、後述する加算器ｇ2の出力か
らこのシフタ８４ｆ1の出力を減算する減算器８４ｆ3、
減算器８４ｆ3の出力をシフトする２個のフリップフロ
ップからなるシフタ８４ｆ4、シフタ８４ｆ4の出力から
減算器８４ｆ3の出力を減算して出力データＦ3として出
力する減算器８４ｆ5から構成されている。また、上記
演算器８４ｇは、減算器８３ｇの出力をシフトする２個
のフリップフロップからなるシフタ８４ｇ1、減算器８
３ｇの出力とシフタ８４ｇ1の第１番目のフリップフロ
ップの出力を加算する加算器８４ｇ2、上記加算器ｆ2の
出力とシフタ８４ｇ1の出力を加算する加算器８４ｇ3、
加算器８４ｇ3の出力をシフトする２個のフリップフロ
ップからなるシフタ８４ｇ4、シフタ８４ｇ4の出力から
加算器８４ｇ3の出力を減算して出力データＦ5として出
力する減算器８４ｇ5から構成されている。また、上記
演算器８４ｈは、加算器８３ｈの出力をシフトする２個
のフリップフロップからなるシフタ８４ｈ1、加算器８
３ｈの出力とシフタ８４ｈ1の出力を加算して出力する
加算器８４ｈ2、上記シフタ８４ｅ1の第１番目のフリッ
プフロップの出力と加算器８４ｈ2の出力を加算する加
算器８４ｈ3、加算器８４ｈ3の出力をシフトする２個の
フリップフロップからなるシフタ８４ｈ4、シフタ８４
ｈ4の出力から加算器８４ｈ3の出力を減算して出力デー
タＦ1として出力する減算器８４ｈ5から構成されてい
る。
【０１０２】図６はデータ圧縮伸張装置のデータ変換演
算装置５０の回路構成図であり、データ伸張時のデータ
変換演算装置５０の構成例を示している。この図６は前
記図５に示すデータ変換演算装置５０の逆変換装置に対
応する図である。
【０１０３】図６において、ステージIVの演算回路７４
は、原理説明（Ｉ）で述べたシリアル演算を実行するも
のであり、係数を簡単な整数比に近似した場合の逆ＤＣ
Ｔシリアル演算を行なうシリアル演算器９４ｃ〜９４ｈ
から構成されている。ここで、上記演算器９４ａは、逆
変換の入力データＦ0をシフトする３個のフリップフロ
ップ（ＦＦ）からなるシフタ９４ａ1、このシフタ９４
ａ1の第２番目のフリップフロップの出力と第３番目の
フリップフロップの出力を加算する加算器９４ａ2、加
算器９４ａ2の出力から入力データＦ0を減算する減算器
９４ａ3から構成されている。また、上記演算器９４ｂ
は、逆変換の入力データＦ4をシフトする３個のフリッ
プフロップからなるシフタ９４ｂ1、このシフタ９４ｂ1
の第２番目のフリップフロップの出力と第３番目のフリ
ップフロップの出力を加算する加算器９４ｂ2、加算器
９４ｂ2の出力から入力データＦ4を減算する減算器９４
ｂ3から構成されている。また、上記演算器９４ｃは、
逆変換の入力データＦ6をシフトする２個のフリップフ
ロップからなるシフタ９４ｃ1、このシフタ９４ｃ1の出
力と入力データＦ6の出力を加算する加算器９４ｃ2、こ
の加算器９４ｃ2の出力をシフトする２個のフリップフ
ロップからなるシフタ９４ｃ3、このシフタ９４ｃ3の出
力と加算器９４ｃ2の出力を加算する加算器９４ｃ4、こ
の加算器９４ｃ4の出力とシフタ９４ｃ4の第１番目のフ
リップフロップの出力を加算する加算器９４ｃ5から構
成されている。また、上記演算器９４ｄは、逆変換の入
力データＦ2をシフトする２個のフリップフロップから
なるシフタ９４ｄ1、このシフタ９４ｄ1の出力と入力デ
ータＦ2の出力を加算する加算器９４ｄ2、この加算器９
４ｄ2の出力をシフトする２個のフリップフロップから
なるシフタ９４ｄ3、このシフタ９４ｄ3の出力と加算器
９４ｄ2の出力を加算する加算器９４ｄ4、この加算器９
４ｄ4の出力とシフタ９４ｄ4の第１番目のフリップフロ
ップの出力を加算する加算器９４ｄ5から構成されてい
る。
【０１０４】また、上記演算器９４ｅは、逆変換の入力
データＦ7をシフトする２個のフリップフロップからな
るシフタ９４ｅ1、このシフタ９４ｅ1の出力から入力デ
ータＦ7を減算する減算器９４ｅ2から構成され、上記演
算器９４ｆは、逆変換の入力データＦ3をシフトする２
個のフリップフロップからなるシフタ８４ｆ1、このシ
フタ８４ｆ1の出力から入力データＦ3を減算する減算器
８４ｆ2から構成されている。また、上記演算器９３ｇ
は、逆変換の入力データＦ5をシフトする２個のフリッ
プフロップからなるシフタ９４ｇ1、シフタ９４ｇ1の出
力から入力データＦ5を減算する減算器９４ｇ2から構成
され、上記演算器９３ｈは、逆変換の入力データＦ1を
シフトする２個のフリップフロップからなるシフタ９４
ｈ1、シフタ９４ｈ1の出力から入力データＦ1を減算す
る減算器９４ｈ2から構成されている。
【０１０５】また、ステージIIIの演算回路７３は、原
理説明（Ｉ）で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合の逆ＤＣＴシリ
アル演算を行なうシリアル演算器９３ａ〜９３ｈから構
成されている。ここで、上記演算器９３ａは、減算器９
４ａの出力と減算器９４ｂの出力とを加算する加算器９
３ａ1、この加算器９３ａ1の出力をシフトする３個のフ
リップフロップからなるシフタ９３ａ2から構成されて
いる。また、上記演算器９３ｂは、加算器９４ｃ4の出
力と加算器９４ｄ5の出力とを加算する加算器９３ｂ1、
この加算器９３ｂ1の出力をシフトする１個のフリップ
フロップからなるシフタ９３ｂ2から構成されている。
また、上記演算器９３ｃは、加算器９４ｄ4の出力から
加算器９４ｃ5の出力を減算する減算器８２ｃ1、この減
算器８２ｃ1の出力をシフトする１個のフリップフロッ
プからなるシフタ９３ｃ2から構成されている。また、
上記演算器９３ｄは、減算器９４ａ3の出力から減算器
９４ｂ3の出力を減算する減算器９３ｄ1、この減算器９
３ｄ1の出力をシフトする３個のフリップフロップから
なるシフタ８２ｄ2から構成されている。
【０１０６】上記演算器９３ｅは、減算器９４ｅ2の出
力をシフトする５個のフリップフロップからなるシフタ
９３ｅ1、このシフタ９３ｅ1の第３番目のフリップフロ
ップの出力と第４番目のフリップフロップの出力を加算
する加算器９３ｅ2、加算器９３ｅ2の出力をシフトする
シフタ９３ｅ3、シフタ９３ｅ1の第１番目のフリップフ
ロップの出力と第５番目のフリップフロップの出力を加
算する加算器９３ｅ4から構成されている。また、上記
演算器９３ｆは、減算器９４ｆ2の出力から減算器９４
ｇ2の出力を減算する減算器９３ｆ1、この減算器９３ｆ
1の出力をシフトする４個のフリップフロップからなる
シフタ９３ｆ2、このシフタ９３ｆ2の第２番目のフリッ
プフロップの出力と第３番目のフリップフロップの出力
を加算する加算器９３ｆ3、減算器９３ｆ1の出力とシフ
タ９３ｆ2の出力を加算する加算器９３ｆ4から構成され
ている。また、上記演算器９３ｇは、減算器９４ｆ2の
出力と減算器９４ｇ2の出力を加算する加算器９３ｇ1、
この加算器９３ｇ1の出力をシフトする４個のフリップ
フロップからなるシフタ９３ｇ2、このシフタ９３ｇ2の
第２番目のフリップフロップの出力と第３番目のフリッ
プフロップの出力を加算する加算器９３ｇ3、減算器９
３ｇ1の出力とシフタ９３ｇ2の出力を加算する加算器９
３ｇ4から構成されている。また、上記演算器９３ｈ
は、減算器９４ｈ2の出力をシフトする５個のフリップ
フロップからなるシフタ９３ｈ1、このシフタ９３ｈ1の
第３番目のフリップフロップの出力と第４番目のフリッ
プフロップの出力を加算する加算器９３ｈ2、加算器９
３ｈ2の出力をシフトするシフタ９３ｈ3、シフタ９３ｈ
1の第１番目のフリップフロップの出力と第５番目のフ
リップフロップの出力を加算する加算器９３ｈ4から構
成されている。
【０１０７】また、ステージIIの演算回路７２は、原理
説明（Ｉ）で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合の逆ＤＣＴシリ
アル演算を行なうシリアル演算器９２ａ〜９２ｈから構
成されている。ここで、上記演算器９２ａは、シフタ９
３ａ2の出力とシフタ９３ｂ2の出力とを加算する加算器
９２ａ1、この加算器９２ａ1の出力をシフトする３個の
フリップフロップからなるシフタ９２ａ2から構成され
ている。また、上記演算器９２ｂは、シフタ９３ａ2の
出力からシフタ９３ｂ2の出力を減算する減算器９２ｂ
1、この加算器９２ｂ1の出力をシフトする３個のフリッ
プフロップからなるシフタ９２ｂ2から構成されてい
る。また、上記演算器９２ｃは、シフタ９３ｄ2の出力
からシフタ９３ｃ2の出力を減算する減算器９２ｃ1、こ
の減算器９２ｃ1の出力をシフトする３個のフリップフ
ロップからなるシフタ９２ｃ2から構成されている。ま
た、上記演算器９２ｄは、シフタ９３ｃ2の出力とシフ
タ９３ｄ2の出力を加算する加算器９２ｄ1、この加算器
９２ｄ1の出力をシフトする３個のフリップフロップか
らなるシフタ９２ｄ2から構成されている。
【０１０８】上記演算器９２ｅは、加算器９３ｅ3の出
力から加算器９３ｆ4の出力を減算する減算器９２ｅ1、
この減算器９２ｅ1の出力をシフトするシフタ９２ｅ2、
減算器９２ｅ1の出力とシフタ９２ｅ2の第１番目のフリ
ップフロップの出力を加算する加算器９２ｅ3、後述す
る加算器９２ｆ3からシフタ９２ｅ2の出力を減算する減
算器９２ｅ4から構成されている。また、上記演算器９
２ｆは、加算器９３ｈ3の出力から加算器９３ｇ4の出力
を減算する減算器９２ｆ1、この減算器９２ｆ1の出力を
シフトするシフタ９２ｆ2、減算器９２ｆ1の出力とシフ
タ９２ｆ2の第１番目のフリップフロップの出力を加算
する加算器９２ｆ3、加算器９２ｅ3とシフタ９２ｆ2の
出力を加算する加算器９２ｆ4から構成されている。ま
た、上記演算器９２ｇは、加算器９３ｆ3の出力と加算
器９３ｅ4の出力を加算する加算器９２ｇ1、この加算器
９２ｇ1の出力をシフトする２個のフリップフロップか
らなるシフタ９２ｇ2、この加算器９２ｇ1の出力とシフ
タ９２ｇ2の出力を加算する加算器９２ｇ3、後述するシ
フタｈ2の第１番目のフリップフロップの出力から加算
器９２ｇ3の出力を減算する減算器９２ｇ4から構成され
ている。また、上記演算器９２ｈは、加算器９３ｇ3の
出力と加算器９３ｈ4の出力を加算する加算器９２ｈ1、
この加算器９２ｈ1の出力をシフトする２個のフリップ
フロップからなるシフタ９２ｈ2、この加算器９２ｈ1の
出力とシフタ９２ｈ2の出力を加算する加算器９２ｈ3、
シフタｇ2の第１番目のフリップフロップの出力と加算
器９２ｈ3の出力を加算する加算器９２ｈ4から構成され
ている。
【０１０９】また、ステージＩの演算回路７１は上述し
たシリアル演算を実行して逆変換の出力データｆ0〜ｆ7
を出力するものであり、加算器９１ａ、９１ｂ、９１
ｃ、９１ｄと減算器９１ｅ、９１ｆ、９１ｇ、９１ｈか
ら構成されている。
【０１１０】次に、図８〜図１２により前記基本原理
（II）に基づくデータ圧縮伸張装置の構成を説明する。
【０１１１】上記図５及び図６のデータ変換演算装置５
０に前記基本原理（II）の考え方を適用することを考え
る。図５のデータ圧縮時のデータ変換演算装置５０の各
ステージＩ〜IVの構造をみた場合、ステージＩの構造は
シンプルな形であり、またステージIVの出力側の最終段
も加減算のみのシンプルな形であり簡略化は困難であ
る。これに対し、ステージII、III、IVはバタフライ演
算部を有し構造が複雑であるばかりかステージIVのｅｖ
ｅｎ（偶数）側にはタイミング合わせのＦＦが存在す
る。特に、ｏｄｄ（奇数）側のステージII、III、IVに
は２段のバタフライ演算部が存在し、このｏｄｄ側のバ
タフライ演算部を簡略化することによってデータ変換演
算装置５０全体の演算実行速度を向上させることができ
る。本実施例では、データ変換演算装置５０のｏｄｄ側
に前記基本原理（II）の考え方を適用する。
【０１１２】図８はデータ圧縮伸張装置のデータ圧縮時
のデータ変換演算装置５０の回路構成図であり、前記図
５に示すデータ圧縮時のデータ変換演算装置５０と同じ
ものである。また、図１４は７bitデータが入力された
場合のデータ変換演算装置５０の入力から出力までのタ
イミングチャートである。図８において、構造を簡略化
するのが困難なデータ変換演算装置５０のｏｄｄ側に着
目し、同図破線に示すようにデータ変換演算装置５０の
ｏｄｄ側のステージII、III及びステージIVのバタフラ
イ演算部を一纏めにし、この部分に前記基本原理（II）
の考え方を適用して簡略化する。
【０１１３】図９は前記基本原理（II）に基づくデータ
圧縮伸張装置のデータ圧縮時のデータ変換演算装置１１
０の回路構成図であり、前記図８に示すデータ変換演算
装置５０に対応する図である。図９に示すデータ変換演
算装置１１０は、前記図８の破線内を図１１に示すよう
に構成することによってデータ変換演算装置１１０全体
の速度向上を図るようにしたものである。なお、図９及
び図１１の説明に当たり図５と同一構成部分には同一番
号を付している。
【０１１４】図９において、データ変換演算装置１１０
はＩ〜IIIの各ステージから構成され、ステージＩの演
算回路１１１はシリアル演算を実行する加算器８１ａ、
８１ｂ、８１ｃ、８１ｄと減算器８１ｅ、８１ｆ、８１
ｇ、８１ｈから構成されている。減算器８１ｅ、８１
ｆ、８１ｇ、８１ｈの出力はＤＣＴ演算式をそのままハ
ードウェア化したシリアル回路１００（図１１）に出力
される。
【０１１５】また、ステージIIの演算回路１１２は、原
理説明（Ｉ）で述べたシリアル演算を、原理説明（II）
で述べたＤＣＴ演算式をそのままハードウェア化したシ
リアル回路上で実行するものであり、ｅｖｅｎ側は係数
を簡単な整数比に近似してＤＣＴシリアル演算を行なう
シリアル演算器１１２ａ〜１１２ｄから構成され、ｏｄ
ｄ側はＤＣＴ演算式をそのままハードウェア化したシリ
アル回路１００（図１１）から構成されている。
【０１１６】また、上記シリアル演算器１１２ａ〜１１
２ｄの前段は、ＤＣＴシリアル演算を行なうシリアル演
算器８２ａ〜８２ｄと、これら演算器８２ａ〜８２ｄの
出力をバタフライ演算により加減算する加減算器８３ａ
〜８３ｄにより構成され、前記図５のｅｖｅｎ側のステ
ージIIとステージIIIを合わせたものに相当する。ここ
で、上記演算器８２ａは、加算器８１ａの出力と加算器
８１ｄの出力とを加算する加算器８２ａ1、この加算器
８２ａ1の出力をシフトする３個のフリップフロップ
（ＦＦ）からなるシフタ８２ａ2から構成され、また、
上記演算器８２ｂは、加算器８１ｂの出力と加算器８１
ｃの出力とを加算する加算器８２ｂ1、この加算器８２
ｂ1の出力をシフトする３個のフリップフロップ（Ｆ
Ｆ）からなるシフタ８２ｂ2から構成されている。ま
た、上記演算器８２ｃは、加算器８１ｂの出力から加算
器８１ｃの出力を減算する減算器８２ｃ1、この減算器
８２ｃ1の出力をシフトする３個のフリップフロップか
らなるシフタ８２ｃ2、このシフタ８２ｃ2の第１番目の
フリップフロップの出力とシフタ８２ｃ2の出力を加算
する加算器８２ｃ3、シフタ８２ｃ2の第２番目のフリッ
プフロップの出力と加算器８２ｃ3の出力を加算する加
算器８２ｃ4から構成されている。同様に、上記演算器
８２ｄは、加算器８１ａの出力から加算器８１ｄの出力
を減算する減算器８２ｄ1、この減算器８２ｄ1の出力を
シフトする３個のフリップフロップからなるシフタ８２
ｄ2、このシフタ８２ｄ2の第１番目のフリップフロップ
の出力とシフタ８２ｄ2の出力を加算する加算器８２ｄ
3、シフタ８２ｄ2の第２番目のフリップフロップの出力
と加算器８２ｄ3の出力を加算する加算器８２ｄ4から構
成されている。また、上記シリアル演算器１１２ａ〜１
１２ｄの後段は、原理説明（Ｉ）で述べたシリアル演算
を実行するものであり、演算器８２ａの出力と演算器８
２ｂ2の出力を加算する加算器８３ａ、演算器８２ａの
出力から演算器８２ｂの出力を減算する減算器８３ｂ、
演算器８２ｃの加算器８２ｃ4の出力から演算器８２ｄ
の加算器８２ｄ3の出力を減算する減算器８３ｃ、演算
器８２ｃの加算器８２ｃ3の出力と演算器８２ｄの加算
器８２ｄ4の出力を加算する加算器８３ｄから構成され
ている。
【０１１７】また、ステージIIの演算回路１１２のｏｄ
ｄ側のシリアル回路１００の構成については図１１によ
り後述する。
【０１１８】また、ステージIIIの演算回路１１３は、
原理説明（Ｉ）で述べたシリアル演算を実行するもので
あり、係数を簡単な整数比に近似した場合のＤＣＴシリ
アル演算を行なうシリアル演算器１１３ａ〜１１３ｈか
ら構成されている。
【０１１９】ここで、上記演算器１１３ａは、加算器８
３ａの出力をシフトする３個のフリップフロップからな
るシフタ１１３ａ1、このシフタ１１３ａ1の第２番目の
フリップフロップの出力と第３番目のフリップフロップ
の出力を加算する加算器８４ａ2、加算器８４ａ2の出力
から加算器８３ａの出力を減算して出力データＦ0とし
て出力する減算器８４ａ3から構成されている。また、
上記演算器１１３ｂは、減算器８３ｂの出力をシフトす
る３個のフリップフロップからなるシフタ１１３ｂ1、
このシフタ１１３ｂ1の第２番目のフリップフロップの
出力と第３番目のフリップフロップの出力を加算する加
算器８４ｂ2、加算器８４ｂ2の出力から減算器８３ｂの
出力を減算して出力データＦ4として出力する減算器８
４ｂ3から構成されている。また、上記演算器１１３ｃ
は、減算器８３ｃの出力をシフトする２個のフリップフ
ロップからなるシフタ１１３ｃ1、このシフタ１１３ｃ1
の第２番目のフリップフロップの出力と減算器８３ｃの
出力を加算して出力データＦ6として出力する加算器８
４ｃ2から構成されている。また、上記演算器１１３ｄ
は、加算器８３ｄの出力をシフトする２個のフリップフ
ロップからなるシフタ１１３ｄ1、このシフタ１１３ｄ1
の第２番目のフリップフロップの出力と加算器８３ｄの
出力を加算して出力データＦ2として出力する加算器８
４ｄ2から構成されている。
【０１２０】また、上記演算器１１３ｅは、シリアル回
路１００の出力ｘ0をシフトする２個のフリップフロッ
プからなるシフタ８４ｅ4、このシフタ８４ｅ4の出力か
ら減算器８４ｅ3の出力を減算して出力データＦ7として
出力する減算器８４ｅ5から構成され、上記演算器１１
３ｆは、シリアル回路１００の出力ｘ1をシフトする２
個のフリップフロップからなるシフタ８４ｆ4、減算器
８４ｆ3の出力からシフタ８４ｆ4の出力を減算して出力
データＦ3として出力する減算器８４ｆ5から構成されて
いる。また、上記演算器１１３ｇは、シリアル回路１０
０の出力ｘ2をシフトする２個のフリップフロップから
なるシフタ８４ｇ4、シフタ８４ｇ4の出力から加算器８
４ｇ3の出力を減算して出力データＦ5として出力する減
算器８４ｇ5から構成され、上記演算器１１３ｈは、シ
リアル回路１００の出力ｘ3をシフトする２個のフリッ
プフロップからなるシフタ８４ｈ4、加算器８４ｈ3の出
力からシフタ８４ｈ4の出力を減算して出力データＦ1と
して出力する減算器８４ｈ5から構成されている。
【０１２１】このように、ステージIIIのｅｖｅｎ側の
シリアル演算器１１３ａ〜１１３ｄは、前記図５のステ
ージIVのシリアル演算器８４ａ〜８４ｄのシフタ８４ａ
1〜８４ｄ1から３段のフリップフロップ（ＦＦ）を取り
去った構成となっており、また、テージIIIのｏｄｄ側
のシリアル演算器１１３ｅ〜１１３ｈは、前記図５のス
テージIVの演算器８４ｅ〜８４ｈからバタフライ演算部
分（例えば、演算器８４ｅにおいては、シフタ８４ｅ
1、加算器８４ｅ2及び減算器８４ｅ3、演算器８４ｆに
おいては、シフタ８４ｆ1、加算器８４ｆ2及び減算器８
４ｆ3、演算器８４ｇにおいては、シフタ８４ｇ1、加算
器８４ｇ2及び加算器８４ｇ3、演算器８４ｈにおいて
は、シフタ８４ｈ1、加算器８４ｈ2及び加算器８４ｈ
3）を取り去った構成となっている。
【０１２２】図１０は前記基本原理（II）に基づくデー
タ圧縮伸張装置のデータ伸張時のデータ変換演算装置１
２０の回路構成図であり、前記図６に示すデータ伸張時
のデータ変換演算装置５０に対応する図である。図１０
に示すデータ変換演算装置１２０は、上述したデータ圧
縮時のデータ変換演算装置１１０の場合と同様に前記図
６のｏｄｄ側のステージII、III及びステージIVのバタ
フライ演算部を一纏めにし、この部分に前記基本原理
（II）の考え方を適用して簡略化して全体の速度向上を
図るようにしたものである。なお、図１０及び図１１の
説明に当たり図６と同一構成部分には同一番号を付して
いる。
【０１２３】図１０において、データ変換演算装置１２
０はＩ〜IIIの各ステージから構成される。ステージIII
の演算回路１２３は、原理説明（Ｉ）で述べたシリアル
演算を実行するものであり、係数を簡単な整数比に近似
した場合の逆ＤＣＴシリアル演算を行なうシリアル演算
器１２３ａ〜１２３ｈから構成されている。ここで、上
記演算器１２３ａは、逆変換の入力データＦ0をシフト
する３個のフリップフロップ（ＦＦ）からなるシフタ９
４ａ1、このシフタ９４ａ1の第２番目のフリップフロッ
プの出力と第３番目のフリップフロップの出力を加算す
る加算器９４ａ2、加算器９４ａ2の出力から入力データ
Ｆ0を減算する減算器９４ａ3から構成されている。ま
た、上記演算器１２３ｂは、逆変換の入力データＦ4を
シフトする３個のフリップフロップからなるシフタ９４
ｂ1、このシフタ９４ｂ1の第２番目のフリップフロップ
の出力と第３番目のフリップフロップの出力を加算する
加算器９４ｂ2、加算器９４ｂ2の出力から入力データＦ
4を減算する減算器９４ｂ3から構成されている。また、
上記演算器１２３ｃは、逆変換の入力データＦ6をシフ
トする２個のフリップフロップからなるシフタ９４ｃ
1、このシフタ９４ｃ1の出力と入力データＦ6の出力を
加算する加算器９４ｃ2、この加算器９４ｃ2の出力をシ
フトする２個のフリップフロップからなるシフタ９４ｃ
3、このシフタ９４ｃ3の出力と加算器９４ｃ2の出力を
加算する加算器９４ｃ4、この加算器９４ｃ4の出力とシ
フタ９４ｃ4の第１番目のフリップフロップの出力を加
算する加算器９４ｃ5から構成されている。また、上記
演算器１２３ｄは、逆変換の入力データＦ2をシフトす
る２個のフリップフロップからなるシフタ９４ｄ1、こ
のシフタ９４ｄ1の出力と入力データＦ2の出力を加算す
る加算器９４ｄ2、この加算器９４ｄ2の出力をシフトす
る２個のフリップフロップからなるシフタ９４ｄ3、こ
のシフタ９４ｄ3の出力と加算器９４ｄ2の出力を加算す
る加算器９４ｄ4、この加算器９４ｄ4の出力とシフタ９
４ｄ4の第１番目のフリップフロップの出力を加算する
加算器９４ｄ5から構成されている。
【０１２４】また、上記演算器１２３ｅは、逆変換の入
力データＦ7をシフトする２個のフリップフロップから
なるシフタ９４ｅ1、このシフタ９４ｅ1の出力から入力
データＦ7を減算してシリアル回路１００の入力ｂ2に出
力する減算器９４ｅ2から構成され、上記演算器１２３
ｆは、逆変換の入力データＦ3をシフトする２個のフリ
ップフロップからなるシフタ８４ｆ1、このシフタ８４
ｆ1の出力から入力データＦ3を減算してシリアル回路１
００の入力ｂ1に出力する減算器８４ｆ2から構成されて
いる。また、上記演算器１２３ｇは、逆変換の入力デー
タＦ5をシフトする２個のフリップフロップからなるシ
フタ９４ｇ1、シフタ９４ｇ1の出力から入力データＦ5
を減算してシリアル回路１００の入力ｂ0に出力する減
算器９４ｇ2から構成され、上記演算器１２３ｈは、逆
変換の入力データＦ1をシフトする２個のフリップフロ
ップからなるシフタ９４ｈ1、シフタ９４ｈ1の出力から
入力データＦ1を減算してシリアル回路１００の入力ｂ3
に出力する減算器９４ｈ2から構成されている。
【０１２５】また、ステージIIの演算回路１２２は、原
理説明（Ｉ）で述べたシリアル演算を、原理説明（II）
で述べたＤＣＴ演算式をそのままハードウェア化したシ
リアル回路上で実行するものであり、ｅｖｅｎ側は係数
を簡単な整数比に近似してＤＣＴシリアル演算を行なう
シリアル演算器１２２ａ〜１２２ｄから構成され、ｏｄ
ｄ側はＤＣＴ演算式をそのままハードウェア化したシリ
アル回路１００（図１１）から構成されている。また、
ステージIIの演算回路１２２は、前記図５のｅｖｅｎ側
のステージIIIとステージIIの一部を合わせたものに相
当する。
【０１２６】ここで、上記演算器１２２ａは、減算器９
４ａ3の出力と減算器９４ｂ3の出力とを加算する加算器
９３ａ1、この加算器９３ａ1の出力をシフトする３個の
フリップフロップからなるシフタ９３ａ2、シフタ９３
ａ2の出力とシフタ１２２ｂ1の出力とを加算する加算器
９２ａ1から構成されている。また、上記演算器１２２
ｂは、加算器９４ｃ4の出力と加算器９４ｄ5の出力とを
加算する加算器９３ｂ1、この加算器９３ｂ1の出力をシ
フトする３個のフリップフロップからなるシフタ１２２
ｂ1、シフタ９３ａ2の出力からシフタ１２２ｂ1の出力
を減算する減算器９２ｂ1から構成されている。
【０１２７】また、上記演算器１２２ｃは、加算器９４
ｄ4の出力から加算器９４ｃ5の出力を減算する減算器９
３ｃ1、この減算器９３ｃ1の出力をシフトする３個のフ
リップフロップからなるシフタ１２２ｃ1、このシフタ
１２２ｃ1の第１番目のフリップフロップの出力とシフ
タ１２２ｃ1の出力を加算する加算器１２２ｃ2、シフタ
１２２ｃ1の第２番目のフリップフロップの出力が入力
される加算器１２２ｃ3、シフタ１２２ｄ1の出力からシ
フタ１２２ｃ1の第１番目のフリップフロップの出力を
減算する減算器９２ｃ1から構成されている。また、上
記演算器１２２ｄは、減算器９４ａ3の出力から加算器
９４ｂ3の出力を減算する減算器９３ｄ1、この減算器９
３ｄ1の出力をシフトする３個のフリップフロップから
なるシフタ１２２ｄ1、このシフタ１２２ｄ1の第１番目
のフリップフロップの出力とシフタ１２２ｄ1の出力を
加算する加算器１２２ｄ2、シフタ１２２ｄ1の第２番目
のフリップフロップの出力が入力される加算器１２２ｃ
3、シフタ１２２ｃ1の第１番目のフリップフロップの出
力とシフタ１２２ｄ1の出力を加算する加算器９２ｄ1か
ら構成されている。なお、上記演算器１２２ｃの加算器
１２２ｃ2及び加算器１２２ｃ3、上記演算器１２２ｄの
加算器１２２ｄ2及び加算器１２２ｄ3は、データ伸張時
には使用しないが図９に示すデータ圧縮時には使用する
ため図９の演算器１１２ｃ、１１２ｄと同一回路に構成
し、中間出力を取り出すことによって図６のシリアル演
算を行なう。
【０１２８】また、ステージIIの演算回路１２２のｏｄ
ｄ側のシリアル回路１００の構成については図１１によ
り後述する。
【０１２９】また、ステージＩの演算回路１２１は上述
したシリアル演算を実行して逆変換の出力データｆ0〜
ｆ7を出力するものであり、シリアル回路１００の出力
ｘ3と加算器９２ａ1の出力を加算して出力データｆ0と
して出力する加算器９１ａ、シリアル回路１００の出力
ｘ0と減算器９２ｂ1の出力を加算して出力データｆ3と
して出力する加算器９１ｂ、シリアル回路１００の出力
ｘ2と減算器９２ｃ1の出力を加算して出力データｆ2と
して出力する加算器９１ｃ、シリアル回路１００の出力
ｘ1と加算器９２ｄ1の出力を加算して出力データｆ1と
して出力する９１ｄ、加算器９２ｄ1の出力からシリア
ル回路１００の出力ｘ1を減算して出力データｆ6として
出力する減算器９１ｅ、減算器９２ｃ1の出力からシリ
アル回路１００の出力ｘ2を減算して出力データｆ5とし
て出力する減算器９１ｆ、減算器９２ｂ1の出力からシ
リアル回路１００の出力ｘ0を減算して出力データｆ4と
して出力する減算器９１ｇ、加算器９２ａ1の出力から
シリアル回路１００の出力ｘ3を減算して出力データｆ7
として出力する減算器９１ｈから構成されている。
【０１３０】このように、ステージIIのｅｖｅｎ側のシ
リアル演算器１２２ａ〜１２２ｄは、前記図６のステー
ジIIのシリアル演算器９２ａ〜９２ｄのシフタ９２ａ1
〜９２ｄ1から３段のフリップフロップ（ＦＦ）を取り
去った構成となっている。
【０１３１】図１１はＤＣＴ演算式をそのままハードウ
ェア化したシリアル回路１００の回路構成図である。シ
リアル回路１００は、前述したように前記図８の破線に
示す部分及び前記図６に示すステージII、IIIのｏｄｄ
側のシリアル回路部分に前記基本原理（II）の考え方を
適用することにより構成されている。
【０１３２】図８の破線内の演算について、入力をｂ0
〜ｂ3、出力をｘ0〜ｘ3とすると、シリアル回路１００
は、ＤＣＴ演算式を展開して得られた各入力ｂ0〜ｂ3に
共通な係数を２のべきにある数値をかけた形で表現した
場合の該数値の部分を作成する前段のシリアル回路１０
１と、このシリアル回路１０１により計算された係数出
力に対して出力方向（ＤＣＴ演算式の横方向）に符号分
を含めた加減算を行なって出力ｘ0〜ｘ3として出力する
後段のシリアル回路１０２により構成されている。すな
わち、上記シリアル回路１０１は、入力ｂ0について各
入力ｂ0〜ｂ3に共通な係数（本実施例では、１７、８
５、４８、７２）を２のべきにある数値（本実施例で
は、２、４２、６、１８）をかけた形で表現した場合に
該数値の部分を作成するシリアル演算器１０１ｅ、入力
ｂ1について各入力ｂ0〜ｂ3に共通な係数を２のべきに
ある数値をかけた形で表現した場合に該数値の部分を作
成するシリアル演算器１０１ｆ、入力ｂ2について各入
力ｂ0〜ｂ3に共通な係数を２のべきにある数値をかけた
形で表現した場合に該数値の部分を作成するシリアル演
算器１０１ｇ、入力ｂ3について各入力ｂ0〜ｂ3に共通
な係数を２のべきにある数値をかけた形で表現した場合
に該数値の部分を作成するシリアル演算器１０１ｈから
構成されている。
【０１３３】具体的には、シリアル演算器１０１ｅは、
入力ｂ0をシフトする３個のフリップフロップからなる
シフタ１０１ｅ1、入力ｂ0とシフタ１０１ｅ1の第１番
目のフリップフロップの出力を加算して出力する加算器
１０１ｅ2、入力ｂ0とシフタ１０１ｅ1の出力を加算し
て出力する加算器１０１ｅ3、シフタ１０１ｅ1の第１番
目のフリップフロップの出力とシフタ１０１ｅ1の出力
を加算して出力する加算器１０１ｅ4、入力ｂ0と加算器
１０１ｅ4の出力を加算して出力する加算器１０１ｅ5か
ら構成されている。同様に、シリアル演算器１０１ｆ
は、入力ｂ1をシフトする３個のフリップフロップから
なるシフタ１０１ｆ1、入力ｂ1とシフタ１０１ｆ1の第
１番目のフリップフロップの出力を加算して出力する加
算器１０１ｆ2、入力ｂ1とシフタ１０１ｆ1の出力を加
算して出力する加算器１０１ｆ3、シフタ１０１ｆ1の第
１番目のフリップフロップの出力とシフタ１０１ｆ1の
出力を加算して出力する加算器１０１ｆ4、入力ｂ1と加
算器１０１ｆ4の出力を加算して出力する加算器１０１
ｆ5から構成されている。また、シリアル演算器１０１
ｇは、入力ｂ2をシフトする３個のフリップフロップか
らなるシフタ１０１ｇ1、入力ｂ2とシフタ１０１ｇ1の
第１番目のフリップフロップの出力を加算して出力する
加算器１０１ｇ2、入力ｂ2とシフタ１０１ｇ1の出力を
加算して出力する加算器１０１ｇ3、シフタ１０１ｇ1の
第１番目のフリップフロップの出力とシフタ１０１ｇ1
の出力を加算して出力する加算器１０１ｇ4、入力ｂ2と
加算器１０１ｇ4の出力を加算して出力する加算器１０
１ｇ5から構成されている。また、シリアル演算器１０
１ｈは、入力ｂ3をシフトする３個のフリップフロップ
からなるシフタ１０１ｅ1、入力ｂ3とシフタ１０１ｈ1
の第１番目のフリップフロップの出力を加算して出力す
る加算器１０１ｈ2、入力ｂ3とシフタ１０１ｈ1の出力
を加算して出力する加算器１０１ｈ3、シフタ１０１ｈ1
の第１番目のフリップフロップの出力とシフタ１０１ｈ
1の出力を加算して出力する加算器１０１ｈ4、入力ｂ3
と加算器１０１ｈ4の出力を加算して出力する加算器１
０１ｈ5から構成されている。
【０１３４】また、上記シリアル回路１０２は、シリア
ル演算器１０１ｅ〜１０１ｈにより計算された係数出力
に対して出力方向に符号分を含めた加減算を順次行なっ
て出力ｘ3〜ｘ0として出力するシリアル演算器１０２ｅ
〜１０２ｈにより構成されている。すなわち、上記シリ
アル演算器１０２ｅは、シリアル演算器１０１ｆの加算
器１０１ｆ2の出力とシリアル演算器１０１ｅのシフタ
１０１ｅ1の第１番目のフリップフロップの出力を加算
する加算器１０２ｅ1、この加算器１０２ｅ1の出力とシ
リアル演算器１０１ｇの加算器１０１ｇ3の出力を加算
する加算器１０２ｅ2、この加算器１０２ｅ2の出力とシ
リアル演算器１０１ｈの加算器１０１ｈ5の出力を加算
する加算器１０２ｅ3、この加算器１０２ｅ3の出力と入
力ｂ3を加算する加算器１０２ｅ4、この加算器１０２ｅ
4の出力とシリアル演算器１０１ｅのシフタ１０１ｅ1の
第１番目のフリップフロップの出力を加算して出力ｘ3
として出力する加算器１０２ｅ5から構成されている。
また、上記シリアル演算器１０２ｆは、シリアル演算器
１０１ｈの加算器１０１ｈ2の出力からシリアル演算器
１０１ｆのシフタ１０１ｆ1の第１番目のフリップフロ
ップの出力を減算する減算器１０２ｆ1、この減算器１
０２ｆ1の出力とシリアル演算器１０１ｅの加算器１０
１ｅ3の出力を加算する加算器１０２ｆ2、この加算器１
０２ｆ2の出力とシリアル演算器１０１ｇの加算器１０
１ｇ5の出力を加算する加算器１０２ｆ3、この加算器１
０２ｆ3の出力と入力ｂ2を加算する加算器１０２ｆ4、
この加算器１０２ｆ4の出力からシリアル演算器１０１
ｆのシフタ１０１ｆ1の第１番目のフリップフロップの
出力を減算して出力ｘ2として出力する減算器１０２ｆ5
から構成されている。また、上記シリアル演算器１０２
ｇは、シリアル演算器１０１ｅの加算器１０１ｅ2の出
力とシリアル演算器１０１ｇのシフタ１０１ｇ1の第１
番目のフリップフロップの出力を加算する加算器１０２
ｇ1、シリアル演算器１０１ｈの加算器１０１ｈ3の出力
から加算器１０２ｇ1の出力を減算する減算器１０２ｇ
2、この減算器１０２ｇ2の出力からシリアル演算器１０
１ｆの加算器１０１ｆ5の出力を減算する減算器１０２
ｇ3、この減算器１０２ｇ3の出力から入力ｂ1を減算す
る減算器１０２ｇ4、この減算器１０２ｇ4の出力からシ
リアル演算器１０１ｇのシフタ１０１ｇ1の第１番目の
フリップフロップの出力を減算して出力ｘ1として出力
する減算器１０２ｇ5から構成されている。また、上記
シリアル演算器１０２ｈは、シリアル演算器１０１ｈの
シフタ１０１ｈ1の第１番目のフリップフロップの出力
からシリアル演算器１０１ｇの加算器１０１ｇ2の出力
を減算する減算器１０２ｈ1、この減算器１０２ｈ1の出
力とシリアル演算器１０１ｆの加算器１０１ｆ3の出力
を加算する加算器１０２ｈ2、この加算器１０２ｈ2の出
力からシリアル演算器１０１ｅの加算器１０１ｅ5の出
力を減算する減算器１０２ｈ3、この減算器１０２ｈ3の
出力から入力ｂ0を減算する減算器１０２ｈ4、この減算
器１０２ｈ4の出力とシリアル演算器１０１ｈのシフタ
１０１ｈ1の第１番目のフリップフロップの出力を加算
して出力ｘ0として出力する加算器１０２ｈ5から構成さ
れている。
【０１３５】図１２は、上記シリアル回路１００を含ん
で構成されたデータ圧縮時のデータ変換演算装置１１０
及びデータ伸張時のデータ変換演算装置１２０のブロッ
ク図である。
【０１３６】図１２において、データ変換演算装置１１
０、１２０は、上記ステージＩ１１１，１２１、ステー
ジII１１２，１２２、ステージIII１１３，１２３と、
各ステージをデータ圧縮時には図９のように、またデー
タ伸張時には図１０のように接続するバスの切り換えを
行なうバスセレクタ１３１〜１３４とから構成される。
データ変換演算装置１１０、１２０は制御装置５２（図
３）からのバス切換え信号によりバスセレクタ１３１〜
１３４を切り換えて各ステージの接続状態を切換え、圧
縮伸張両方のデータ変換演算を可能にする。
【０１３７】次に、図１５〜図２３により前記基本原理
（III）に基づくデータ圧縮伸張装置の構成を説明す
る。
【０１３８】図１５は前記基本原理（III）に基づくデ
ータ圧縮伸張装置のデータ圧縮時のデータ変換演算装置
１４０の回路構成図であり、前記図９の基本原理（II）
に基づくデータ圧縮時のデータ変換演算装置１１０に、
さらに前記基本原理（III）の考え方を適用した例であ
る。また、図１７はデータ変換演算装置１４０のステー
ジIIのｏｄｄ側のシリアル回路１６０の回路構成図であ
り、前記図１１のシリアル回路１００に、前記基本原理
（III）の考え方を適用した例である。なお、図１５及
び図１７の説明に当たり図９及び図１１と同一構成部分
には同一番号を付している。
【０１３９】図１５において、データ変換演算装置１４
０はＩ〜IIIの各ステージから構成され、ステージＩの
演算回路１４１はシリアル演算を実行する加算器８１
ａ、８１ｂ、８１ｃ、８１ｄと減算器８１ｅ、８１ｆ、
８１ｇ、８１ｈから構成されている。減算器８１ｅ、８
１ｆ、８１ｇ、８１ｈの出力はＤＣＴ演算式をそのまま
ハードウェア化するとともに、複数段の加減算を一度に
行なうシリアル回路１６０（図１７）に出力される。
【０１４０】また、ステージIIの演算回路１４２は、原
理説明（Ｉ）で述べたシリアル演算及び原理説明（II）
で述べたＤＣＴ演算式をそのままハードウェア化したシ
リアル回路を基に、原理説明（III）で述べた考え方に
従って複数段の加減算を一度に行なうシリアル回路を構
成し、このように構成したシリアル回路上でデータ変換
演算を実行するものである。ここで、ｅｖｅｎ側は係数
を簡単な整数比に近似してＤＣＴシリアル演算を行なう
とともに、フリップフロップ（ＦＦ）を有しないアダー
（サブトラクタ）を含んで構成されたシリアル演算器１
４２ａ〜１４２ｄから構成され、ｏｄｄ側もＤＣＴ演算
式をそのままハードウェア化したシリアル回路を基に、
原理説明（III）で述べた複数段の加減算を一度に行な
うシリアル回路１６０（図１７）から構成されている。
【０１４１】また、上記シリアル演算器１４２ａ〜１４
２ｄは、ＤＣＴシリアル演算を行なうシリアル演算器８
２ａ〜８２ｄと、これら演算器８２ａ〜８２ｄの出力を
バタフライ演算により加減算する内部にフリップフロッ
プ（ＦＦ）を有しない加減算器１４２ａ2〜１４２ｄ2に
より構成され、前記図９のｅｖｅｎ側のステージIIに相
当する。ここで、上記演算器１４２ａは、加算器８１ａ
の出力と加算器８１ｄの出力とを加算する加算器８２ａ
1、この加算器８２ａ1の出力をシフトする２個のフリッ
プフロップ（ＦＦ）からなるシフタ１２４ａ1、シフタ
１４２ｂ1の出力とシフタ１４２ａ1の出力を加算する内
部にフリップフロップ（ＦＦ）を有しない加算器１４２
ａ2から構成されている。また、上記演算器１２４ｂ
は、加算器８１ｂの出力と加算器８１ｃの出力とを加算
する加算器８２ｂ1、この加算器８２ｂ1の出力をシフト
する２個のフリップフロップ（ＦＦ）からなるシフタ１
４２ｂ1、シフタ１４２ａ1の出力からシフタ１４２ｂ1
の出力を減算するフリップフロップ（ＦＦ）を有しない
減算器１４２ｂ2から構成されている。
【０１４２】また、上記演算器１４２ｃは、加算器８１
ｂの出力から加算器８１ｃの出力を減算する減算器８２
ｃ1、この減算器８２ｃ1の出力をシフトする２個のフリ
ップフロップからなるシフタ１４２ｃ1、この減算器８
２ｃ1の出力とシフタ１４２ｃ1の出力を加算する加算器
８２ｃ3、シフタ１４２ｃ1の第１番目のフリップフロッ
プの出力と加算器８２ｃ3の出力を加算する加算器８２
ｃ4、演算器１４２ｄの加算器８２ｄ3の出力から演算器
１４２ｃの加算器８２ｃ4の出力を減算する内部にフリ
ップフロップ（ＦＦ）を有しない減算器１４２ｃ2から
構成されている。同様に、上記演算器１４２ｄは、加算
器８１ａの出力から加算器８１ｄの出力を減算する減算
器８２ｄ1、この減算器８２ｄ1の出力をシフトする２個
のフリップフロップからなるシフタ１４２ｄ1、このシ
フタ１４２ｄ1の出力と減算器８２ｄ1の出力を加算する
加算器８２ｄ3、この加算器８２ｄ3の出力とシフタ８２
ｄ2の第１番目のフリップフロップの出力を加算する加
算器８２ｄ4、演算器１４２ｃの加算器８２ｃ3の出力と
加算器８２ｄ4の出力を加算する内部にフリップフロッ
プ（ＦＦ）を有しない加算器１４２ｄ2から構成されて
いる。
【０１４３】また、ステージIIの演算回路１４２のｏｄ
ｄ側のシリアル回路１６０の構成については図１７によ
り後述する。
【０１４４】ここで、図１８及び図１９は図１５中の加
算器１４２ａ2、加算器１４２ｄ2、減算器１４２ｂ2、
減算器１４２ｃ2の構造を示す図であり、図１８は、前
記図４６に示した加算（ａ＋ｂ）を行なう１タイムディ
レイユニットフルアダー（内部Carry Type）２２から遅
延用のフリップフロップ（ＦＦ）を除去したアダー（内
部Carry Type）を、図１９は、前記図４７に示した減算
（ａ−ｂ）を行なう１タイムディレイユニットフルサブ
トラクタ（内部Borrow type）２３から遅延用のフリッ
プフロップ（ＦＦ）を除去したサブトラクタ（内部Borr
ow type）をそれぞれ示している。
【０１４５】また、ステージIIIの演算回路１４３は、
原理説明（Ｉ）で述べたシリアル演算を実行するもので
あり、係数を簡単な整数比に近似した場合のＤＣＴシリ
アル演算を行なうシリアル演算器１４３ａ〜１４３ｈか
ら構成されている。
【０１４６】ここで、上記演算器１４３ａは、加算器１
４２ａ2の出力をシフトする３個のフリップフロップか
らなるシフタ１１３ａ1、このシフタ１１３ａ1の第２番
目のフリップフロップの出力と第３番目のフリップフロ
ップの出力を加算する加算器８４ａ2、加算器８４ａ2の
出力から加算器８３ａの出力を減算して出力データＦ0
として出力する減算器８４ａ3から構成されている。ま
た、上記演算器１４３ｂは、減算器１４２ｂ2の出力を
シフトする３個のフリップフロップからなるシフタ１１
３ｂ1、このシフタ１１３ｂ1の第２番目のフリップフロ
ップの出力と第３番目のフリップフロップの出力を加算
する加算器８４ｂ2、加算器８４ｂ2の出力から減算器８
３ｂの出力を減算して出力データＦ4として出力する減
算器８４ｂ3から構成されている。
【０１４７】また、上記演算器１４３ｃは、減算器１４
２ｃ2の出力をシフトする２個のフリップフロップから
なるシフタ１１３ｃ1、このシフタ１１３ｃ1の出力と減
算器１４２ｃ2の出力を加算する加算器８４ｃ2、この加
算器８４ｃ2の出力をシフトする２個のフリップフロッ
プからなるシフタ１４３ｃ1、このシフタ１４３ｃ1の出
力と加算器８４ｃ2の出力を加算する加算器１４３ｃ2、
この加算器１４３ｃ24の出力とシフタ１４３ｃ1の第１
番目のフリップフロップの出力を加算する加算器１４３
ｃ3から構成されている。また、上記演算器１４３ｃ
は、加算器１４２ｄ2の出力をシフトする２個のフリッ
プフロップからなるシフタ１１３ｄ1、このシフタ１１
３ｄ1の出力と加算器１４２ｄ2の出力を加算する加算器
８４ｄ2、この加算器８４ｄ2の出力をシフトする２個の
フリップフロップからなるシフタ１４３ｄ1、このシフ
タ１４３ｄ1の出力と加算器８４ｄ2の出力を加算する加
算器１４３ｄ2、この加算器１４３ｄ2の出力とシフタ１
４３ｄ1の第１番目のフリップフロップの出力を加算す
る加算器１４３ｄ3から構成されている。また、上記加
算器８４ｃ2の出力は出力データＦ6として出力され、上
記加算器８４ｄ2の出力は出力データＦ2として出力され
る。なお、上記演算器１４３ｃの加算器１４３ｃ2及び
加算器１４３ｃ3、上記演算器１４３ｄの加算器１４３
ｄ2及び加算器１４３ｄ3は、データ圧縮時には使用しな
いが図１６に示すデータ伸張時には使用するため図１６
の演算器１５３ｃ、１５３ｄと同一回路に構成し、中間
出力を取り出すことによって図１５のシリアル演算を行
なう。
【０１４８】また、上記演算器１４３ｅは、シリアル回
路１６０の出力Ｏ7をシフトする２個のフリップフロッ
プからなるシフタ８４ｅ4、このシフタ８４ｅ4の出力か
ら減算器８４ｅ3の出力を減算して出力データＦ7として
出力する減算器８４ｅ5から構成され、上記演算器１４
３ｆは、シリアル回路１６０の出力Ｏ3をシフトする２
個のフリップフロップからなるシフタ８４ｆ4、減算器
８４ｆ3の出力からシフタ８４ｆ4の出力を減算して出力
データＦ3として出力する減算器８４ｆ5から構成されて
いる。また、上記演算器１４３ｇは、シリアル回路１６
０の出力Ｏ5をシフトする２個のフリップフロップから
なるシフタ８４ｇ4、シフタ８４ｇ4の出力から加算器８
４ｇ3の出力を減算して出力データＦ5として出力する減
算器８４ｇ5から構成され、上記演算器１４３ｈは、シ
リアル回路１６０の出力Ｏ1をシフトする２個のフリッ
プフロップからなるシフタ８４ｈ4、加算器８４ｈ3の出
力からシフタ８４ｈ4の出力を減算して出力データＦ1と
して出力する減算器８４ｈ5から構成されている。
【０１４９】このように、データ変換演算装置１４０の
ステージIIのｅｖｅｎ側のシリアル演算器１４２ａ〜１
４２ｄは、前記図９のステージIIのシリアル演算器１１
２ａ〜１１２ｄの各シフタ８２ａ2、８２ｂ2、８２ｃ
2、８２ｄ2からフリップフロップ（ＦＦ）を更に１段取
り去った構成となっており、また、ステージIIのｅｖｅ
ｎ側のシリアル演算器１４２ａ〜１４２ｄの加算器１４
２ａ2、加算器１４２ｄ2、減算器１４２ｂ2、減算器１
４２ｃ2は遅延用のフリップフロップ（ＦＦ）を有しな
い構造のものであるためこの点においてもクロック数を
少なくすることができる。また、ステージIIIのｅｖｅ
ｎ側のシリアル演算器１４３ａ〜１４３ｄは、前記図９
のステージIIIのｅｖｅｎ側のシリアル演算器１１３ａ
〜１１３ｄに対応した構成となっており、また、ステー
ジIIIのｏｄｄ側のシリアル演算器１４３ｅ〜１４３ｈ
は、図１７のシリアル回路１６０の出力Ｏ7、Ｏ3、Ｏ
5、Ｏ1をシリアル演算する構成となっている。
【０１５０】図１６は前記基本原理（III）に基づくデ
ータ圧縮伸張装置のデータ伸張時のデータ変換演算装置
１５０の回路構成図であり、前記図１０の基本原理（I
I）に基づくデータ伸張時のデータ変換演算装置１２０
に、さらに前記基本原理（III）の考え方を適用した例
である。また、図１７はデータ変換演算装置１５０のス
テージIIのｏｄｄ側のシリアル回路１６０の回路構成図
であり、前記データ変換演算装置１４０のステージIIの
ｏｄｄ側のシリアル回路１６０と同一のものである。な
お、図１６及び図１７の説明に当たり図１０及び図１１
と同一構成部分には同一番号を付している。
【０１５１】図１６において、データ変換演算装置１５
０はＩ〜IIIの各ステージから構成される。ステージIII
の演算回路１５３は、原理説明（Ｉ）で述べたシリアル
演算を実行するものであり、係数を簡単な整数比に近似
した場合の逆ＤＣＴシリアル演算を行なうシリアル演算
器１５３ａ〜１５３ｈから構成されている。ここで、上
記演算器１５３ａは、逆変換の入力データＦ0をシフト
する３個のフリップフロップ（ＦＦ）からなるシフタ９
４ａ1、このシフタ９４ａ1の第２番目のフリップフロッ
プの出力と第３番目のフリップフロップの出力を加算す
る加算器９４ａ2、加算器９４ａ2の出力から入力データ
Ｆ0を減算する減算器９４ａ3から構成されている。ま
た、上記演算器１５３ｂは、逆変換の入力データＦ4を
シフトする３個のフリップフロップからなるシフタ９４
ｂ1、このシフタ９４ｂ1の第２番目のフリップフロップ
の出力と第３番目のフリップフロップの出力を加算する
加算器９４ｂ2、加算器９４ｂ2の出力から入力データＦ
4を減算する減算器９４ｂ3から構成されている。また、
上記演算器１５３ｃは、逆変換の入力データＦ6をシフ
トする２個のフリップフロップからなるシフタ９４ｃ
1、このシフタ９４ｃ1の出力と入力データＦ6の出力を
加算する加算器９４ｃ2、この加算器９４ｃ2の出力をシ
フトする２個のフリップフロップからなるシフタ９４ｃ
3、このシフタ９４ｃ3の出力と加算器９４ｃ2の出力を
加算する加算器９４ｃ4、この加算器９４ｃ4の出力とシ
フタ９４ｃ3の第１番目のフリップフロップの出力を加
算する加算器９４ｃ5から構成されている。また、上記
演算器１５３ｄは、逆変換の入力データＦ2をシフトす
る２個のフリップフロップからなるシフタ９４ｄ1、こ
のシフタ９４ｄ1の出力と入力データＦ2の出力を加算す
る加算器９４ｄ2、この加算器９４ｄ2の出力をシフトす
る２個のフリップフロップからなるシフタ９４ｄ3、こ
のシフタ９４ｄ3の出力と加算器９４ｄ2の出力を加算す
る加算器９４ｄ4、この加算器９４ｄ4の出力とシフタ９
４ｄ3の第１番目のフリップフロップの出力を加算する
加算器９４ｄ5から構成されている。
【０１５２】また、上記演算器１５３ｅは、逆変換の入
力データＦ7をシフトする２個のフリップフロップから
なるシフタ９４ｅ1、このシフタ９４ｅ1の出力から入力
データＦ7を減算してシリアル回路１６０の入力Ｃに出
力する減算器９４ｅ2から構成され、上記演算器１５３
ｆは、逆変換の入力データＦ3をシフトする２個のフリ
ップフロップからなるシフタ８４ｆ1、このシフタ８４
ｆ1の出力から入力データＦ3を減算してシリアル回路１
６０の入力Ｂに出力する減算器８４ｆ2から構成されて
いる。また、上記演算器１５３ｇは、逆変換の入力デー
タＦ5をシフトする２個のフリップフロップからなるシ
フタ９４ｇ1、シフタ９４ｇ1の出力から入力データＦ5
を減算してシリアル回路１６０の入力Ａに出力する減算
器９４ｇ2から構成され、上記演算器１５３ｈは、逆変
換の入力データＦ1をシフトする２個のフリップフロッ
プからなるシフタ９４ｈ1、シフタ９４ｈ1の出力から入
力データＦ1を減算してシリアル回路１６０の入力Ｄに
出力する減算器９４ｈ2から構成されている。
【０１５３】また、ステージIIの演算回路１５２は、原
理説明（Ｉ）で述べたシリアル演算及び原理説明（II）
で述べたＤＣＴ演算式をそのままハードウェア化したシ
リアル回路を基に、原理説明（III）で述べた考え方に
従って複数段の加減算を一度に行なうシリアル回路を構
成し、このように構成したシリアル回路上でデータ逆変
換演算を実行するものである。ｅｖｅｎ側は係数を簡単
な整数比に近似してＤＣＴシリアル演算を行なうととも
に、フリップフロップ（ＦＦ）を有しないアダー（サブ
トラクタ）を含んで構成されたシリアル演算器１５２ａ
〜１５２ｄから構成され、ｏｄｄ側もＤＣＴ演算式をそ
のままハードウェア化したシリアル回路を基に、原理説
明（III）で述べた複数段の加減算を一度に行なうシリ
アル回路１６０（図１７）から構成されている。
【０１５４】ここで、上記演算器１５２ａは、減算器９
４ａ3の出力と減算器９４ｂ3の出力とを加算する加算器
９３ａ1、この加算器９３ａ1の出力をシフトする２個の
フリップフロップからなるシフタ１５２ａ1、演算器１
５２ｂ1の加算器９３ｂ1の出力とシフタ１５２ａ1の出
力とを加算する内部にフリップフロップ（ＦＦ）を有し
ない加算器１５２ａ2から構成されている。また、上記
演算器１５２ｂは、加算器９４ｃ4の出力と加算器９４
ｄ5の出力とを加算する加算器９３ｂ1、この加算器９３
ｂ1の出力をシフトする２個のフリップフロップからな
るシフタ１５２ｂ1、シフタ１５２ａ1の出力から加算器
９３ｂ1の出力を減算する内部にフリップフロップ（Ｆ
Ｆ）を有しない減算器１５２ｂ2から構成されている。
【０１５５】また、上記演算器１５２ｃは、加算器９４
ｄ4の出力から加算器９４ｃ5の出力を減算する減算器９
３ｃ1、この減算器９３ｃ1の出力をシフトする２個のフ
リップフロップからなるシフタ１５２ｃ1、このシフタ
１５２ｃ1の出力と減算器９３ｃ1の出力を加算する加算
器１２２ｃ2、シフタ１５２ｃ1の第１番目のフリップフ
ロップの出力が入力される加算器１２２ｃ3、演算器１
５２ｄのシフタ１５２ｄ1の出力から減算器９３ｃ1の出
力を減算する内部にフリップフロップ（ＦＦ）を有しな
い減算器１５２ｃ2から構成されている。また、上記演
算器１５２ｄは、減算器９４ａ3の出力から加算器９４
ｂ3の出力を減算する減算器９３ｄ1、この減算器９３ｄ
1の出力をシフトする２個のフリップフロップからなる
シフタ１５２ｄ1、このシフタ１５２ｄ1の出力と減算器
９３ｄ1の出力を加算する加算器１２２ｄ2、シフタ１５
２ｄ1の第１番目のフリップフロップの出力が入力され
る加算器１２２ｃ3、減算器９３ｃ1の出力とシフタ１５
２ｄ1の出力を加算する内部にフリップフロップ（Ｆ
Ｆ）を有しない加算器１５２ｄ2から構成されている。
なお、上記演算器１５２ｃの加算器１２２ｃ2及び加算
器１２２ｃ3、上記演算器１５２ｄの加算器１２２ｄ2及
び加算器１２２ｄ3は、データ伸張時には使用しないが
図１５に示すデータ圧縮時には使用するため図１５の演
算器１４２ｃ、１４２ｄと同一回路に構成し、中間出力
を取り出すことによって図１５のシリアル演算を行な
う。
【０１５６】また、ステージIIの演算回路１５２のｏｄ
ｄ側のシリアル回路１６０の構成については図１７によ
り後述する。
【０１５７】また、ステージＩの演算回路１５１は上述
したシリアル演算を実行して逆変換の出力データｆ0〜
ｆ7を出力するものであり、シリアル回路１６０の出力
Ｏ1と加算器１５２ａ2の出力を加算して出力データｆ0
として出力する加算器９１ａ、シリアル回路１６０の出
力Ｏ7と減算器１５２ｂ2の出力を加算して出力データｆ
3として出力する加算器９１ｂ、シリアル回路１６０の
出力Ｏ5と減算器１５２ｃ2の出力を加算して出力データ
ｆ2として出力する加算器９１ｃ、シリアル回路１６０
の出力Ｏ3と加算器１５２ｄ2の出力を加算して出力デー
タｆ1として出力する９１ｄ、加算器１５２ｄ2の出力か
らシリアル回路１６０の出力Ｏ3を減算して出力データ
ｆ6として出力する減算器９１ｅ、減算器１５２ｃ2の出
力からシリアル回路１６０の出力Ｏ5を減算して出力デ
ータｆ5として出力する減算器９１ｆ、減算器１５２ｂ2
の出力からシリアル回路１６０の出力Ｏ7を減算して出
力データｆ4として出力する減算器９１ｇ、加算器１５
２ａ2の出力からシリアル回路１６０の出力Ｏ1を減算し
て出力データｆ7として出力する減算器９１ｈから構成
されている。
【０１５８】このように、データ変換演算装置１５０の
ステージIIのｅｖｅｎ側のシリアル演算器１５２ａ〜１
５２ｄは、前記図１０のステージIIの演算器１２２ａ〜
１２２ｄの各シフタ９３ａ2、１２２ｂ1、１２２ｃ1、
１２２ｄ1からフリップフロップ（ＦＦ）を更に１段取
り去った構成となっており、また、ステージIIのｅｖｅ
ｎ側のシリアル演算器１５２ａ〜１５２ｄの加算器１５
２ａ2、加算器１５２ｄ2、減算器１５２ｂ2、減算器１
５２ｃ2は遅延用のフリップフロップ（ＦＦ）を有しな
い構造のものであるためこの点においてもクロック数を
少なくすることができる。
【０１５９】図１７はＤＣＴ演算式をそのままハードウ
ェア化するとともに、複数段の加減算を一度に行なうよ
うに構成したシリアル回路１６０の回路構成図であり、
このシリアル回路１６０は、図１５に示すデータ変換演
算装置１４０のステージIIのｏｄｄ側及び図１６に示す
データ変換演算装置１５０のステージIIのｏｄｄ側のシ
リアル回路部分を構成する。シリアル回路１６０は、前
記基本原理（II）の考え方に基づいて構成された前記図
１１のシリアル回路１００に、さらに前記基本原理（II
I）の考え方を適用したものである。なお、図１７の説
明に当たり図１１と同一構成部分には同一番号を付して
いる。
【０１６０】図１７において、シリアル回路１６０に入
力される入力をＡ、Ｂ、Ｃ、Ｄ、シリアル回路１６０か
ら出力される出力をＯ1、Ｏ3、Ｏ5、Ｏ7とすると、シリ
アル回路１６０は、ＤＣＴ演算式を展開して得られた各
入力Ａ〜Ｄに共通な係数を２のべきにある数値をかけた
形で表現した場合の該数値の部分を作成するシリアル回
路を基礎として、このシリアル回路をフリップフロップ
（ＦＦ）を有しないアダー（サブトラクタ）を含んで構
成した前段のシリアル回路１６１と、このシリアル回路
１６１により計算された係数出力に対して出力方向（Ｄ
ＣＴ演算式の横方向）に符号分を含めた加減算を行なっ
て出力Ｏ1、Ｏ3、Ｏ5、Ｏ7として出力するフリップフロ
ップ（ＦＦ）を有しないアダー（サブトラクタ）を含ん
で構成した後段のシリアル回路１６２により構成されて
いる。すなわち、上記シリアル回路１６１は、入力Ａに
ついて各入力Ａ〜Ｄに共通な係数（本実施例では、１
７、８５、４８、７２）を２のべきにある数値（本実施
例では、２、４２、６、１８）をかけた形で表現した場
合に該数値の部分を作成するシリアル演算器１６１ｅ、
入力Ｂについて各入力Ａ〜Ｄに共通な係数を２のべきに
ある数値をかけた形で表現した場合に該数値の部分を作
成するシリアル演算器１６１ｆ、入力Ｃについて各入力
Ａ〜Ｄに共通な係数を２のべきにある数値をかけた形で
表現した場合に該数値の部分を作成するシリアル演算器
１６１ｇ、入力Ｄについて各入力Ａ〜Ｄに共通な係数を
２のべきにある数値をかけた形で表現した場合に該数値
の部分を作成するシリアル演算器１６１ｈから構成され
ている。
【０１６１】具体的には、シリアル演算器１６１ｅは、
入力Ａをシフトする３個のフリップフロップからなるシ
フタ１６１ｅ1、入力Ａとシフタ１６１ｅ1の第１番目の
フリップフロップの出力を加算して出力する内部にフリ
ップフロップ（ＦＦ）を有しない加算器１６１ｅ2、シ
フタ１６１ｅ1の第１番目のフリップフロップの出力と
シフタ１６１ｅ1の第２番目のフリップフロップの出力
を加算して出力する加算器１６１ｅ3、入力Ａとシフタ
１６１ｅ1の出力を加算して出力する加算器１６１ｅ4、
加算器１６１ｅ2の出力と加算器１６１ｅ4の出力を加算
して出力する加算器１６１ｅ5から構成されている。同
様に、シリアル演算器１６１ｆは、入力Ｂをシフトする
３個のフリップフロップからなるシフタ１６１ｆ1、入
力Ｂとシフタ１６１ｆ1の第１番目のフリップフロップ
の出力を加算して出力する内部にフリップフロップ（Ｆ
Ｆ）を有しない加算器１６１ｆ2、シフタ１６１ｆ1の第
１番目のフリップフロップの出力とシフタ１６１ｆ1の
第２番目のフリップフロップの出力を加算して出力する
加算器１６１ｆ3、入力Ｂとシフタ１６１ｆ1の出力を加
算して出力する加算器１６１ｆ4、加算器１６１ｆ2の出
力と加算器１６１ｆ4の出力を加算して出力する加算器
１６１ｆ5から構成されている。
【０１６２】また、シリアル演算器１６１ｇは、入力Ｃ
をシフトする３個のフリップフロップからなるシフタ１
６１ｇ1、入力Ｃとシフタ１６１ｇ1の第１番目のフリッ
プフロップの出力を加算して出力する内部にフリップフ
ロップ（ＦＦ）を有しない加算器１６１ｇ2、シフタ１
６１ｇ1の第１番目のフリップフロップの出力とシフタ
１６１ｇ1の第２番目のフリップフロップの出力を加算
して出力する加算器１６１ｇ3、入力Ｃとシフタ１６１
ｇ1の出力を加算して出力する加算器１６１ｇ4、加算器
１６１ｇ2の出力と加算器１６１ｇ4の出力を加算して出
力する加算器１６１ｇ5から構成されている。また、シ
リアル演算器１６１ｈは、入力Ｄをシフトする３個のフ
リップフロップからなるシフタ１６１ｈ1、入力Ｄとシ
フタ１６１ｈ1の第１番目のフリップフロップの出力を
加算して出力する内部にフリップフロップ（ＦＦ）を有
しない加算器１６１ｈ2、シフタ１６１ｈ1の第１番目の
フリップフロップの出力とシフタ１６１ｈ1の第２番目
のフリップフロップの出力を加算して出力する加算器１
６１ｈ3、入力Ｄとシフタ１６１ｈ1の出力を加算して出
力する加算器１６１ｈ4、加算器１６１ｈ2の出力と加算
器１６１ｈ4の出力を加算して出力する加算器１６１ｈ5
から構成されている。
【０１６３】なお、上記前段のシリアル回路１６１の出
力は後段のシリアル回路１６２に入力されるが、この入
出力関係を前記図１１のように図示すると接続関係が非
常に複雑になるので、ここでは接続されるシリアル演算
器１６１ｅ〜１６１ｈとシリアル演算器１６２ｅ〜１６
２ｈの入出力端子同士に同一符号を付して接続関係を示
すものとする。
【０１６４】また、上記シリアル回路１６２は、シリア
ル演算器１６１ｅ〜１６１ｈにより計算された係数出力
に対して出力方向に符号分を含めた加減算を順次行なう
とともに複数段の加減算を一度に行なって出力Ｏ1、Ｏ
3、Ｏ5、Ｏ7として出力するシリアル演算器１６２ｅ〜
１６２ｈにより構成されている。
【０１６５】すなわち、上記シリアル演算器１６２ｅ
は、シリアル演算器１６１ｇの加算器１６１ｇ4の出力
とシリアル演算器１６１ｆの加算器１６１ｆ3の出力を
加算する加算器１６２ｅ1、シリアル演算器１６１ｅの
シフタ１６１ｅ1の出力とシリアル演算器１６１ｇの加
算器１６１ｇ5の出力を加算する内部にフリップフロッ
プ（ＦＦ）を有しない加算器１６２ｅ2、入力Ａと入力
Ｄを加算する内部にフリップフロップ（ＦＦ）を有しな
い加算器１６２ｅ3、加算器１６２ｅ1の出力と加算器１
６２ｅ2の出力を加算する加算器１６２ｅ4、この加算器
１６２ｅ4の出力と加算器１６２ｅ3の出力を加算して出
力データＯ1として出力する内部にフリップフロップ
（ＦＦ）を有しない加算器１６２ｅ5から構成されてい
る。また、上記シリアル演算器１６２ｆは、シリアル演
算器１６１ｅの加算器１６１ｅ4の出力とシリアル演算
器１６１ｈの加算器１６１ｈ3の出力を加算する加算器
１６２ｆ1、シリアル演算器１６１ｆのシフタ１６１ｆ1
の出力からシリアル演算器１６１ｇの加算器１６１ｇ5
の出力を減算する内部にフリップフロップ（ＦＦ）を有
しない減算器１６２ｆ2、入力Ｂから入力Ｃを減算する
内部にフリップフロップ（ＦＦ）を有しない減算器１６
２ｆ3、加算器１６２ｆ1の出力と減算器１６２ｆ2の出
力を加算する加算器１６２ｆ4、この加算器１６２ｆ4の
出力と減算器１６２ｆ3の出力を加算して出力データＯ5
として出力する内部にフリップフロップ（ＦＦ）を有し
ない加算器１６２ｆ5から構成されている。
【０１６６】また、上記シリアル演算器１６２ｇは、シ
リアル演算器１６１ｈの加算器１６１ｈ4の出力からシ
リアル演算器１６１ｅの加算器１６１ｅ3の出力を減算
する減算器１６２ｇ1、シリアル演算器１６１ｇのシフ
タ１６１ｇ1の出力とシリアル演算器１６１ｆの加算器
１６１ｆ5の出力を加算する内部にフリップフロップ
（ＦＦ）を有しない加算器１６２ｇ2、入力Ｃと入力Ｂ
を加算する内部にフリップフロップ（ＦＦ）を有しない
加算器１６２ｇ3、減算器１６２ｇ1の出力から加算器１
６２ｇ2の出力を減算する減算器１６２ｇ4、この減算器
１６２ｇ4の出力から加算器１６２ｇ3の出力を減算して
出力データＯ3として出力する内部にフリップフロップ
（ＦＦ）を有しない減算器１６２ｇ5から構成されてい
る。また、上記シリアル演算器１６２ｈは、シリアル演
算器１６１ｆの加算器１６１ｆ4の出力からシリアル演
算器１６１ｇの加算器１６１ｇ3の出力を減算する減算
器１６２ｈ1、シリアル演算器１６１ｈのシフタ１６１
ｈ1の出力からシリアル演算器１６１ｅの加算器１６１
ｅ5の出力を減算する内部にフリップフロップ（ＦＦ）
を有しない減算器１６２ｈ2、入力Ｄから入力Ａを減算
する内部にフリップフロップ（ＦＦ）を有しない減算器
１６２ｈ3、加算器１６２ｈ1の出力と減算器１６２ｈ2
の出力を加算する加算器１６２ｈ4、この加算器１６２
ｈ4の出力と減算器１６２ｈ3の出力を加算して出力デー
タＯ7として出力する内部にフリップフロップ（ＦＦ）
を有しない加算器１６２ｈ5から構成されている。
【０１６７】このように、シリアル回路１６０のシリア
ル演算器１６１ｅ〜１６１ｈは、前記図１１のシリアル
回路１００のシリアル演算器１６１ｅ〜１６１ｈの加算
器１０１ｅ2、１０１ｆ2、１０１ｇ2、１０１ｈ2を、遅
延用のフリップフロップ（ＦＦ）を有しない構造の加算
器１６１ｅ2、１６１ｆ2、１６１ｇ2、１６１ｈ2に置き
換えた構成となっており、また、シリアル回路１６０の
シリアル演算器１６２ｅ〜１６２ｈは、前記図１１のシ
リアル回路１００のシリアル演算器１６２ｅ〜１６２ｈ
から加減算器を２段取り去るとともに、加減算器を遅延
用のフリップフロップ（ＦＦ）を有しない構造の加減算
器に置き換えた構成となっている。すなわち、シリアル
回路１６０のシリアル演算器１６２ｅ〜１６２ｈは、ク
ロックが必要な加減算器の段数を先ず減らすとともに、
加減算器を遅延用のフリップフロップ（ＦＦ）を有しな
い構造にすることによってこの点においてもクロック数
を少なくしている。また、シフト加減算を行なっていた
加減算器を減らしたことによりできなくなった加減算
は、シフト加減算を行なっていた加算器の前段に遅延用
のフリップフロップ（ＦＦ）を有しない加減算器を置
き、これによって遅延させずに加減算のみを行なうよう
にしている。例えば、シリアル演算器１６２ｅにあって
は、図１１のシリアル回路１００のシリアル演算器１６
２ｅから加算器を２段取り去るとともに、最終段の加算
器１０２ｅ5を遅延用のフリップフロップ（ＦＦ）を有
しない構造の加算器１６２ｅ5に置き換え、加算器１６
２ｅ4及び加算器１６２ｅ5の前段に内部にフリップフロ
ップ（ＦＦ）を有しない加算器１６２ｅ2及び１６２ｅ3
を置くようにしている。
【０１６８】以上のように構成された上記シリアル回路
１６０を、図１５に示すデータ変換演算装置１４０のス
テージIIのｏｄｄ側及び図１６に示すデータ変換演算装
置１５０のステージIIのｏｄｄ側の回路構成部に用いる
ことによってこのステージIIのクロック数を減少させる
ことができる。同様な方法はステージＩ及びステージII
Iにも適用することが可能であり、このようにすれば装
置全体のクロック数を減少させることができる。以下、
ステージＩ及びステージIIIに上記基本原理（III）の考
え方を適用する例について説明する。
【０１６９】図２０は上記基本原理（III）の考え方を
ステージＩに適用したステージＩの回路構成図、図２１
はそのステージIIIの回路構成図であり、図２２はこの
ステージＩ〜IIIから構成されるデータ圧縮時のデータ
変換演算装置１８０、図２３はこのステージＩ〜IIIか
ら構成されるデータ伸張時のデータ変換演算装置１９０
の回路構成図である。なお、図２０〜図２３の説明に当
たり図１５及び図１６と同一構成部分には同一番号を付
している。
【０１７０】図２０において、データ変換演算装置１８
０及びデータ変換演算装置１９０のステージＩは、入力
データＩ10〜Ｉ17が入力され、入力Ｉ10と入力Ｉ11を加
算して出力データＯ10を出力する加算器１７１ａ、入力
Ｉ10から入力Ｉ11を減算して出力Ｏ11を出力する減算器
１７１ｅ、入力Ｉ12と入力Ｉ13を加算して出力データＯ
12を出力する加算器１７１ｂ、入力Ｉ12から入力Ｉ13を
減算して出力データＯ13を出力する減算器１７１ｆ、入
力Ｉ14と入力Ｉ15を加算して出力データＯ14を出力する
加算器１７１ｃ、入力Ｉ14から入力Ｉ15を減算して出力
データＯ15を出力する減算器１７１ｇ、入力Ｉ16と入力
Ｉ17を加算して出力データＯ16を出力する加算器１７１
ｄ、入力Ｉ16から入力Ｉ17を減算して出力データＯ17を
出力する減算器１７１ｈから構成される。ここで、上記
加算器１７１ａ〜１７１ｄ及び減算器１７１ｅ〜１７１
ｈは、内部にフリップフロップ（ＦＦ）を有しないアダ
ー（サブトラクタ）により構成される。
【０１７１】図２１において、データ変換演算装置１８
０及びデータ変換演算装置１９０のステージIIIは、入
力データＩ20〜Ｉ27に対してシリアル演算を実行して出
力データＯ20〜Ｏ27を出力するシリアル演算器１７３ａ
〜１７３ｈから構成されている。ここで、上記演算器１
７３ａは、入力データＩ20をシフトする３個のフリップ
フロップ（ＦＦ）からなるシフタ９４ａ1、このシフタ
９４ａ1の第２番目のフリップフロップの出力と第３番
目のフリップフロップの出力を加算する加算器９４ａ
2、加算器９４ａ2の出力から入力データＩ20を減算して
出力データＯ20として出力する内部にフリップフロップ
（ＦＦ）を有しない減算器９４ａ3から構成されてい
る。また、上記演算器１７３ｂは、入力データＩ24をシ
フトする３個のフリップフロップからなるシフタ９４ｂ
1、このシフタ９４ｂ1の第２番目のフリップフロップの
出力と第３番目のフリップフロップの出力を加算する加
算器９４ｂ2、加算器９４ｂ2の出力から入力データＩ24
を減算して出力データＯ27として出力する内部にフリッ
プフロップ（ＦＦ）を有しない減算器１７３ｂ1から構
成されている。
【０１７２】また、上記演算器１７３ｃは、入力データ
Ｉ26をシフトする２個のフリップフロップからなるシフ
タ９４ｃ1、このシフタ９４ｃ1の出力と入力データＩ26
の出力を加算して出力データＯ24として出力する内部に
フリップフロップ（ＦＦ）を有しない加算器１７３ｃ
1、この加算器１７３ｃ1の出力をシフトする２個のフリ
ップフロップからなるシフタ９４ｃ3、このシフタ９４
ｃ3の出力と加算器１７３ｃ1の出力を加算して出力デー
タＯ25として出力する加算器９４ｃ4、この加算器９４
ｃ4の出力とシフタ９４ｃ3の第１番目のフリップフロッ
プの出力を加算して出力データＯ26として出力する加算
器９４ｃ5から構成されている。また、上記演算器１７
３ｄは、入力データＩ22をシフトする２個のフリップフ
ロップからなるシフタ９４ｄ1、このシフタ９４ｄ1の出
力と入力データＩ22の出力を加算して出力データＯ23と
して出力する内部にフリップフロップ（ＦＦ）を有しな
い加算器１７３ｄ1、この加算器１７３ｄ1の出力をシフ
トする２個のフリップフロップからなるシフタ９４ｄ
3、このシフタ９４ｄ3の出力と加算器１７３ｄ1の出力
を加算して出力データＯ25として出力する加算器９４ｄ
4、この加算器９４ｄ4の出力とシフタ９４ｄ3の第１番
目のフリップフロップの出力を加算して出力データＯ26
として出力する加算器９４ｄ5から構成されている。な
お、上記演算器１７３ｃのシフタ９４ｃ3、加算器９４
ｃ4及び加算器９４ｃ5、上記演算器１７３ｄのシフタ９
４ｄ3、加算器９４ｄ4及び加算器９４ｄ5は、図２２に
示すデータ圧縮時には使用しないが図２３に示すデータ
伸張時には使用するようにするため加算器１７３ｃ1及
び加算器１７３ｄ1から中間出力（出力データＯ23、Ｏ2
4）を取り出す構成となっている。
【０１７３】また、上記演算器１７３ｅは、入力データ
Ｉ23をシフトする２個のフリップフロップからなるシフ
タ９４ｅ1、このシフタ９４ｅ1の出力から入力データＩ
23を減算して出力データＯ30として出力する内部にフリ
ップフロップ（ＦＦ）を有しない減算器１７３ｅ1から
構成され、上記演算器１７３ｆは、入力データＩ25をシ
フトする２個のフリップフロップからなるシフタ９４ｆ
1、このシフタ９４ｆ1の出力から入力データＩ25を減算
して出力データＯ29として出力する内部にフリップフロ
ップ（ＦＦ）を有しない減算器１７３ｆ1から構成され
ている。また、上記演算器１７３ｇは、入力データＩ27
をシフトする２個のフリップフロップからなるシフタ９
４ｇ1、シフタ９４ｇ1の出力から入力データＩ27を減算
して出力データＯ28として出力する内部にフリップフロ
ップ（ＦＦ）を有しない減算器１７３ｇ1から構成さ
れ、上記演算器１７３ｈは、入力データＩ21をシフトす
る２個のフリップフロップからなるシフタ９４ｈ1、シ
フタ９４ｈ1の出力から入力データＩ21を減算して出力
データＯ31として出力する内部にフリップフロップ（Ｆ
Ｆ）を有しない減算器１７３ｈ1から構成されている。
【０１７４】このように、ステージIIIのシリアル演算
器１７３ａ〜１７３ｈは、前記図１６のステージIIIの
シリアル演算器１５３ａ〜１５３ｈの加算器９４ｃ2、
９４ｄ2、減算器９４ａ2、９４ｂ2、９４ｅ2、９４ｆ
2、９４ｇ2、９４ｈ2を、それぞれ遅延用のフリップフ
ロップ（ＦＦ）を有しない構造の加算器１７３ｃ1、１
７３ｄ1、減算器１７３ａ1、１７３ｂ1、１７３ｅ1、１
７３ｆ1、１７３ｇ1、１７３ｈ1に置き換えた構成とな
っており、これによってクロック数を少なくしている。
図２２は上記ステージＩ、ステージIII及び前記図１
５のステージIIの各シリアル回路を結線して作成される
データ変換演算装置１８０の回路構成図であり、前記図
１５のデータ圧縮時のデータ変換演算装置１４０に対応
している。
【０１７５】また、図２３は上記ステージＩ、ステージ
III及び前記図１６のステージIIの各シリアル回路を結
線して作成されるデータ変換演算装置１９０の回路構成
図であり、前記図１６のデータ圧縮時のデータ変換演算
装置１４０に対応している。なお、図２２及び図２３に
おいて図１５及び図１６と同一構成部分には同一番号を
付している。
【０１７６】次に、図２６〜図２８により前記基本原理
（IV）に基づくデータ圧縮伸張装置の構成を説明する。
【０１７７】図２６は前記基本原理（IV）に基づくデー
タ圧縮伸張装置のデータ圧縮時のデータ変換演算装置２
００の回路構成図であり、前記図１５の基本原理（II
I）に基づくデータ圧縮時のデータ変換演算装置１４０
に、さらに前記基本原理（IV）の考え方を適用した例で
ある。また、図２８はデータ変換演算装置２００のステ
ージIIのｏｄｄ側のシリアル回路２２０の回路構成図で
あり、前記図１７のシリアル回路１６０に、前記基本原
理（IV）の考え方を適用した例である。なお、図２６及
び図２８の説明に当たり図１５及び図１７と同一構成部
分には同一番号を付している。
【０１７８】図２６において、データ変換演算装置２０
０はＩ〜IIIの各ステージから構成され、ステージＩの
演算回路１４１はシリアル演算を実行する加算器８１
ａ、８１ｂ、８１ｃ、８１ｄと減算器８１ｅ、８１ｆ、
８１ｇ、８１ｈから構成されている。減算器８１ｅ、８
１ｆ、８１ｇ、８１ｈの出力はＤＣＴ演算式をそのまま
ハードウェア化して複数段の加減算を一度に行なうとと
もに、クリティカルパスの解消のためフリップフロップ
（ＦＦ）を挿入したシリアル回路２２０（図２８）に出
力される。
【０１７９】また、ステージIIの演算回路２０２は、原
理説明（III）で述べた考え方に従って複数段の加減算
を一度に行なうように構成されたシリアル回路に、原理
説明（IV）で述べた考え方に従ってクリティカルパスの
解消のためフリップフロップ（ＦＦ）を挿入したシリア
ル回路を構成し、このように構成したシリアル回路上で
データ変換演算を実行するものである。ここで、ｅｖｅ
ｎ側は係数を簡単な整数比に近似してＤＣＴシリアル演
算を行なうとともに、クリティカルパスの解消のためフ
リップフロップ（ＦＦ）を挿入して構成されたシリアル
演算器２０２ａ〜２０２ｄから構成され、ｏｄｄ側もＤ
ＣＴ演算式をそのままハードウェア化したシリアル回路
を基に、原理説明（III）で述べた複数段の加減算を一
度に行なうとともに、クリティカルパスの解消のためフ
リップフロップ（ＦＦ）を挿入したシリアル回路２２０
（図２８）から構成されている。
【０１８０】また、上記シリアル演算器２０２ａ〜２０
２ｄは、ＤＣＴシリアル演算を行なうシリアル演算器８
２ａ〜８２ｄと、これら演算器８２ａ〜８２ｄの出力を
バタフライ演算により加減算する内部にフリップフロッ
プ（ＦＦ）を備えた加減算器２０２ａ1〜２０２ｄ1によ
り構成され、前記図１５のｅｖｅｎ側のステージIIの演
算回路１４２の内部にフリップフロップ（ＦＦ）を有し
ない加減算器１４２ａ2〜１４２ｄ2を、内部にフリップ
フロップ（ＦＦ）を備えた通常の加減算器に戻したもの
に相当する。ここで、上記演算器２０２ａは、加算器８
１ａの出力と加算器８１ｄの出力とを加算する加算器８
２ａ1、この加算器８２ａ1の出力をシフトする２個のフ
リップフロップ（ＦＦ）からなるシフタ１２４ａ1、シ
フタ１４２ｂ1の出力とシフタ１４２ａ1の出力を加算す
る内部にフリップフロップ（ＦＦ）を備えた加算器２０
２ａ1から構成されている。また、上記演算器２０２ｂ
は、加算器８１ｂの出力と加算器８１ｃの出力とを加算
する加算器８２ｂ1、この加算器８２ｂ1の出力をシフト
する２個のフリップフロップ（ＦＦ）からなるシフタ１
４２ｂ1、シフタ１４２ａ1の出力からシフタ１４２ｂ1
の出力を減算するフリップフロップ（ＦＦ）を備えた減
算器２０２ｂ1から構成されている。
【０１８１】また、上記演算器２０２ｃは、加算器８１
ｂの出力から加算器８１ｃの出力を減算する減算器８２
ｃ1、この減算器８２ｃ1の出力をシフトする２個のフリ
ップフロップからなるシフタ１４２ｃ1、この減算器８
２ｃ1の出力とシフタ１４２ｃ1の出力を加算する加算器
８２ｃ3、シフタ１４２ｃ1の第１番目のフリップフロッ
プの出力と加算器８２ｃ3の出力を加算する加算器８２
ｃ4、演算器１４２ｄの加算器８２ｄ3の出力から演算器
１４２ｃの加算器８２ｃ4の出力を減算する内部にフリ
ップフロップ（ＦＦ）を備えた減算器２０２ｃ1から構
成されている。同様に、上記演算器２０２ｄは、加算器
８１ａの出力から加算器８１ｄの出力を減算する減算器
８２ｄ1、この減算器８２ｄ1の出力をシフトする２個の
フリップフロップからなるシフタ１４２ｄ1、このシフ
タ１４２ｄ1の出力と減算器８２ｄ1の出力を加算する加
算器８２ｄ3、この加算器８２ｄ3の出力とシフタ８２ｄ
2の第１番目のフリップフロップの出力を加算する加算
器８２ｄ4、演算器１４２ｃの加算器８２ｃ3の出力と加
算器８２ｄ4の出力を加算する内部にフリップフロップ
（ＦＦ）を有しない加算器２０２ｄ1から構成されてい
る。
【０１８２】また、ステージIIの演算回路２０２のｏｄ
ｄ側のシリアル回路２２０の構成については図２８によ
り後述する。
【０１８３】また、ステージIIIの演算回路１４３は、
原理説明（Ｉ）で述べたシリアル演算を実行するもので
あり、係数を簡単な整数比に近似した場合のＤＣＴシリ
アル演算を行なうシリアル演算器１４３ａ〜１４３ｈか
ら構成されている。
【０１８４】ここで、上記演算器１４３ａは、加算器２
０２ａ1の出力をシフトする３個のフリップフロップか
らなるシフタ１１３ａ1、このシフタ１１３ａ1の第２番
目のフリップフロップの出力と第３番目のフリップフロ
ップの出力を加算する加算器８４ａ2、加算器８４ａ2の
出力から加算器８３ａの出力を減算して出力データＦ0
として出力する減算器８４ａ3から構成されている。ま
た、上記演算器１４３ｂは、減算器２０２ｂ1の出力を
シフトする３個のフリップフロップからなるシフタ１１
３ｂ1、このシフタ１１３ｂ1の第２番目のフリップフロ
ップの出力と第３番目のフリップフロップの出力を加算
する加算器８４ｂ2、加算器８４ｂ2の出力から減算器８
３ｂの出力を減算して出力データＦ4として出力する減
算器８４ｂ3から構成されている。
【０１８５】また、上記演算器１４３ｃは、減算器２０
２ｃ1の出力をシフトする２個のフリップフロップから
なるシフタ１１３ｃ1、このシフタ１１３ｃ1の出力と減
算器１４２ｃ2の出力を加算する加算器８４ｃ2、この加
算器８４ｃ2の出力をシフトする２個のフリップフロッ
プからなるシフタ１４３ｃ1、このシフタ１４３ｃ1の出
力と加算器８４ｃ2の出力を加算する加算器１４３ｃ2、
この加算器１４３ｃ24の出力とシフタ１４３ｃ1の第１
番目のフリップフロップの出力を加算する加算器１４３
ｃ3から構成されている。また、上記演算器１４３ｃ
は、加算器２０２ｄ1の出力をシフトする２個のフリッ
プフロップからなるシフタ１１３ｄ1、このシフタ１１
３ｄ1の出力と加算器１４２ｄ2の出力を加算する加算器
８４ｄ2、この加算器８４ｄ2の出力をシフトする２個の
フリップフロップからなるシフタ１４３ｄ1、このシフ
タ１４３ｄ1の出力と加算器８４ｄ2の出力を加算する加
算器１４３ｄ2、この加算器１４３ｄ2の出力とシフタ１
４３ｄ1の第１番目のフリップフロップの出力を加算す
る加算器１４３ｄ3から構成されている。また、上記加
算器８４ｃ2の出力は出力データＦ6として出力され、上
記加算器８４ｄ2の出力は出力データＦ2として出力され
る。なお、上記演算器１４３ｃの加算器１４３ｃ2及び
加算器１４３ｃ3、上記演算器１４３ｄの加算器１４３
ｄ2及び加算器１４３ｄ3は、データ圧縮時には使用しな
いが図２７に示すデータ伸張時には使用するため図２７
の演算器１５３ｃ、１５３ｄと同一回路に構成し、中間
出力を取り出すことによって図２６のシリアル演算を行
なう。
【０１８６】また、上記演算器１４３ｅは、シリアル回
路２２０の出力Ｏ7＝（−８５Ａ＋７２Ｂ−４８Ｃ＋１
７Ｄ）×２をシフトする２個のフリップフロップからな
るシフタ８４ｅ4、このシフタ８４ｅ4の出力から減算器
８４ｅ3の出力を減算して出力データＦ7として出力する
減算器８４ｅ5から構成され、上記演算器１４３ｆは、
シリアル回路２２０の出力Ｏ3＝（−４８Ａ−８５Ｂ−
１７Ｃ＋７２Ｄ）×２をシフトする２個のフリップフロ
ップからなるシフタ８４ｆ4、減算器８４ｆ3の出力から
シフタ８４ｆ4の出力を減算して出力データＦ3として出
力する減算器８４ｆ5から構成されている。また、上記
演算器１４３ｇは、シリアル回路２２０の出力Ｏ5＝
（７２Ａ＋１７Ｂ−８５Ｃ＋４８Ｄ）×２をシフトする
２個のフリップフロップからなるシフタ８４ｇ4、シフ
タ８４ｇ4の出力から加算器８４ｇ3の出力を減算して出
力データＦ5として出力する減算器８４ｇ5から構成さ
れ、上記演算器１４３ｈは、シリアル回路２２０の出力
Ｏ1＝（１７Ａ＋４８Ｂ＋７２Ｃ＋８５Ｄ）×２をシフ
トする２個のフリップフロップからなるシフタ８４ｈ
4、加算器８４ｈ3の出力からシフタ８４ｈ4の出力を減
算して出力データＦ1として出力する減算器８４ｈ5から
構成されている。
【０１８７】このように、データ変換演算装置２０２の
ステージIIのｅｖｅｎ側のシリアル演算器２０２ａ〜２
０２ｄは、前記図９のデータ変換演算装置１１０と比較
するとステージIIのシリアル演算器１１２ａ〜１１２ｄ
の各シフタ８２ａ2、８２ｂ2、８２ｃ2、８２ｄ2からフ
リップフロップ（ＦＦ）を更に１段取り去った構成とな
っており、また、前記図１５のデータ変換演算装置１４
０と比較するとステージIIのｅｖｅｎ側のシリアル演算
器１４２ａ〜１４２ｄの最終段の加算器１４２ａ2、加
算器１４２ｄ2、減算器１４２ｂ2、減算器１４２ｃ2
を、遅延用のフリップフロップ（ＦＦ）を有する通常の
加減算器２０２ａ1〜２０２ｄにした構成となってい
る。また、ステージIIのｏｄｄ側のシリアル回路２２０
は、前記図１７のシリアル回路１６０にクリティカルパ
スの解消のためフリップフロップ（ＦＦ）を挿入したシ
リアル回路となっており、図１７のシリアル回路１６０
の出力Ｏ7、Ｏ3、Ｏ5、Ｏ1を１クロック遅らせた構成と
なっている。また、ステージIIIのｏｄｄ側のシリアル
演算器１４３ｅ〜１４３ｈは、図２８のシリアル回路２
２０で１クロック保持された出力Ｏ7、Ｏ3、Ｏ5、Ｏ1を
シリアル演算する構成となっている。
【０１８８】図２７は前記基本原理（IV）に基づくデー
タ圧縮伸張装置のデータ伸張時のデータ変換演算装置２
１０の回路構成図であり、前記図１６の基本原理（II
I）に基づくデータ伸張時のデータ変換演算装置１５０
に、さらに前記基本原理（IV）の考え方を適用した例で
ある。また、図２８はデータ変換演算装置２１０のステ
ージIIのｏｄｄ側のシリアル回路２２０の回路構成図で
あり、前記データ変換演算装置２００のステージIIのｏ
ｄｄ側のシリアル回路２２０と同一のものである。な
お、図２７及び図２８の説明に当たり図１５及び図１７
と同一構成部分には同一番号を付している。
【０１８９】図２７において、データ変換演算装置２１
０はＩ〜IIIの各ステージから構成される。ステージIII
の演算回路１５３は、原理説明（Ｉ）で述べたシリアル
演算を実行するものであり、係数を簡単な整数比に近似
した場合の逆ＤＣＴシリアル演算を行なうシリアル演算
器１５３ａ〜１５３ｈから構成されている。ここで、上
記演算器１５３ａは、逆変換の入力データＦ0をシフト
する３個のフリップフロップ（ＦＦ）からなるシフタ９
４ａ1、このシフタ９４ａ1の第２番目のフリップフロッ
プの出力と第３番目のフリップフロップの出力を加算す
る加算器９４ａ2、加算器９４ａ2の出力から入力データ
Ｆ0を減算する減算器９４ａ3から構成されている。ま
た、上記演算器１５３ｂは、逆変換の入力データＦ4を
シフトする３個のフリップフロップからなるシフタ９４
ｂ1、このシフタ９４ｂ1の第２番目のフリップフロップ
の出力と第３番目のフリップフロップの出力を加算する
加算器９４ｂ2、加算器９４ｂ2の出力から入力データＦ
4を減算する減算器９４ｂ3から構成されている。また、
上記演算器１５３ｃは、逆変換の入力データＦ6をシフ
トする２個のフリップフロップからなるシフタ９４ｃ
1、このシフタ９４ｃ1の出力と入力データＦ6の出力を
加算する加算器９４ｃ2、この加算器９４ｃ2の出力をシ
フトする２個のフリップフロップからなるシフタ９４ｃ
3、このシフタ９４ｃ3の出力と加算器９４ｃ2の出力を
加算する加算器９４ｃ4、この加算器９４ｃ4の出力とシ
フタ９４ｃ3の第１番目のフリップフロップの出力を加
算する加算器９４ｃ5から構成されている。また、上記
演算器１５３ｄは、逆変換の入力データＦ2をシフトす
る２個のフリップフロップからなるシフタ９４ｄ1、こ
のシフタ９４ｄ1の出力と入力データＦ2の出力を加算す
る加算器９４ｄ2、この加算器９４ｄ2の出力をシフトす
る２個のフリップフロップからなるシフタ９４ｄ3、こ
のシフタ９４ｄ3の出力と加算器９４ｄ2の出力を加算す
る加算器９４ｄ4、この加算器９４ｄ4の出力とシフタ９
４ｄ3の第１番目のフリップフロップの出力を加算する
加算器９４ｄ5から構成されている。
【０１９０】また、上記演算器１５３ｅは、逆変換の入
力データＦ7をシフトする２個のフリップフロップから
なるシフタ９４ｅ1、このシフタ９４ｅ1の出力から入力
データＦ7を減算してシリアル回路２２０の入力Ｃに出
力する減算器９４ｅ2から構成され、上記演算器１５３
ｆは、逆変換の入力データＦ3をシフトする２個のフリ
ップフロップからなるシフタ８４ｆ1、このシフタ８４
ｆ1の出力から入力データＦ3を減算してシリアル回路２
２０の入力Ｂに出力する減算器８４ｆ2から構成されて
いる。また、上記演算器１５３ｇは、逆変換の入力デー
タＦ5をシフトする２個のフリップフロップからなるシ
フタ９４ｇ1、シフタ９４ｇ1の出力から入力データＦ5
を減算してシリアル回路２２０の入力Ａに出力する減算
器９４ｇ2から構成され、上記演算器１５３ｈは、逆変
換の入力データＦ1をシフトする２個のフリップフロッ
プからなるシフタ９４ｈ1、シフタ９４ｈ1の出力から入
力データＦ1を減算してシリアル回路２２０の入力Ｄに
出力する減算器９４ｈ2から構成されている。
【０１９１】また、ステージIIの演算回路１５２は、原
理説明（III）で述べた考え方に従って複数段の加減算
を一度に行なうように構成されたシリアル回路に、原理
説明（IV）で述べた考え方に従ってクリティカルパスの
解消のためフリップフロップ（ＦＦ）を挿入したシリア
ル回路を構成し、このように構成したシリアル回路上で
データ変換演算を実行するものである。ここで、ｅｖｅ
ｎ側は係数を簡単な整数比に近似してＤＣＴシリアル演
算を行なうとともに、クリティカルパスの解消のためフ
リップフロップ（ＦＦ）を挿入して構成されたシリアル
演算器２１２ａ〜２１２ｄから構成され、ｏｄｄ側もＤ
ＣＴ演算式をそのままハードウェア化したシリアル回路
を基に、原理説明（III）で述べた複数段の加減算を一
度に行なうとともに、クリティカルパスの解消のためフ
リップフロップ（ＦＦ）を挿入したシリアル回路２２０
（図２８）から構成されている。
【０１９２】ここで、上記演算器２１２ａは、減算器９
４ａ3の出力と減算器９４ｂ3の出力とを加算する加算器
９３ａ1、この加算器９３ａ1の出力をシフトする２個の
フリップフロップからなるシフタ１５２ａ1、演算器１
５２ｂ1の加算器９３ｂ1の出力とシフタ１５２ａ1の出
力とを加算する内部にフリップフロップ（ＦＦ）を備え
た加算器２１２ａ1から構成されている。また、上記演
算器２１２ｂは、加算器９４ｃ4の出力と加算器９４ｄ5
の出力とを加算する加算器９３ｂ1、この加算器９３ｂ1
の出力をシフトする２個のフリップフロップからなるシ
フタ１５２ｂ1、シフタ１５２ａ1の出力から加算器９３
ｂ1の出力を減算する内部にフリップフロップ（ＦＦ）
を備えた減算器２１２ｂ1から構成されている。
【０１９３】また、上記演算器２１２ｃは、加算器９４
ｄ4の出力から加算器９４ｃ5の出力を減算する減算器９
３ｃ1、この減算器９３ｃ1の出力をシフトする２個のフ
リップフロップからなるシフタ１５２ｃ1、このシフタ
１５２ｃ1の出力と減算器９３ｃ1の出力を加算する加算
器１２２ｃ2、シフタ１５２ｃ1の第１番目のフリップフ
ロップの出力が入力される加算器１２２ｃ3、演算器１
５２ｄのシフタ１５２ｄ1の出力から減算器９３ｃ1の出
力を減算する内部にフリップフロップ（ＦＦ）を備えた
減算器２１２ｃ1から構成されている。また、上記演算
器２１２ｄは、減算器９４ａ3の出力から加算器９４ｂ3
の出力を減算する減算器９３ｄ1、この減算器９３ｄ1の
出力をシフトする２個のフリップフロップからなるシフ
タ１５２ｄ1、このシフタ１５２ｄ1の出力と減算器９３
ｄ1の出力を加算する加算器１２２ｄ2、シフタ１５２ｄ
1の第１番目のフリップフロップの出力が入力される加
算器１２２ｃ3、減算器９３ｃ1の出力とシフタ１５２ｄ
1の出力を加算する内部にフリップフロップ（ＦＦ）を
備えた加算器２１２ｄ1から構成されている。なお、上
記演算器２１２ｃの加算器１２２ｃ2及び加算器１２２
ｃ3、上記演算器１５２ｄの加算器１２２ｄ2及び加算器
１２２ｄ3は、データ伸張時には使用しないが図２６に
示すデータ圧縮時には使用するため図２６の演算器２０
２ｃ、２０２ｄと同一回路に構成し、中間出力を取り出
すことによって図２７のシリアル演算を行なう。
【０１９４】また、ステージIIの演算回路２１２のｏｄ
ｄ側のシリアル回路２２０の構成については図２８によ
り後述する。
【０１９５】また、ステージＩの演算回路１５１は上述
したシリアル演算を実行して逆変換の出力データｆ0〜
ｆ7を出力するものであり、シリアル回路２２０の出力
Ｏ1と加算器２１２ａ1の出力を加算して出力データｆ0
として出力する加算器９１ａ、シリアル回路２２０の出
力Ｏ7と減算器２１２ｂ1の出力を加算して出力データｆ
3として出力する加算器９１ｂ、シリアル回路２２０の
出力Ｏ5と減算器２１２ｃ1の出力を加算して出力データ
ｆ2として出力する加算器９１ｃ、シリアル回路２２０
の出力Ｏ3と加算器２１２ｄ1の出力を加算して出力デー
タｆ1として出力する９１ｄ、加算器２１２ｄ1の出力か
らシリアル回路２２０の出力Ｏ3を減算して出力データ
ｆ6として出力する減算器９１ｅ、減算器２１２ｃ1の出
力からシリアル回路２２０の出力Ｏ5を減算して出力デ
ータｆ5として出力する減算器９１ｆ、減算器２１２ｂ1
の出力からシリアル回路２２０の出力Ｏ7を減算して出
力データｆ4として出力する減算器９１ｇ、加算器２１
２ａ1の出力からシリアル回路２２０の出力Ｏ1を減算し
て出力データｆ7として出力する減算器９１ｈから構成
されている。
【０１９６】このように、データ変換演算装置２１０の
ステージIIのｅｖｅｎ側のシリアル演算器２１２ａ〜２
１２ｄは、前記図１６のステージIIの演算器１５２ａ〜
１５２ｄの最終段の加算器１５２ａ2、加算器１５２ｄ
2、減算器１５２ｂ2、減算器１５２ｃ2を、クリティカ
ルパスの解消のためフリップフロップ（ＦＦ）を備えた
通常の加減算器２１２ａ1〜２１２ｄにした構成となっ
ている。また、ステージIIのｏｄｄ側のシリアル回路２
２０は、前記図１７のシリアル回路１６０にクリティカ
ルパスの解消のためフリップフロップ（ＦＦ）を挿入し
たシリアル回路となっており、図１７のシリアル回路１
６０の出力Ｏ7、Ｏ3、Ｏ5、Ｏ1を１クロック保持した出
力Ｏ7、Ｏ3、Ｏ5、Ｏ1を出力する構成となっている。
【０１９７】図２８はＤＣＴ演算式をそのままハードウ
ェア化したシリアル回路を基に、複数段の加減算を一度
に行なうとともに、クリティカルパスの解消のためフリ
ップフロップ（ＦＦ）を挿入したシリアル回路２２０の
回路構成図であり、このシリアル回路２２０は、図２６
に示すデータ変換演算装置２００のステージIIのｏｄｄ
側及び図２７に示すデータ変換演算装置２１０のステー
ジIIのｏｄｄ側のシリアル回路部分を構成する。シリア
ル回路２２０は、前記基本原理（III）の考え方に基づ
いて構成された前記図１７のシリアル回路１６０に、さ
らに前記基本原理（IV）の考え方を適用したものであ
る。なお、図２８の説明に当たり図１７と同一構成部分
には同一番号を付している。
【０１９８】図２８において、シリアル回路２２０に入
力される入力をＡ、Ｂ、Ｃ、Ｄ、シリアル回路１６０か
ら出力される出力をＯ1、Ｏ3、Ｏ5、Ｏ7とすると、シリ
アル回路１６０は、ＤＣＴ演算式を展開して得られた各
入力Ａ〜Ｄに共通な係数を２のべきにある数値をかけた
形で表現した場合の該数値の部分を作成するシリアル回
路を基に、このシリアル回路をフリップフロップ（Ｆ
Ｆ）を有しないアダー（サブトラクタ）を含んで構成し
た前段のシリアル回路１６１と、このシリアル回路１６
１により計算された係数出力に対して出力方向（ＤＣＴ
演算式の横方向）に符号分を含めた加減算を行なって出
力Ｏ1、Ｏ3、Ｏ5、Ｏ7として出力するフリップフロップ
（ＦＦ）を有しないアダー（サブトラクタ）を含んで構
成した後段のシリアル回路２２２により構成されてい
る。この後段のシリアル回路２２２は、フリップフロッ
プ（ＦＦ）を有しないアダー（サブトラクタ）を含んで
構成するとともに、その一部はクリティカルパスの解消
のためフリップフロップ（ＦＦ）を備えたアダー（サブ
トラクタ）により構成される。すなわち、上記シリアル
回路１６１は、入力Ａについて各入力Ａ〜Ｄに共通な係
数（本実施例では、１７、８５、４８、７２）を２のべ
きにある数値（本実施例では、２、４２、６、１８）を
かけた形で表現した場合に該数値の部分を作成するシリ
アル演算器１６１ｅ、入力Ｂについて各入力Ａ〜Ｄに共
通な係数を２のべきにある数値をかけた形で表現した場
合に該数値の部分を作成するシリアル演算器１６１ｆ、
入力Ｃについて各入力Ａ〜Ｄに共通な係数を２のべきに
ある数値をかけた形で表現した場合に該数値の部分を作
成するシリアル演算器１６１ｇ、入力Ｄについて各入力
Ａ〜Ｄに共通な係数を２のべきにある数値をかけた形で
表現した場合に該数値の部分を作成するシリアル演算器
１６１ｈから構成されている。
【０１９９】また、後段のシリアル回路２２２は、シリ
アル演算器１６１ｅ〜１６１ｈにより計算された係数出
力に対して出力方向に符号分を含めた加減算を順次行な
うとともに複数段の加減算を一度に行ない、かつ、クリ
ティカルパスの解消のためフリップフロップ（ＦＦ）を
挿入することによって１クロック遅延した出力Ｏ1、Ｏ
3、Ｏ5、Ｏ7を出力するシリアル演算器２２２ｅ〜２２
２ｈにより構成されている。
【０２００】すなわち、上記シリアル演算器１６２ｅ
は、シリアル演算器１６１ｇの加算器１６１ｇ4の出力
とシリアル演算器１６１ｆの加算器１６１ｆ3の出力を
加算する加算器１６２ｅ1、シリアル演算器１６１ｅの
シフタ１６１ｅ1の出力とシリアル演算器１６１ｇの加
算器１６１ｇ5の出力を加算する内部にフリップフロッ
プ（ＦＦ）を有しない加算器１６２ｅ2、入力Ａと入力
Ｄを加算する内部にフリップフロップ（ＦＦ）を有しな
い加算器１６２ｅ3、加算器１６２ｅ1の出力と加算器１
６２ｅ2の出力を加算する加算器１６２ｅ4、この加算器
１６２ｅ4の出力と加算器１６２ｅ3の出力を加算して１
クロック遅延した出力データＯ1＝（１７Ａ＋４８Ｂ＋
７２Ｃ＋８５Ｄ）×２として出力する内部にフリップフ
ロップ（ＦＦ）を備えた加算器２２２ｅ1から構成され
ている。また、上記シリアル演算器１６２ｆは、シリア
ル演算器１６１ｅの加算器１６１ｅ4の出力とシリアル
演算器１６１ｈの加算器１６１ｈ3の出力を加算する加
算器１６２ｆ1、シリアル演算器１６１ｆのシフタ１６
１ｆ1の出力からシリアル演算器１６１ｇの加算器１６
１ｇ5の出力を減算する内部にフリップフロップ（Ｆ
Ｆ）を有しない減算器１６２ｆ2、入力Ｂから入力Ｃを
減算する内部にフリップフロップ（ＦＦ）を有しない減
算器１６２ｆ3、加算器１６２ｆ1の出力と減算器１６２
ｆ2の出力を加算する加算器１６２ｆ4、この加算器１６
２ｆ4の出力と減算器１６２ｆ3の出力を加算して１クロ
ック遅延した出力データＯ5＝（７２Ａ＋１７Ｂ−８５
Ｃ＋４８Ｄ）×２として出力する内部にフリップフロッ
プ（ＦＦ）を備えた加算器２２２ｆ1から構成されてい
る。
【０２０１】また、上記シリアル演算器１６２ｇは、シ
リアル演算器１６１ｈの加算器１６１ｈ4の出力からシ
リアル演算器１６１ｅの加算器１６１ｅ3の出力を減算
する減算器１６２ｇ1、シリアル演算器１６１ｇのシフ
タ１６１ｇ1の出力とシリアル演算器１６１ｆの加算器
１６１ｆ5の出力を加算する内部にフリップフロップ
（ＦＦ）を有しない加算器１６２ｇ2、入力Ｃと入力Ｂ
を加算する内部にフリップフロップ（ＦＦ）を有しない
加算器１６２ｇ3、減算器１６２ｇ1の出力から加算器１
６２ｇ2の出力を減算する減算器１６２ｇ4、この減算器
１６２ｇ4の出力から加算器１６２ｇ3の出力を減算して
１クロック遅延した出力データＯ3＝（−４８Ａ−８５
Ｂ−１７Ｃ＋７２Ｄ）×２として出力する内部にフリッ
プフロップ（ＦＦ）を備えた減算器２２２ｇ1から構成
されている。また、上記シリアル演算器１６２ｈは、シ
リアル演算器１６１ｆの加算器１６１ｆ4の出力からシ
リアル演算器１６１ｇの加算器１６１ｇ3の出力を減算
する減算器１６２ｈ1、シリアル演算器１６１ｈのシフ
タ１６１ｈ1の出力からシリアル演算器１６１ｅの加算
器１６１ｅ5の出力を減算する内部にフリップフロップ
（ＦＦ）を有しない減算器１６２ｈ2、入力Ｄから入力
Ａを減算する内部にフリップフロップ（ＦＦ）を有しな
い減算器１６２ｈ3、加算器１６２ｈ1の出力と減算器１
６２ｈ2の出力を加算する加算器１６２ｈ4、この加算器
１６２ｈ4の出力と減算器１６２ｈ3の出力を加算して１
クロック遅延した出力データＯ7＝（−８５Ａ＋７２Ｂ
−４８Ｃ＋１７Ｄ）×２として出力する内部にフリップ
フロップ（ＦＦ）を備えた加算器２２２ｈ1から構成さ
れている。
【０２０２】このように、シリアル回路２２０のシリア
ル演算器１６１ｅ〜１６１ｈは、前記図１７のシリアル
回路１６０のシリアル演算器１６１ｅ〜１６１ｈと同様
に加算器１６１ｅ2、１６１ｆ2、１６１ｇ2、１６１ｈ2
が、遅延用のフリップフロップ（ＦＦ）を有しない構造
の加算器により構成されており、また、シリアル回路２
２０のシリアル演算器２２２ｅ〜２２２ｈは、前記図１
７のシリアル回路１６０のシリアル演算器１６２ｅ〜１
６２ｈの最終段の加算器１６２ｅ5、加算器１６２ｆ5、
減算器１６２ｇ5、加算器１６２ｈ5を、クリティカルパ
スの解消のためフリップフロップ（ＦＦ）を備えた通常
の加算器２２２ｅ1、加算器２２２ｆ1、減算器２２２ｇ
1、加算器２２２ｈ1にした構成となっている。すなわ
ち、シリアル回路２２０のシリアル演算器２２２ｅ〜２
２２ｈは、クロックが必要な加減算器の段数を先ず減ら
すとともに、加減算器を遅延用のフリップフロップ（Ｆ
Ｆ）を有しない構造を作成し、次いでその加減算器の一
部にクリティカルパスの解消のためのフリップフロップ
（ＦＦ）を挿入した構成することによって、クロック数
や回路規模を減らしつつクリティカルパスを解消してい
る。このため、クリティカルパスの解消のためにフリッ
プフロップ（ＦＦ）が挿入されたシリアル回路２２０か
らは、図１７のシリアル回路１６０の出力Ｏ7、Ｏ3、Ｏ
5、Ｏ1を１クロック保持した出力（すなわち、図１７の
シリアル回路１６０の出力Ｏ7、Ｏ3、Ｏ5、Ｏ1を×２し
た出力）Ｏ7、Ｏ3、Ｏ5、Ｏ1が出力されるようになる。
【０２０３】以上のように構成された上記シリアル回路
２２０を、図２６に示すデータ変換演算装置２０２のス
テージIIのｏｄｄ側及び図２７に示すデータ変換演算装
置２１０のステージIIのｏｄｄ側の回路構成部に用いる
とともに、ステージIIのｅｖｅｎ側の最終段の加減算器
を、クリティカルパスの解消のためフリップフロップ
（ＦＦ）を備えた通常の加減算器にすることによってク
リティカルパスが最も厳しいと考えられるステージIIの
クリティカルパスを解消させることができる。同様なク
リティカルパスの解消方法はステージＩ及びステージII
Iにも適用することが可能である。
【０２０４】次に、本実施例の動作を説明する。
【０２０５】本実施例の動作の説明にあたり、まず、前
記基本原理（Ｉ）に基づくデータ圧縮伸張装置の全体動
作及びデータ変換演算装置５０における動作を述べ、次
いで前記基本原理（II）に基づくデータ変換演算装置１
１０、１２０における動作を述べ、次いで前記基本原理
（III）に基づくデータ変換演算装置１４０、１５０、
１８０、１９０における動作を述べ、次いで前記基本原
理（IV）に基づくデータ変換演算装置２００、２１０に
おける動作を述べる。
【０２０６】データ圧縮伸張装置の全体動作（図３） 図３において、データ記憶装置１０に蓄えられているパ
ラレルデータはパラレル−シリアル変換装置１１に入力
され、パラレル−シリアル変換装置１１はデータ記憶装
置１０から読み込んだパラレルデータをシリアルデータ
に変換してデータ変換演算装置５０に出力する。データ
変換演算装置５０は、バス切換えにより圧縮時にパラレ
ル−シリアル変換装置１１から出力されたデータに対し
て一次元のＤＣＴ演算をシリアル演算の形で施すととも
に、伸張時にパラレル−シリアル変換装置１１から出力
された圧縮データに対して一次元の逆ＤＣＴ演算をシリ
アル演算の形で施す。この場合のシリアル演算は、デー
タ変換演算装置５０においてＤＣＴ演算係数を簡単な整
数比に変えた形のシリアル回路により行なわれる。シリ
アルＤＣＴ演算されたデータはシリアル−パラレル変換
装置１３に出力され、シリアル−パラレル変換装置１３
はデータ変換演算装置５０から出力されたシリアルデー
タをパラレルデータに変換してデータ記憶装置１０に書
き込む。上述した処理を縦横（順不同）二次元に施す。
また、量子化装置５１は、データ記憶装置１０に蓄えら
れたデータ変換演算後のデータに対して、ＤＣＴ演算係
数を簡単な整数比に変えることにより生じたゲインの変
化分を吸収するように構成された量子化テーブルの値で
逆数の乗算をすることによって量子化演算を行なう。す
なわち、ＤＣＴ演算係数を簡単な整数比に変え、整数比
として表されたことによって生ずる各出力のゲインの変
化分は量子化装置５１において吸収する。本実施例で
は、量子化テーブルを所定数倍（後述）することによっ
てゲインの変化分を量子化装置５１において吸収するよ
うにしている。ところで、このような量子化テーブルを
用いた場合、一見すると従来のものと比べて量子化演算
のbit幅が、従来のものよりも多く必要であるかのよう
にも考えられるが、実際には、量子化演算には、逆数の
乗算であるため、係数（例えば、７）の逆数も、７×２
／COS(N/16)πの逆数も、ともに無限小数となるため、
丸め近似を必要とし、ほぼ同じ程度の誤差を含む。すな
わち、従来のCOS係数を２進歩の小数で表現した時点で
丸め誤差が乗ってしまうので、整数の比に置き変えても
誤差を押さえるためにbit幅を大きくする必要はない。
【０２０７】上記データ変換演算装置５０により実行さ
れるシリアルＤＣＴ演算を以下に説明するシリアル演算
によって行なう。
【０２０８】データ変換演算装置５０における動作（図
５、図６） データ変換演算装置５０の基本的な動作は図３２に示す
従来例と同様であるが、このデータ変換演算装置５０に
おけるシリアル演算では後述するように一次元当りのゲ
インが65/64倍、二次元では4225/4096倍のゲインが変化
しているので、量子化時にその補正を行なうように量子
化テーブルを4225/4096倍して、その値で除算（逆数の
乗算）することによって補正を行なう。
【０２０９】以下、この演算について説明する。
【０２１０】ステージＩの演算回路６１の出力について
は、図３９及び図４３に示す従来例と同様であるので以
後、以下のように記する。
【０２１１】 ｆ0+ｆ7=ａ0、ｆ0-ｆ7=ｂ0、ｆ1+ｆ6=ａ1、ｆ1-ｆ6=ｂ
1、ｆ2+ｆ5=ａ2、ｆ2-ｆ5=ｂ2、ｆ3+ｆ4=ａ3、ｆ3-ｆ4=
ｂ3 まず、図４３に示す従来例においてＦ0〜Ｆ7がａ0〜ａ3
およびｂ0〜ｂ3によってどのように表わされていたかを
示す。
【０２１２】 Ｆ0＝（７２４ａ0＋７２４ａ1＋７２４ａ2＋７２４ａ3）×２０４８ Ｆ4＝（７２４ａ0−７２４ａ1−７２４ａ2＋７２４ａ3）×２０４８ Ｆ2＝（４７３ａ0＋１９２ａ1−１９２ａ2−４７３ａ3）×４０９６ Ｆ6＝（１９２ａ0−４７３ａ1＋４７３ａ2−１９２ａ3）×４０９６ Ｆ1＝（２９５ｂ0＋１６８３３ｂ1＋２５８８３ｂ2＋１５１０４ｂ3）×１６ Ｆ7＝（−１５１０４ｂ0＋２５８８３ｂ1−１６８３３ｂ2＋２５５０ｂ3） ×１６ Ｆ3＝（−１８１７６ｂ0−６４２５５ｂ1−１２８１５ｂ2＋２７２６４ｂ3） ×１６ Ｆ5＝（２７２６４ｂ0＋１２８１５ｂ1−６４２５５ｂ2＋１８１７６ｂ3） ×１６ この式を以下のように近似し簡略化する。
【０２１３】 Ｆ0＝（９２ａ0＋９２ａ1＋９２ａ2＋９２ａ3）×１２８ Ｆ4＝（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）×１２８ Ｆ2＝（６０ａ0＋２５ａ1−２５ａ2−６０ａ3）×２５６ Ｆ6＝（２５ａ0−６０ａ1＋６０ａ2−２５ａ3）×２５６ Ｆ1＝（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ3）×６×３２ Ｆ7＝（−８５ｂ0＋７２ｂ1−４８ｂ2＋１７ｂ3）×６×３２ Ｆ3＝（−４８ｂ0−８５ｂ1−１７ｂ2＋７２ｂ3）×６×３２ Ｆ5＝（７２ｂ0＋１７ｂ1−８５ｂ2＋４８ｂ3）×６×３２ ここで、各係数の比は従来のものと、ほぼ同等であるの
で各出力Ｆ0〜Ｆ7の比はほぼ同等と考えられるが、その
出力のゲインがどのように変化しているかについて考察
してみる。
【０２１４】出力Ｆ0についてみると本来のＤＣＴの計
算式では、出力Ｆ0は入力ｆ0〜ｆ7の和の2√2倍となっ
ているが、この比率では２のべきを除いて２３倍となっ
ている。２のべき分は、取り込みのタイミングをずらす
ことによって無視できるので２３に2√2を乗ずると約６
５となる。よってゲインは65/64倍となっていることが
わかる。
【０２１５】このような演算式によりＤＣＴ変換を行な
うことにより、演算に必要な回路構成としてフリップフ
ロップ（ＦＦ）７０個、１ Add unit ５２個で済む。ま
た図７にあるようなタイミングによって一次元の処理を
行なうことができる。但し、図７はＦ0、Ｆ4についての
タイミングであり、他については最終出力については同
じであるが各ステージにおける出力に関しては異なる。
【０２１６】実際には上記の演算式をさらに以下のよう
に変形して回路を構成する。
【０２１７】 Ｆ0＝（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２×８×４６ Ｆ4＝（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２×８×４６ Ｆ6＝（（ａ0−ａ3）×４０−（ａ1−ａ2）×９６）×２×８×１０ Ｆ2＝（（ａ0−ａ3）×９６＋（ａ1−ａ2）×４０）×２×８×１０ Ｆ7＝（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２ −（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）×１２ Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６ −（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×１２ Ｆ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×６ −（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×４）×１２ Ｆ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×２ −（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×１０）×１２ 以下、上記演算式に従って構成されたデータ変換演算装
置５０の動作を説明する。
【０２１８】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージＩの演算回路６１において加算器８
１ａに入力データｆ0とｆ7、加算器８１ｂに入力データ
ｆ1とｆ6、加算器８１ｃに入力データｆ2とｆ5、加算器
８１ｄに入力データｆ3とｆ4、減算器８１ｅに入力デー
タｆ3とｆ4、減算器８１ｆに入力データｆ2とｆ5、減算
器８１ｇに入力データｆ1とｆ6、減算器８１ｈに入力デ
ータｆ0とｆ7が入力される。これにより加算器８１ａは
入力データｆ0とｆ7の加算結果を出力し、加算器８１ｂ
は入力データｆ1とｆ6の加算結果を出力し、加算器８１
ｃは入力データｆ2とｆ5の加算結果ｆ2＋ｆ5を出力し、
加算器８１ｄは入力データｆ3とｆ4の加算結果を出力す
るようになる。また、減算器８１ｅは入力データｆ3と
ｆ4の減算結果を出力し、減算器８１ｆは入力データｆ2
とｆ5の減算結果を出力し、減算器８１ｇは入力データ
ｆ1とｆ6の減算結果を出力し、減算器８１ｈは入力デー
タｆ0とｆ7の減算結果を出力するようになる。この場合
の入力データは、図７に示すように７bitと１bitのサイ
ンビットの８bitのデータからなっている。また、出力
データは、図７Ｉに示すように７＋１bitと１bitのサイ
ンビットからなっている。
【０２１９】次いで、ステージIIの演算回路６２に進
む。この演算回路６２のシリアル演算器８２ａ〜８２ｈ
には、ステージＩの演算回路６１で加算あるいは減算さ
れた加減算結果ａ0、ｂ0、ａ1、ｂ1、ａ2、ｂ2、ａ3、
ｂ3が入力データとして与えられる。上記演算器８２ａ
では、係数を簡単な整数比に近似した場合のＤＣＴシリ
アル演算式Ｆ0＝（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）
×１６）×２×８×４６及び、Ｆ4＝（（ａ0＋ａ3）×
１６−（ａ1＋ａ2）×１６）×２×８×４６に共通する
（ａ0＋ａ3）×１６の演算を実行する。この場合、演算
器８２ａには、加算器８１ａの出力（ａ0）と加算器８
１ｄの出力（ａ3）とが入力され、加算器８２ａ1でこれ
ら入力を加算し、この加算結果がシフタ８２ａ2に与え
られる。シフタ８２ａ2からは、図７Ｉに示すように、
３個のフリップフロップの動作だけ遅延して出力され
る。また上記演算器８２ｂでは、係数を簡単な整数比に
近似した場合のＤＣＴシリアル演算式Ｆ0＝（（ａ0＋ａ
3）×１６＋（ａ1＋ａ2）×１６）×２×８×４６及
び、Ｆ4＝（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１
６）×２×８×４６に共通する（ａ1＋ａ2）×１６の演
算を実行する。この場合、演算器８２ｂには、加算器８
１ｂの出力（ａ1）と加算器８１ｃの出力（ａ2）とが入
力され、加算器８２ｂ1でこれら入力を加算し、この加
算結果がシフタ８２ｂ2に与えられる。シフタ８２ｂ2か
らは、図７Ｉに示すように、３個のフリップフロップの
動作だけ遅延して出力される。
【０２２０】また上記演算器８２ｃでは、係数を簡単な
整数比に近似した場合のＤＣＴシリアル演算式Ｆ6＝
（（ａ0−ａ3）×４０−（ａ1−ａ2）×９６）×２×８
×１０及び、Ｆ2＝（（ａ0−ａ3）×９６＋（ａ1−ａ
2）×４０）×２×８×１０の（ａ1−ａ2）×９６と
（ａ1−ａ2）×４０の演算を実行する。この場合、演算
器８２ｃには、加算器８１ｂの出力（ａ1）と加算器８
１ｃの出力（ａ2）とが入力され、減算器８２ｃ1で加算
器８１ｂの出力から加算器８１ｃの出力で減算すると
（ａ1−ａ2）が求められる。この減算器８２ｃ1の出力
をシフタ８２ｃ2に与え、このシフタ８２ｃ2の第１番目
のフリップフロップの出力とシフタ８２ｃ2の出力を加
算器８２ｃ3により加算し、またシフタ８２ｃ2の第２番
目のフリップフロップの出力と加算器８２ｃ3の出力を
８２ｃ4により加算することにより（ａ1−ａ2）×４０
と（ａ1−ａ2）×９６が求められることになる。この場
合、図７の入力に示す入力データに対して演算器８２ｃ
では、同図IIに示すタイミングで上述の演算結果を出力
データとして発生するようになる。また上記演算器８２
ｄでは、係数を簡単な整数比に近似した場合のＤＣＴシ
リアル演算式Ｆ6＝（（ａ0−ａ3）×４０−（ａ1−ａ
2）×９６）×２×８×１０及び、Ｆ2＝（（ａ0−ａ3）
×９６＋（ａ1−ａ2）×４０）×２×８×１０の（ａ0
−ａ3）×４０と（ａ0−ａ3）×９６の演算を実行す
る。この場合、演算器８２ｄには、加算器８１ａの出力
（ａ0）と加算器８１ｄの出力（ａ3）とが入力され、減
算器８２ｄ1で加算器８１ａの出力を加算器８１ｄの出
力で減算すると（ａ0−ａ3）が求められる。この減算器
８２ｄ1の出力をシフタ８２ｄ2に与え、このシフタ８２
ｄ2の第１番目のフリップフロップの出力とシフタ８２
ｄ2の出力を加算器８２ｄ3により加算し、またシフタ８
２ｄ2の第２番目のフリップフロップの出力と加算器８
２ｄ3の出力を８２ｄ4により加算することにより（ａ0
−ａ3）×４０と（ａ0−ａ3）×９６が求められること
になる。この場合、図７の入力に示す入力データに対し
て演算器８２ｄでは、同図IIに示すタイミングで上述の
演算結果を出力データとして発生するようになる。
【０２２１】一方、上記演算器８２ｅでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の６８×ｂ0の演算及び、Ｆ3＝
（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６−
（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×
１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×
２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ2））×
２）×４）×１２の９６×ｂ0の演算を実行する。この
場合、演算器８２ｅのシフタ８２ｅ1には、減算器８１
ｅの出力（ｂ0）が入力され、シフタ８２ｅ1の第３番目
のフリップフロップの出力が加算器８２ｅ2により加算
されるとともに、この加算結果がシフタ８２ｅ3により
１クロック遅延して出力され、また、シフタ８２ｅ1の
第１番目のフリップフロップの出力と第５番目のフリッ
プフロップの出力が加算器８２ｅ4により加算されて、
６８×ｂ0及び９６×ｂ0が求められることになる。この
場合、図７の入力に示す入力データに対して演算器８２
ｅでは、同図IIに示すタイミングで上述の演算結果を出
力データとして発生するようになる。
【０２２２】また、上記演算器８２ｆでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の４８×（ｂ2−ｂ1）の演算及び、
Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×
６−（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×
４）×１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ
1））×２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ
2））×２）×４）×１２の６８×（ｂ2−ｂ1）の演算
を実行する。この場合、演算器８２ｆには、減算器８１
ｆの出力（ｂ1）と減算器８１ｇの出力（ｂ2）が入力さ
れ、減算器８２ｆ1で加算器８１ｇの出力を加算器８１
ｆの出力で減算すると（ｂ2−ｂ1）が求められる。この
減算器８２ｆ1の出力をシフタ８２ｆ2に与え、このシフ
タ８２ｆ2の第２番目のフリップフロップの出力と第３
番目のフリップフロップの出力を加算器８２ｆ3により
加算し、またシフタ８２ｆ2の出力と減算器８２ｆ1の出
力を８２ｆ4により加算することにより（ｂ2−ｂ1）×
４８と（ｂ2−ｂ1）×６８が求められることになる。こ
の場合、図７の入力に示す入力データに対して演算器８
２ｆでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。
【０２２３】また、上記演算器８２ｇでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の４８×（ｂ1＋ｂ2）の演算及び、
Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×
６−（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×
４）×１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ
1））×２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ
2））×２）×４）×１２の６８×（ｂ1＋ｂ2）の演算
を実行する。この場合、演算器８２ｇには、減算器８１
ｆの出力（ｂ1）と減算器８１ｇの出力（ｂ2）が入力さ
れ、加算器８２ｇ1で加算器８１ｆの出力と加算器８１
ｇの出力を加算すると（ｂ1＋ｂ2）が求められる。この
加算器８２ｇ1の出力をシフタ８２ｇ2に与え、このシフ
タ８２ｇ2の第２番目のフリップフロップの出力と第３
番目のフリップフロップの出力を加算器８２ｇ3により
加算し、またシフタ８２ｇ2の出力と加算器８２ｇ1の出
力を８２ｇ4により加算することにより（ｂ1＋ｂ2）×
４８と（ｂ1＋ｂ2）×６８が求められることになる。こ
の場合、図７の入力に示す入力データに対して演算器８
２ｇでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。
【０２２４】また、上記演算器８２ｈでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の６８×ｂ3の演算及び、Ｆ3＝
（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６−
（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×
１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×
２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ2））×
２）×４）×１２の９６×ｂ3の演算を実行する。この
場合、演算器８２ｈのシフタ８２ｈ1には、減算器８１
ｈの出力（ｂ3）が入力され、シフタ８２ｈ1の第３番目
のフリップフロップの出力と第４番目のフリップフロッ
プの出力が加算器８２ｈ2により加算されるとともに、
この加算結果がシフタ８２ｈ3により１クロック遅延し
て出力され、また、シフタ８２ｈ1の第１番目のフリッ
プフロップの出力と第５番目のフリップフロップの出力
が加算器８２ｈ4により加算されて、６８×ｂ3及び９６
×ｂ3が求められることになる。この場合、図７の入力
に示す入力データに対して演算器８２ｈでは、同図IIに
示すタイミングで上述の演算結果を入力データとして発
生するようになる。
【０２２５】次いで、ステージIIIの演算回路６３に進
む。この演算回路６３では、ステージIIの演算回路６２
の演算器８２ａ、８２ｂの出力が加算器８３ａおよび減
算器８３ｂに与えられ、同様にして演算器８２ｃ、８２
ｄの出力が減算器８３ｃ及び加算器８３ｄに与えられ、
さらに演算器８２ｅ、８２ｆの出力が加算器８３ｅ及び
減算器８３ｆに、演算器８２ｇ、８２ｈの出力が減算器
８３及び加算器８３ｈに与えられる。これにより、加算
器８３ａは、ステージIIの演算回路８２の演算器８２ａ
と演算器８２ｂの出力を加算した結果（（ａ0＋ａ3）×
１６＋（ａ1＋ａ2）×１６）×２を出力し、減算器８３
ｂはステージIIの演算回路６２の演算器８２ａから演算
器８２ｂの出力を減算した結果（（ａ0＋ａ3）×１６−
（ａ1＋ａ2）×１６）×２を出力し、減算器８３ｃはス
テージIIの演算回路６２の演算器８２ｃから演算器８２
ｄの出力を減算した結果（（ａ0−ａ3）×４０−（ａ1
−ａ2）×９６）×２を出力し、加算器８３ｄは、ステ
ージIIの演算回路６２の演算器８２ｃと演算器８２ｄの
出力を加算した結果（（ａ0−ａ3）×９６＋（ａ1−ａ
2）×４０）×２を出力するようになる。また、加算器
８３ｅは、ステージIIの演算回路８２の演算器８２ｅと
演算器８２ｆの出力を加算した結果（４８×（ｂ2−ｂ
1）＋６８×ｂ0）×２を出力し、減算器８３ｆはステー
ジIIの演算回路６２の演算器８２ｅから演算器８２ｆの
出力を減算した結果（９６×ｂ0−６８×（ｂ2−ｂ
1））×２を出力し、減算器８３ｇはステージIIの演算
回路６２の演算器８２ｇから演算器８２ｈの出力を減算
した結果（９６×ｂ3−６８×（ｂ1＋ｂ2））×２を出
力し、加算器８３ｈは、ステージIIの演算回路６２の演
算器８２ｇと演算器８２ｈの出力を加算した結果（４８
×（ｂ1＋ｂ2）＋６８×ｂ3）×２を出力するようにな
る。この場合、図７の入力データに対して各加算器８３
ａ、８３ｄ、８３ｅ、８３ｈ及び減算器８３ｂ、８３
ｃ、８３ｆ、８３ｇでは、同図IIIに示すタイミング
で、それぞれの演算結果を出力するようになる。
【０２２６】次いで、ステージIVの演算回路６４に進
む。この演算回路６４では、ステージIIIの演算回路６
３の加算器８３ａの出力が演算器８４ａに与えられ、同
様にして減算器８３ｂの出力が演算器８４ｂに、減算器
８３ｃの出力が演算器８４ｃに、加算器８３ｄの出力が
演算器８４ｄに、加算器８３ｅの出力が演算器８４ｅ
に、減算器８３ｆの出力が演算器８４ｆに、減算器８３
ｇの出力が演算器８４ｇに、加算器８３ｈの出力が演算
器８４ｈにそれぞれ与えられる。これにより、演算器８
４ａは、ステージIIIの演算回路６３の加算器８３ａの
出力（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２
に対して×８×４６の演算を実行し、その演算結果を出
力データＦ0として出力する。また、演算器８４ｂは、
ステージIIIの演算回路６３の減算器８３ｂの出力
（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２に対
して×８×４６の演算を実行し、その演算結果を出力デ
ータＦ4として出力する。同様に、演算器８４ｃは、ス
テージIIIの演算回路６３の減算器８３ｃの出力（（ａ0
−ａ3）×４０−（ａ1−ａ2）×９６）×２に対して×
８×１０の演算を実行し、その演算結果を出力データＦ
6として出力する。また、演算器８４ｄは、ステージIII
の演算回路６３の加算器８３ｄの出力（（ａ0−ａ3）×
９６＋（ａ1−ａ2）×４０）×２に対して×８×１０の
演算を実行し、その演算結果を出力データＦ2として出
力する。
【０２２７】また、ｏｄｄ側においては、演算器８４ｅ
のシフタ８２ｅ1には加算器８３ｅの出力（（４８×
（ｂ2−ｂ1）＋６８×ｂ0）×２）が入力され、このシ
フタ８４ｅ1の出力と加算器８３ｅの出力を加算器８４
ｅ2で加算し、また、後述するシフタ８４ｈ1の第１番目
のフリップフロップの出力から、この加算器８４ｅ2の
出力を減算器８４ｅ3で減算する。減算器８４ｅ3の出力
はシフタ８４ｅ4に与えられ、このシフタ８４ｅ4の出力
から減算器８４ｅ3の出力を減算器８４ｅ5により減算
し、その演算結果を出力データＦ7として出力する。ま
た、演算器８４ｆのシフタ８２ｆ1には減算器８３ｆの
出力（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）が入
力され、このシフタ８４ｆ1の第１番目のフリップフロ
ップの出力と減算器８３ｆの出力を加算器８４ｆ2で加
算する。また、後述する加算器８４ｇ2の出力から、こ
のシフタ８４ｆ1の出力を、この減算器８４ｆ3で減算す
る。減算器８４ｆ3の出力はシフタ８４ｆ4に与えられ、
このシフタ８４ｆ4の出力から減算器８４ｆ3の出力を減
算器８４ｆ5により減算し、その演算結果を出力データ
Ｆ3として出力する。また、演算器８４ｇのシフタ８２
ｇ1には減算器８３ｇの出力（（９６×ｂ3−６８×（ｂ
1＋ｂ2））×２）が入力され、このシフタ８４ｇ1の第
１番目のフリップフロップの出力と減算器８３ｇの出力
を加算器８４ｇ2で加算する。また、加算器８４ｆ2の出
力と、このシフタ８４ｇ1の出力を、この加算器８４ｇ3
で加算する。加算器８４ｇ3の出力はシフタ８４ｇ4に与
えられ、このシフタ８４ｇ4の出力から加算器８４ｇ3の
出力を減算器８４ｇ5により減算し、その演算結果を出
力データＦ5として出力する。また、演算器８４ｈのシ
フタ８２ｈ1には加算器８３ｈの出力（（４８×（ｂ1＋
ｂ2）＋６８×ｂ3）×２）が入力され、このシフタ８４
ｈ1の出力と加算器８３ｈの出力を加算器８４ｈ2で加算
し、また、シフタ８４ｅ1の第１番目のフリップフロッ
プの出力と、この加算器８４ｈ2の出力を加算器８４ｈ3
で減算する。加算器８４ｈ3の出力はシフタ８４ｈ4に与
えられ、このシフタ８４ｈ4の出力から加算器８４ｈ3の
出力を減算器８４ｈ5により減算し、その演算結果を出
力データＦ1として出力する。この場合、上記ステージI
Vの演算回路６４の各演算器８４ａ〜８４ｈでは図７の
入力データに対してシリアル演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データＦ0〜F7と
して発生するようになようになる。
【０２２８】以上の説明は、図５に示すＤＣＴ演算処理
の場合であるが、図６に示すデータ変換演算装置５０に
よる逆ＤＣＴ演算処理の場合も上述したＤＣＴ演算処理
の場合と同様である。
【０２２９】この場合は図４に示すように入力データＦ
0〜Ｆ7がステージIVの演算回路７４〜ステージＩの演算
回路７１の順で与えられるようになる。
【０２３０】図７は、データ変換演算装置５０の入力か
ら出力までのタイミングチャートであり、ステージＩの
演算回路６１〜ステージIVの演算回路６４の動作を総合
した場合のタイミングチャートを示している。本実施例
では、２のべきにとらわれずにＤＣＴの演算係数を整数
値に置き換え、そのゲイン変化分を量子化装置５１によ
って吸収するようにすることによって図５及び図６に示
すように回路規模を大幅に小さくすることができ、８bi
tのデータを入力した場合、１ライン当りの処理周期を
２１クロックに減少させることができる。
【０２３１】なお、上述の例は一次元の場合であり、画
素等の二次元の場合には、この処理を縦、横２度行うこ
とによって実現するようにする。
【０２３２】データ変換演算装置１１０、１２０におけ
る動作（図９、図１０） データ変換演算装置１１０、１２０の基本的な動作は図
５及び図６に示したデータ変換演算装置５０と同様であ
るが、ステージがＩ〜IIIとなっており、かつステージI
Iのｏｄｄ側がＤＣＴ演算式をそのままハードウェア化
したシリアル回路１００により構成されているためこの
部分の動作は異なっている。まず、シリアル回路１００
の動作について説明し、次いで、データ圧縮時のデータ
変換演算装置１１０の全体の動作を述べる。
【０２３３】前記図８のデータ変換演算装置５０の破線
内の演算について、入力をｂ0〜ｂ3、出力をｘ0〜ｘ3と
して考えてみる。同図中破線内の演算は以下のような式
で表わすことができる。
【０２３４】 ｘ0＝３２×（−８５ｂ0＋７２ｂ1−４８ｂ2＋１７ｂ3） ｘ1＝３２×（−４８ｂ0−８５ｂ1−１７ｂ2＋７２ｂ3） ｘ2＝３２×（７２ｂ0−１７ｂ1＋８５ｂ2＋４８ｂ3） ｘ3＝３２×（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ3） 上記の式により、ｘ0〜ｘ3は各入力ｂ0〜ｂ3に対して、
１７、４８、７２、８５という一定の数値を乗じた値の
加減算によって得られることがわかる。この場合、上記
式に示すように、演算式のうち本来括弧内だけの比率で
求めればよいにもかかわらず従来のシリアル演算を行な
う場合には加減算及びバタフライ演算を用いていたため
×３２が必要となり、結果的には３２＝２5としてフリ
ップフロップ（ＦＦ）５段分の冗長性が存在していた。
【０２３５】上記式の係数１７、４８、７２、８５の比
率を同じままで高速化した回路が図８に示すシリアル回
路１００である。
【０２３６】図１１のデータ変換演算装置１１０及びデ
ータ変換演算装置１２０のシリアル回路１００につい
て、入力をｂ0〜ｂ3、出力をｘ0〜ｘ3として考えてみ
る。図８に示すような回路構成にすると、各出力ｘ0〜
ｘ3は以下のような式によって表わされる。
【０２３７】 ｘ0＝４×（−８５ｂ0＋７２ｂ1−４８ｂ2＋１７ｂ3） ｘ1＝４×（−４８ｂ0−８５ｂ1−１７ｂ2＋７２ｂ3） ｘ2＝４×（７２ｂ0−１７ｂ1＋８５ｂ2＋４８ｂ3） ｘ3＝４×（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ3） 従来の式と比べてゲインは４／３２＝１／８＝２-3倍異
なっている。つまり、２-3から３クロック従来のものよ
りも速く出力することがわかる。ここでは、破線内のみ
を高速化したため偶数成分Ｆ0、Ｆ2、Ｆ4、Ｆ6と出力タ
イミングおよびゲインが異なってしまうので、タイミン
グおよびゲインを揃えるために、偶数成分側から不必要
なシフトレジスタを取り去った構成図が図１１である。
またその時のタイミングチャートが図１４であり、入力
から出力まで２３クロックによって行なう。
【０２３８】以下、上記演算式をそのままハードウェア
化したシリアル回路１００の動作を説明する。
【０２３９】図１１において、シリアル回路１００の前
段部分を構成するシリアル回路１０１のシリアル演算器
１０１ｅ〜１０１ｈには、図９のステージＩの演算回路
９１で減算された減算結果ｂ0、ｂ1、ｂ2、ｂ3が入力デ
ータとして与えられ、各入力ｂ0〜ｂ3に共通な係数を２
のべきにある数値をかけた形で表現した場合の該数値の
部分が演算される。すなわち、上記シリアル演算器１０
１ｅでは、入力ｂ0が入力されると、この入力ｂ0をシフ
トあるいはシフト加算を行なうことによって各入力ｂ0
〜ｂ3に共通な係数１７、８５、４８、７２を２のべき
にある数値（本実施例では、２、４２、６、１８）をか
けた形で表現した場合の該数値の部分が作成される。こ
の場合、上記式に示すようにＤＣＴ演算式を展開して各
入力に共通な係数１７、８５、４８、７２が得られたと
すると、図１の原理説明（II）で説明したように係数１
７は１６＋１、係数８５は４２×２1＋１、係数４８は
６×２3、係数７２は１８×２2と表現し、この数値２、
４２、６、１８の部分（図１の破線内の数値参照）をシ
リアル演算器１０１ｅにより演算する。これにより、シ
リアル演算器１０１ｅのシフタ１０１ｅ1の第１番目の
フリップフロップから１個のフリップフロップの動作だ
け遅延して出力された「２」が、入力ｂ0とシフタ１０
１ｅ1の第１番目のフリップフロップの出力を加算する
ことによって加算器１０１ｅ5から「４２」が、入力ｂ0
とシフタ１０１ｅ1の第１番目のフリップフロップの出
力を加算することによって加算器１０１ｅ2から「６」
が、入力ｂ0とシフタ１０１ｅ1の出力を加算することに
よって加算器１０１ｅ3から「１８」がそれぞれ出力さ
れることになる。同様に、上記シリアル演算器１０１ｆ
では、入力ｂ1がシフトあるいはシフト加算されること
によって、シリアル演算器１０１ｆのシフタ１０１ｆ1
の第１番目のフリップフロップから「２」が、入力ｂ0
と加算器１０１ｅ4の出力を加算して加算器１０１ｆ5か
ら「４２」が、加算器１０１ｆ2から「６」が、加算器
１０１ｆ3から「１８」がそれぞれ出力されることにな
る。また、上記シリアル演算器１０１ｇでは、入力ｂ2
がシフトあるいはシフト加算されることによって、シリ
アル演算器１０１ｇのシフタ１０１ｇ1の第１番目のフ
リップフロップから「２」が、加算器１０１ｇ5から
「４２」が、加算器１０１ｇ2から「６」が、加算器１
０１ｇ3から「１８」がそれぞれ出力されることにな
り、上記シリアル演算器１０１ｈでは、入力ｂ3がシフ
トあるいはシフト加算されることによって、シリアル演
算器１０１ｈのシフタ１０１ｈ1の第１番目のフリップ
フロップから「２」が、加算器１０１ｈ5から「４２」
が、加算器１０１ｈ2から「６」が、加算器１０１ｈ3か
ら「１８」がそれぞれ出力されることになる。
【０２４０】上記シリアル演算器１０１ｅ〜１０１ｈで
演算されたＤＣＴ演算式の係数に相当する数値「２」、
「４２」、「６」、「１８」はシリアル回路１００の後
段部分を構成するシリアル回路１０２のシリアル演算器
１０２ｅ〜１０２ｈに入力され、各シリアル演算器１０
２ｅ〜１０２ｈは、シリアル演算器１０１ｅ〜１０１ｈ
により計算された係数出力に対してＤＣＴ演算式の横方
向に符号分を含めた加減算を順次行なって出力ｘ3〜ｘ0
として出力する。この場合、上記係数１７、８５、４
８、７２を２のべきにある数値をかけた形で表現したと
きの２のべきの部分は各シリアル演算器１０２ｅ〜１０
２ｈの加減算器への入力位置により調整されるととも
に、原理説明（II）で説明した理由から係数１７、８
５、４８、７２のうち、基本的に奇数のもの（係数１
７、８５）についての加減算を先に行なうようにする。
【０２４１】上記シリアル演算器１０２ｅでは、ＤＣＴ
演算式をそのままハードウェア化した場合のシリアル演
算式ｘ3＝４×（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ
3）を実行する。この場合、シリアル演算器１０２ｅの
加算器１０２ｅ1には、シリアル演算器１０１ｆの加算
器１０１ｆ2の出力とシリアル演算器１０１ｅのシフタ
１０１ｅ1の第１番目のフリップフロップの出力とが入
力され、加算器１０２ｅ1でこれら入力を加算し、この
加算器１０２ｅ1の出力とシリアル演算器１０１ｇの加
算器１０１ｇ3の出力を加算器１０２ｅ2で加算し、この
加算器１０２ｅ2の出力とシリアル演算器１０１ｈの加
算器１０１ｈ5の出力を加算器１０２ｅ3で加算し、この
加算器１０２ｅ3の出力と入力ｂ3を加算器１０２ｅ4で
加算し、この加算器１０２ｅ4の出力とシリアル演算器
１０１ｅのシフタ１０１ｅ1の第１番目のフリップフロ
ップの出力を加算器１０２ｅ5で加算すると出力ｘ3が求
められる。
【０２４２】また、上記シリアル演算器１０２ｆでは、
ＤＣＴ演算式をそのままハードウェア化した場合のシリ
アル演算式ｘ2＝４×（７２ｂ0−１７ｂ1＋８５ｂ2＋４
８ｂ3）を実行する。この場合、シリアル演算器１０２
ｆの減算器１０２ｆ1には、シリアル演算器１０１ｈの
加算器１０１ｈ2の出力とシリアル演算器１０１ｆのシ
フタ１０１ｆ1の第１番目のフリップフロップの出力と
が入力され、減算器１０２ｆ1で加算器１０１ｈ2の出力
からシフタ１０１ｆ1の第１番目のフリップフロップの
出力を減算し、この減算器１０２ｆ1の出力とシリアル
演算器１０１ｅの加算器１０１ｅ3の出力を加算器１０
２ｆ2で加算し、この加算器１０２ｆ2の出力とシリアル
演算器１０１ｇの加算器１０１ｇ5の出力を加算器１０
２ｆ3で加算し、この加算器１０２ｆ3の出力と入力ｂ2
を加算器１０２ｆ4で加算し、この加算器１０２ｆ4の出
力からシリアル演算器１０１ｆのシフタ１０１ｆ1の第
１番目のフリップフロップの出力を減算器１０２ｆ5で
減算すると出力ｘ2が求められる。
【０２４３】また、上記シリアル演算器１０２ｇでは、
ＤＣＴ演算式をそのままハードウェア化した場合のシリ
アル演算式ｘ1＝４×（−４８ｂ0−８５ｂ1−１７ｂ2＋
７２ｂ3）実行する。この場合、シリアル演算器１０２
ｇの加算器１０２ｇ1には、シリアル演算器１０１ｅの
加算器１０１ｅ2の出力とシリアル演算器１０１ｇのシ
フタ１０１ｇ1の第１番目のフリップフロップの出力と
が入力され、加算器１０２ｇ1でこれら入力を加算し、
次いで減算器１０２ｇ2でシリアル演算器１０１ｈの加
算器１０１ｈ3の出力から加算器１０２ｇ1の出力を減算
し、この減算器１０２ｇ2の出力からシリアル演算器１
０１ｆの加算器１０１ｆ5の出力を減算器１０２ｇ3で減
算し、この減算器１０２ｇ3の出力から入力ｂ1を減算器
１０２ｇ4で減算し、この減算器１０２ｇ4の出力からシ
リアル演算器１０１ｇのシフタ１０１ｇ1の第１番目の
フリップフロップの出力を減算器１０２ｇ5で減算する
と出力ｘ1が求められる。
【０２４４】また、上記シリアル演算器１０２ｈでは、
ＤＣＴ演算式をそのままハードウェア化した場合のシリ
アル演算式ｘ0＝４×（−８５ｂ0＋７２ｂ1−４８ｂ2＋
１７ｂ3）実行する。この場合、シリアル演算器１０２
ｈの減算器１０２ｈ1には、シリアル演算器１０１ｈの
シフタ１０１ｈ1の第１番目のフリップフロップの出力
とシリアル演算器１０１ｇの加算器１０１ｇ2の出力と
が入力され、減算器１０２ｈ1でシフタ１０１ｈ1の第１
番目のフリップフロップの出力から加算器１０１ｇ2の
出力を減算し、この減算器１０２ｈ1の出力とシリアル
演算器１０１ｆの加算器１０１ｆ3の出力を加算器１０
２ｈ2で加算し、この加算器１０２ｈ2の出力からシリア
ル演算器１０１ｅの加算器１０１ｅ5の出力を減算器１
０２ｈ3で減算し、この減算器１０２ｈ3の出力から入力
ｂ0を減算器１０２ｈ4で減算し、この減算器１０２ｈ4
の出力とシリアル演算器１０１ｈのシフタ１０１ｈ1の
第１番目のフリップフロップの出力を加算器１０２ｈ5
で加算すると出力ｘ0が求められる。
【０２４５】上記シリアル演算の場合、図１４の入力デ
ータに対してシリアル演算器１０２ｅ〜１０２ｈから
は、同図IIに示すタイミングで、それぞれの演算結果を
出力するようになる。
【０２４６】以下、上記シリアル回路１００を含んで構
成されたデータ圧縮時のデータ変換演算装置１１０の動
作を説明する。
【０２４７】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージＩの演算回路１１１において加算器
８１ａに入力データｆ0とｆ7、加算器８１ｂに入力デー
タｆ3とｆ4、加算器８１ｃに入力データｆ1とｆ6、加算
器８１ｄに入力データｆ2とｆ5、減算器８１ｅに入力デ
ータｆ0とｆ7、減算器８１ｆに入力データｆ3とｆ4、減
算器８１ｇに入力データｆ1とｆ6、減算器８１ｈに入力
データｆ2とｆ5が入力される。これにより加算器８１ａ
は入力データｆ0とｆ7の加算結果を出力し、加算器８１
ｂは入力データｆ3とｆ4の加算結果を出力し、加算器８
１ｃは入力データｆ1とｆ6の加算結果ｆ1＋ｆ6を出力
し、加算器８１ｄは入力データｆ2とｆ5の加算結果を出
力するようになる。また、減算器８１ｅは入力データｆ
0とｆ7の減算結果を出力し、減算器８１ｆは入力データ
ｆ3とｆ4の減算結果を出力し、減算器８１ｇは入力デー
タｆ1とｆ6の減算結果を出力し、減算器８１ｈは入力デ
ータｆ2とｆ5の減算結果を出力するようになる。この場
合の入力データは、図１４に示すように７bitと１bitの
サインビットの８bitのデータからなっている。また、
出力データは、図１４Ｉに示すように７＋１bitと１bit
のサインビットからなっている。
【０２４８】次いで、ステージIIの演算回路１１２に進
む。この演算回路１１２のｅｖｅｎ側のシリアル演算器
１１２ａ〜１１２ｄには、ステージＩの演算回路１１１
で加算された加算結果ａ0、ａ1、ａ2、ａ3が入力データ
として与えられ、ｏｄｄ側のシリアル回路１００には、
ステージＩの演算回路１１１で減算された減算結果ｂ
0、ｂ1、ｂ2、ｂ3が入力データとして与えられる。上記
演算器１１２ａでは、係数を簡単な整数比に近似した場
合のＤＣＴシリアル演算式Ｆ0＝（９２ａ0＋９２ａ1＋
９２ａ2＋９２ａ3）×１２８の括弧内の演算を実行す
る。この場合、シリアル演算器１１２ａの前段部を構成
する加算器８２ａ1には、加算器８１ａの出力と加算器
８１ｄの出力とが入力され、加算器８２ａ1でこれら入
力データを加算し、この加算結果がシフタ８２ａ2に与
えられる。また、上記シリアル演算器１１２ｂでは、係
数を簡単な整数比に近似した場合のＤＣＴシリアル演算
式Ｆ4＝（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）×１
２８の括弧内の演算を実行する。この場合、シリアル演
算器１１２ｂの前段部を構成する演算器１１２ｂには、
加算器８１ｂの出力と加算器８１ｃの出力とが入力さ
れ、加算器８２ｂ1でこれら入力データを加算し、この
加算結果がシフタ８２ｂ2に与えられる。これにより、
シフタ８２ａ2及びシフタ８２ｂ2からは３個のフリップ
フロップの動作だけ遅延して出力されることになる。
【０２４９】また、上記シリアル演算器１１２ｃでは、
係数を簡単な整数比に近似した場合のＤＣＴシリアル演
算式Ｆ6＝（２５ａ0＋６０ａ1−６０ａ2−２５ａ3）×
１２８の括弧内の演算を実行する。この場合、シリアル
演算器９２ｃの前段部を構成する演算器８２ｃには、加
算器８１ｂの出力と加算器８１ｃの出力とが入力され、
減算器８２ｃ1で加算器８１ｂの出力を加算器８１ｃの
出力で減算すると（ａ1−ａ2）が求められる。この減算
器８２ｃ1の出力をシフタ８２ｃ2に与え、このシフタ８
２ｃ2の第１番目のフリップフロップの出力とシフタ８
２ｃ2の出力を加算器８２ｃ3により加算し、また、シフ
タ８２ｃ2の第２番目のフリップフロップの出力と加算
器８２ｃ3の出力を加算器８２ｃ4により加算することに
より「２５」、「６０」が求められることになる。ま
た、上記シリアル演算器１１２ｄでは、係数を簡単な整
数比に近似した場合のＤＣＴシリアル演算式Ｆ2＝（６
０ａ0＋２５ａ1−２５ａ2−６０ａ3）×１２８の括弧内
の演算を実行する。この場合、シリアル演算器９２ｄの
前段部を構成する演算器８２ｄには、加算器８１ａの出
力と加算器８１ｄの出力とが入力され、減算器８２ｄ1
で加算器８１ａの出力を加算器８１ｄの出力で減算する
と（ａ0−ａ3）が求められる。この減算器８２ｄ1の出
力をシフタ８２ｄ2に与え、このシフタ８２ｄ2の第１番
目のフリップフロップの出力とシフタ８２ｄ2の出力を
加算器８２ｄ3により加算し、また、シフタ８２ｄ2の第
２番目のフリップフロップの出力と加算器８２ｄ3の出
力を加算器８２ｄ4により加算することにより「６
０」、「２５」が求められることになる。
【０２５０】次いで、上記演算器８２ａ〜８２ｄで求め
た演算結果は、シリアル演算器１１２ａ〜１１２ｄの後
段部を構成する加減算器に与えられる。具体的には、演
算器８２ａ、８２ｂの出力が加算器８３ａおよび減算器
８３ｂに与えられ、演算器８２ｃ、８２ｄの出力が減算
器８３ｃ及び加算器８３ｄに与えられ、さらに演算器８
２ｅ、８２ｆの出力が加算器８３ｅ及び減算器８３ｆ
に、演算器８２ｇ、８２ｈの出力が減算器８３及び加算
器８３ｈに与えられる。これにより、加算器８３ａは、
演算器８２ａと演算器８２ｂの出力を加算した結果（９
２ａ0＋９２ａ1＋９２ａ2＋９２ａ3）を出力し、減算器
８３ｂは、演算器８２ａから演算器８２ｂの出力を減算
した結果（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）を出
力し、減算器８３ｃは、演算器８２ｃから演算器８２ｄ
の出力を減算した結果（２５ａ0＋６０ａ1−６０ａ2−
２５ａ3）を出力し、加算器８３ｄは、演算器８２ｃと
演算器８２ｄの出力を加算した結果（６０ａ0＋２５ａ1
−２５ａ2−６０ａ3）を出力するようになる。この場
合、図１４の入力に示す入力データに対して演算器８３
ａ〜８３ｈでは、同図IIに示すタイミングで上述の演算
結果を出力データとして発生するようになる。
【０２５１】なお、ステージIIの演算回路１１２のｏｄ
ｄ側を構成するシリアル回路１００の動作は前述してい
る。
【０２５２】次いで、ステージIIIの演算回路１１３に
進む。この演算回路１１３では、ステージIIの演算回路
１１２の加算器８３ａの出力が演算器１１３ａに与えら
れ、同様にして減算器８３ｂの出力が演算器１１３ｂ
に、減算器８３ｃの出力が演算器１１３ｃに、加算器８
３ｄの出力が演算器１１３ｄに、シリアル回路１００の
出力ｘ0が演算器１１３ｅに、シリアル回路１００の出
力ｘ1が演算器１１３ｆに、シリアル回路１００の出力
ｘ2が演算器１１３ｇに、シリアル回路１００の出力ｘ3
が演算器１１３ｈにそれぞれ与えられる。これにより、
演算器１１３ａは、ステージIIの演算回路１１２の加算
器８３ａの出力（９２ａ0＋９２ａ1＋９２ａ2＋９２ａ
3）に対して×１２８の演算を実行し、出力Ｆ0のゲイン
１２８を与え、その演算結果を出力データＦ0として出
力する。また、演算器１１３ｂは、ステージIIの演算回
路１１２の減算器８３ｂの出力（９２ａ0−９２ａ1−９
２ａ2＋９２ａ3）に対して×１２８の演算を実行し、出
力Ｆ4のゲイン１２８を与え、その演算結果を出力デー
タＦ4として出力する。同様に、演算器１１３ｃは、ス
テージIIの演算回路１１２の減算器８３ｃの出力（２５
ａ0＋６０ａ1−６０ａ2−２５ａ3）に対して×１２８の
演算を実行し、出力Ｆ6のゲイン１２８を与え、その演
算結果を出力データＦ6として出力する。また、演算器
１１３ｄは、ステージIIの演算回路１１２の加算器８３
ｄの出力（６０ａ0＋２５ａ1−２５ａ2−６０ａ3）に対
して×１２８の演算を実行し、出力Ｆ2のゲイン１２８
を与え、その演算結果を出力データＦ2として出力す
る。
【０２５３】また、ｏｄｄ側においては、演算器１１３
ｅのシフタ８４ｅ4及び減算器８４ｅ5は、ステージIIの
シリアル回路１００の出力ｘ0に対して×３２の演算を
実行して出力Ｆ7のゲイン３２を与え、その演算結果を
出力データＦ7として出力する。また、演算器１１３ｆ
のシフタ８４ｆ4及び減算器８４ｆ5は、ステージIIのシ
リアル回路１００の出力ｘ1に対して×３２の演算を実
行して出力Ｆ3のゲイン３２を与え、その演算結果を出
力データＦ3として出力する。同様に、演算器１１３ｇ
のシフタ８４ｇ4及び減算器８４ｇ5は、ステージIIのシ
リアル回路１００の出力ｘ2に対して×３２の演算を実
行して出力Ｆ5のゲイン３２を与え、その演算結果を出
力データＦ5として出力する。また、演算器１１３ｈの
シフタ８４ｈ4及び減算器８４ｈ5は、ステージIIのシリ
アル回路１００の出力ｘ3に対して×３２の演算を実行
して出力Ｆ1のゲイン３２を与え、その演算結果を出力
データＦ1として出力する。この場合、上記ステージIII
の演算回路１１３の各演算器１１３ａ〜１１３ｈでは図
１４の入力データに対してシリアル演算を実行し、同図
IIIに示すタイミングで、その演算結果を出力データＦ0
〜F7として発生するようになる。 以上の説明は、ＤＣ
Ｔ演算処理の場合であるが、図１０に示すデータ伸張時
のデータ変換演算装置１２０による逆ＤＣＴ演算処理の
場合も上述したＤＣＴ演算処理の場合と同様である。
【０２５４】この場合は入力データがステージIIIの演
算回路１１３〜ステージＩの演算回路１１１の順で与え
られるようになる。すなわち、データ変換演算装置１１
０、１２０は、図１２に示すように制御装置５２（図
３）からのバス切換え信号によりバスセレクタ１３１〜
１３４を切り換えて各ステージＩ〜IIIの接続状態を切
換え、圧縮伸張両方のデータ変換演算を可能にする。
【０２５５】図１４は、データ変換演算装置１１０の入
力から出力までのタイミングチャートであり、ステージ
Ｉの演算回路１１１〜ステージIIIの演算回路１１３の
動作を総合した場合のタイミングチャートを示してい
る。本実施例では、ＤＣＴ演算式を展開することによっ
て各入力に共通な係数が表れるように係数を分割し、こ
のように展開したＤＣＴ演算式をバタフライ演算にとら
われずにそのままハードウェア化することによって偶数
成分側からタイミングおよびゲインを揃えるために設け
られたシフトレジスタを取り去ることができ、図１３に
示すデータ変換演算装置５０のタイミングチャートと比
較して明らかなように７bitのデータを入力した場合、
１ライン当りの処理周期を２６クロックから２３クロッ
クに減少させることができる。
【０２５６】データ変換演算装置１４０、１５０、１８
０、１９０における動作（図１５〜図２５） データ変換演算装置１４０、１５０、１８０、１９０の
基本的な動作は図９〜図１１に示したデータ変換演算装
置１１０、１２０と同様であるが、データ変換演算装置
１４０、１５０にあっては、ステージIIが基本原理（II
I）の考え方を適用したステージとなっており、特に、
ステージIIのｏｄｄ側がＤＣＴ演算式をそのままハード
ウェア化するとともに、複数段の加減算を一度に行なう
ように構成したシリアル回路１６０により構成されてい
るためこの部分の動作は異なっている。また、データ変
換演算装置１８０、１９０にあっては、ステージIIに加
えステージＩ及びステージIIIにも基本原理（III）の考
え方を適用することによって装置全体のクロック数が減
少している。
【０２５７】以下、シリアル回路１６０の動作について
説明し、次いで、データ圧縮伸張時のデータ変換演算装
置１４０、１５０の全体の動作及びデータ変換演算装置
１８０、１９０の全体の動作を述べる。
【０２５８】上記式の係数１７、４８、７２、８５の比
率を同じままで高速化した回路が前述した図１１に示す
シリアル回路１００である。
【０２５９】前記図１１のシリアル回路１００につい
て、入力をｂ0〜ｂ3、出力をｘ0〜ｘ3として考えてみる
と、前述したように各出力ｘ0〜ｘ3は以下のような式に
よって表わされる。
【０２６０】 ｘ0＝４×（−８５ｂ0＋７２ｂ1−４８ｂ2＋１７ｂ3） ｘ1＝４×（−４８ｂ0−８５ｂ1−１７ｂ2＋７２ｂ3） ｘ2＝４×（７２ｂ0−１７ｂ1＋８５ｂ2＋４８ｂ3） ｘ3＝４×（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ3） この式から分かるように、基本原理（II）に基づいてＤ
ＣＴ演算式をそのままハードウェア化したシリアル回路
１００を用いたとしても各出力ｘ0〜ｘ3の式には×４と
いう係数が残っており、本来必要とする演算式の括弧内
の値の４倍、つまり２クロック分遅れて演算値が出力さ
れることになる。また、この２クロック分遅れに対応し
てステージIIのｅｖｅｎ側にも２クロック遅延用のフリ
ップフロップ（ＦＦ）が必要であり回路規模のより一層
の減少が望まれている。
【０２６１】以下、ＤＣＴ演算式をそのままハードウェ
ア化するとともに、複数段の加減算を一度に行なうよう
に構成したシリアル回路１６０の動作を説明する。
【０２６２】図１７において、シリアル回路１６０の前
段部分を構成するシリアル回路１６１のシリアル演算器
１６１ｅ〜１６１ｈには、図１５のステージＩ又は図１
６のステージIIIで演算された演算結果Ａ、Ｂ、Ｃ、Ｄ
が入力データとして与えられ、各入力Ａ、Ｂ、Ｃ、Ｄに
共通な係数を２のべきにある数値をかけた形で表現した
場合の該数値の部分が演算される。この場合、基本的な
作成方法として入力Ａ〜Ｄに共通な係数を２のべきにあ
る数値をかけた形で表現した場合の係数（１７、８５、
４８、７２）の数値（２、４２、６、１８）を作成する
シリアル回路の原型をまず想定し、このシリアル回路が
フリップフロップ（ＦＦ）を有しないアダー（サブトラ
クタ）を含むように構成するようにする。ここでは、シ
リアル演算器１６１ｅ〜１６１ｈの加算器１６１ｅ2、
１６１ｆ2、１６１ｇ2、１６１ｈ2が、遅延用のフリッ
プフロップ（ＦＦ）を有しない構造の加算器により構成
される。また、後述するシリアル演算器１６２ｅ〜１６
２ｈにあっては、加減算器が削減されるとともに、加減
算器が遅延用のフリップフロップ（ＦＦ）を有しない構
造のものに置き換えられる。こうした構成をとることに
よって、実際に上記シリアル演算器１６１ｅ〜１６１ｈ
で計算される係数の数値の値は上記数値（２、４２、
６、１８）とは異なる値になっており、具体的には上記
シリアル演算器１６１ｅ〜１６１ｈでは各入力Ａ、Ｂ、
Ｃ、Ｄについてそれぞれ１倍、１２倍、８倍、１８倍、
４２倍した係数の数値を求めるようにしている。また、
後述するシリアル演算器１６２ｅ〜１６２ｈは、前記図
１１のシリアル回路１００のシリアル演算器１６２ｅ〜
１６２ｈのように入力に対し順次シフト加減算行なうも
のではなく、前段のシリアル演算器１６１ｅ〜１６１ｈ
の演算と一体となって所定の加減算を行なって、結果的
に上記式の括弧内の値（１７、４８、７２、８５）を出
力するものである。
【０２６３】すなわち、上記シリアル演算器１６１ｅで
は、入力Ａが入力されると、後段のシリアル演算器１６
２ｅ、１６２ｈで奇数値を作成するために先ず入力Ａの
一部はそのまま出力「１」され、またこの入力Ａをシフ
トあるいはシフト加算を行なうことによって、シリアル
演算器１６１ｅのシフタ１６１ｅ1の第２番目のフリッ
プフロップの出力と第１番目のフリップフロップの出力
を加算することによって加算器１６１ｅ3から「１２」
が、シフタ１６１ｅ1の３個のフリップフロップの動作
だけ遅延してシフタ１６１ｅ1から「８」が、入力Ａと
シフタ１６１ｅ1の３個のフリップフロップの動作だけ
遅延した出力を加算することによって加算器１６１ｅ4
から「１８」が、内部にフリップフロップ（ＦＦ）を有
しない加算器１６１ｅ2の出力と加算器１６１ｅ4の出力
を加算することによって加算器１６１ｅ5から「４２」
がそれぞれ出力されることになる。ここで、例えば４２
倍の値は、上述したように加算器１６１ｅ2の出力と加
算器１６１ｅ4から出力された１８倍の値とを加算した
ものを１クロック遅延させることにより求めることがで
きる。なお、加算器１６１ｅ2は単なるアダーであり内
部にフリップフロップ（ＦＦ）を持たないため、１クロ
ックの遅延は生じない。
【０２６４】同様に、上記シリアル演算器１６１ｆで
は、入力Ｂが入力されると、後段のシリアル演算器１６
２ｆ、１６２ｇで奇数値を作成するために先ず入力Ｂの
一部はそのまま出力「１」され、またこの入力Ｂをシフ
トあるいはシフト加算を行なうことによって、シリアル
演算器１６１ｆのシフタ１６１ｆ1の第２番目のフリッ
プフロップの出力と第１番目のフリップフロップの出力
を加算することによって加算器１６１ｆ3から「１２」
が、シフタ１６１ｆ1の３個のフリップフロップの動作
だけ遅延してシフタ１６１ｆ1から「８」が、入力Ｂと
シフタ１６１ｆ1の３個のフリップフロップの動作だけ
遅延した出力を加算することによって加算器１６１ｆ4
から「１８」が、内部にフリップフロップ（ＦＦ）を持
たず１クロックの遅延がない加算器１６１ｆ2の出力と
加算器１６１ｆ4の出力を加算することによって加算器
１６１ｆ5から「４２」がそれぞれ出力されることにな
る。
【０２６５】また、上記シリアル演算器１６１ｇでは、
入力Ｃが入力されると、後段のシリアル演算器１６２
ｆ、１６２ｇで奇数値を作成するために先ず入力Ｃの一
部はそのまま出力「１」され、またこの入力Ｃをシフト
あるいはシフト加算を行なうことによって、シリアル演
算器１６１ｇのシフタ１６１ｇ1の第２番目のフリップ
フロップの出力と第１番目のフリップフロップの出力を
加算することによって加算器１６１ｅ3から「１２」
が、シフタ１６１ｇ1の３個のフリップフロップの動作
だけ遅延してシフタ１６１ｇ1から「８」が、入力Ｃと
シフタ１６１ｇ1の３個のフリップフロップの動作だけ
遅延した出力を加算することによって加算器１６１ｇ4
から「１８」が、内部にフリップフロップ（ＦＦ）を持
たず１クロックの遅延がない加算器１６１ｅ2の出力と
加算器１６１ｅ4の出力を加算することによって加算器
１６１ｇ5から「４２」がそれぞれ出力されることにな
る。また、上記シリアル演算器１６１ｈでは、入力Ｄが
入力されると、後段のシリアル演算器１６２ｅ、１６２
ｈで奇数値を作成するために先ず入力Ｄの一部はそのま
ま出力「１」され、またこの入力Ｄをシフトあるいはシ
フト加算を行なうことによって、シリアル演算器１６１
ｈのシフタ１６１ｈ1の第２番目のフリップフロップの
出力と第１番目のフリップフロップの出力を加算するこ
とによって加算器１６１ｈ3から「１２」が、シフタ１
６１ｈ1の３個のフリップフロップの動作だけ遅延して
シフタ１６１ｈ1から「８」が、入力Ｄとシフタ１６１
ｈ1の３個のフリップフロップの動作だけ遅延した出力
を加算することによって加算器１６１ｈ4から「１８」
が、内部にフリップフロップ（ＦＦ）を持たず１クロッ
クの遅延がない加算器１６１ｈ2の出力と加算器１６１
ｈ4の出力を加算することによって加算器１６１ｈ5から
「４２」がそれぞれ出力されることになる。
【０２６６】上記シリアル演算器１６１ｅ〜１６１ｈで
演算されたＤＣＴ演算式の係数に対応する数値「１」、
「１２」、「８」、「１８」、「４２」はシリアル回路
１６０の後段部分を構成するシリアル回路１６２のシリ
アル演算器１６２ｅ〜１６２ｈに入力され、各シリアル
演算器１６２ｅ〜１６２ｈは、シリアル演算器１６１ｅ
〜１６１ｈにより計算された係数出力に対してＤＣＴ演
算式の横方向に符号分を含めた加減算を、複数段の加減
算で同一クロックで一度に行なって出力Ｏ1、Ｏ3、Ｏ
5、Ｏ7として出力する。この場合、上記係数１７、８
５、４８、７２を２のべきにある数値をかけた形で表現
したときの２のべきの部分は各シリアル演算器１６２ｅ
〜１６２ｈの加減算器への入力位置により調整されると
ともに、原理説明（III）に基づいて複数個の（複数段
の）加減算を同一クロックで行なうようにしているた
め、原理説明（II）で述べた理由から図１１では実現で
きなかった奇数倍の係数１７、８５の演算が実現可能に
なっている。これにより、ステージIIで必要とされる値
がＮｏ−ｗａｉｔで得られる。
【０２６７】上記シリアル演算器１６２ｅでは、ＤＣＴ
演算式をそのままハードウェア化し、かつ複数個の加減
算を同一クロックで行なうようにした場合のシリアル演
算式Ｏ1＝１７Ａ＋４８Ｂ＋７２Ｃ＋８５Ｄ を実行す
る。この場合、シリアル演算器１６２ｅの加算器１６２
ｅ1には、シリアル演算器１６１ｇの加算器１６１ｇ4の
出力とシリアル演算器１６１ｆの加算器１６１ｆ3の出
力が入力され、加算器１６２ｅ1でこれら入力が加算さ
れ、また、内部にフリップフロップ（ＦＦ）を有しない
加算器１６２ｅ2には、シリアル演算器１６１ｅのシフ
タ１６１ｅ1の出力とシリアル演算器１６１ｈの加算器
１６１ｈ5の出力が入力され、加算器１６２ｅ2でこれら
入力が１クロックの遅延なく加算される。また、内部に
フリップフロップ（ＦＦ）を有しない加算器１６２ｅ3
には、奇数値を作成するための入力Ａと入力Ｄが入力さ
れ、加算器１６２ｅ3でこれら入力Ａと入力Ｄが１クロ
ックの遅延なく加算される。この加算器１６２ｅ1の出
力と加算器１６２ｅ2の出力とが加算器１６２ｅ4で加算
され、さらにこの加算器１６２ｅ4の出力と加算器１６
２ｅ3の出力とが内部にフリップフロップ（ＦＦ）を有
しない加算器１６２ｅ5で１クロックの遅延なく加算さ
れると出力データＯ1が求められる。
【０２６８】また、上記シリアル演算器１６２ｆでは、
ＤＣＴ演算式をそのままハードウェア化し、かつ複数個
の加減算を同一クロックで行なうようにした場合のシリ
アル演算式Ｏ5＝７２Ａ＋１７Ｂ−８５Ｃ＋４８Ｄ を
実行する。この場合、シリアル演算器１６２ｆの加算器
１６２ｆ1には、シリアル演算器１６１ｅの加算器１６
１ｅ4の出力とシリアル演算器１６１ｈの加算器１６１
ｈ3の出力とが入力され、加算器１６２ｆ1でこれら入力
が加算され、また、内部にフリップフロップ（ＦＦ）を
有しない減算器１６２ｆ2には、シリアル演算器１６１
ｆのシフタ１６１ｆ1の出力とシリアル演算器１６１ｇ
の加算器１６１ｇ5の出力が入力され、減算器１６２ｆ2
でシフタ１６１ｆ1の出力から加算器１６１ｇ5の出力が
１クロックの遅延なく減算される。また、内部にフリッ
プフロップ（ＦＦ）を有しない減算器１６２ｆ3には、
入力Ｂと入力Ｃが入力され、減算器１６２ｆ3でこの入
力Ｂから入力Ｃが１クロックの遅延なく減算される。こ
の加算器１６２ｆ1の出力と減算器１６２ｆ2の出力とが
加算器１６２ｆ4で加算され、さらにこの加算器１６２
ｆ4の出力と減算器１６２ｆ3の出力とが内部にフリップ
フロップ（ＦＦ）を有しない加算器１６２ｆ5で１クロ
ックの遅延なく加算されると出力データＯ5が求められ
る。
【０２６９】また、上記シリアル演算器１６２ｇでは、
ＤＣＴ演算式をそのままハードウェア化し、かつ複数個
の加減算を同一クロックで行なうようにした場合のシリ
アル演算式Ｏ3＝−４８Ａ−８５Ｂ−１７Ｃ＋７２Ｄ
を実行する。この場合、上記シリアル演算器１６２ｇの
減算器１６２ｇ1には、シリアル演算器１６１ｈの加算
器１６１ｈ4の出力とシリアル演算器１６１ｅの加算器
１６１ｅ3の出力とが入力され、減算器１６２ｇ1で加算
器１６１ｈ4の出力から加算器１６１ｅ3の出力が減算さ
れ、また、内部にフリップフロップ（ＦＦ）を有しない
加算器１６２ｇ2には、シリアル演算器１６１ｇのシフ
タ１６１ｇ1の出力とシリアル演算器１６１ｆの加算器
１６１ｆ5の出力が入力され、加算器１６２ｇ2でこれら
入力が１クロックの遅延なく加算される。また、内部に
フリップフロップ（ＦＦ）を有しない加算器１６２ｇ3
には、入力Ｃと入力Ｂが入力され、加算器１６２ｇ3で
この入力Ｃと入力Ｂが１クロックの遅延なく加算され
る。この減算器１６２ｇ1の出力から加算器１６２ｇ2の
出力が減算器１６２ｇ4で減算され、さらにこの減算器
１６２ｇ4の出力から加算器１６２ｇ3の出力を内部にフ
リップフロップ（ＦＦ）を有しない減算器１６２ｇ5で
１クロックの遅延なく減算されると出力データＯ3が求
められる。
【０２７０】また、上記シリアル演算器１６２ｈでは、
ＤＣＴ演算式をそのままハードウェア化し、かつ複数個
の加減算を同一クロックで行なうようにした場合のシリ
アル演算式Ｏ7＝−８５Ａ＋７２Ｂ−４８Ｃ＋１７Ｄ
を実行する。この場合、上記シリアル演算器１６２ｈの
減算器１６２ｈ1には、シリアル演算器１６１ｆの加算
器１６１ｆ4の出力とシリアル演算器１６１ｇの加算器
１６１ｇ3の出力とが入力され、減算器１６２ｈ1で加算
器１６１ｆ4の出力から加算器１６１ｇ3の出力が減算さ
れ、また、内部にフリップフロップ（ＦＦ）を有しない
減算器１６２ｈ2には、シリアル演算器１６１ｈのシフ
タ１６１ｈ1の出力とシリアル演算器１６１ｅの加算器
１６１ｅ5の出力が入力され、減算器１６２ｈ2でシフタ
１６１ｈ1の出力から加算器１６１ｅ5の出力が１クロッ
クの遅延なく減算される。また、内部にフリップフロッ
プ（ＦＦ）を有しない減算器１６２ｈ3には、入力Ｄと
入力Ａが入力され、内部にフリップフロップ（ＦＦ）を
有しない減算器１６２ｈ3で入力Ｄから入力Ａが１クロ
ックの遅延なく減算される。この加算器１６２ｈ1の出
力と減算器１６２ｈ2の出力が加算器１６２ｈ4で加算さ
れ、さらにこの加算器１６２ｈ4の出力と減算器１６２
ｈ3の出力とが内部にフリップフロップ（ＦＦ）を有し
ない加算器１６２ｈ5で１クロックの遅延なく加算され
ると出力データＯ7が求められる。
【０２７１】ここで、シリアル演算式Ｏ1＝１７Ａ＋４
８Ｂ＋７２Ｃ＋８５Ｄ を実行するシリアル演算器１６
２ｅを例に採り更に詳細な動作を説明する。上述したシ
リアル演算器１６２の加算処理により、シリアル演算器
１６２の各加算器１６２ｅ1〜１６２ｅ5の出力は以下の
ようになる。
【０２７２】 加算器１６２ｅ1＝（１８Ｃ＋１２Ｂ）×２＝３６Ｃ＋
２４Ｂ 加算器１６２ｅ2＝（８Ａ＋４２Ｄ） 加算器１６２ｅ3＝Ａ＋Ｄ 加算器１６２ｅ4＝（３６Ｃ＋２４Ｂ＋８Ａ＋４２Ｄ）
×２＝１６Ａ＋４８Ｂ＋７２Ｃ＋８４Ｄ 加算器１６２ｅ5＝１６Ａ＋４８Ｂ＋７２Ｃ＋８４Ｄ＋
Ａ＋Ｄ＝１７Ａ＋４８Ｂ＋７２Ｃ＋８５Ｄ 上記加算器１６２ｅ5の出力Ｏ1＝１７Ａ＋４８Ｂ＋７２
Ｃ＋８５Ｄと前記シリアル回路１００を用いたときの対
応する出力ｘ3＝４×（１７ｂ0＋４８ｂ1＋７２ｂ2＋８
５ｂ3）と比較すれば明らかなように、加算器１６２ｅ5
の出力Ｏ1では、本来必要とする演算式の括弧内の値だ
けとなっており×４という係数は削除されている。これ
は、演算値が前記シリアル回路１００に比べ２クロック
分速く出力されたことを表わしている。また、シリアル
回路１６０の動作がこの２クロック分速くなったことに
対応してデータ変換演算装置１４０、１５０のステージ
IIのｅｖｅｎ側も２クロック速く演算値が出力されるよ
うに変更している。
【０２７３】上記シリアル演算の場合、図２５に示す入
力データに対してステージIIの演算回路１４２、１５２
からは、同図IIに示すタイミングで、演算結果を出力す
るようになる。
【０２７４】以下、上記シリアル回路１６０を含んで構
成されたデータ圧縮時のデータ変換演算装置１４０の動
作を説明する。
【０２７５】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージＩの演算回路１４１において加算器
８１ａに入力データｆ0とｆ7、加算器８１ｂに入力デー
タｆ3とｆ4、加算器８１ｃに入力データｆ1とｆ6、加算
器８１ｄに入力データｆ2とｆ5、減算器８１ｅに入力デ
ータｆ0とｆ7、減算器８１ｆに入力データｆ3とｆ4、減
算器８１ｇに入力データｆ1とｆ6、減算器８１ｈに入力
データｆ2とｆ5が入力される。これにより加算器８１ａ
は入力データｆ0とｆ7の加算結果を出力し、加算器８１
ｂは入力データｆ3とｆ4の加算結果を出力し、加算器８
１ｃは入力データｆ1とｆ6の加算結果ｆ1＋ｆ6を出力
し、加算器８１ｄは入力データｆ2とｆ5の加算結果を出
力するようになる。また、減算器８１ｅは入力データｆ
0とｆ7の減算結果を出力し、減算器８１ｆは入力データ
ｆ3とｆ4の減算結果を出力し、減算器８１ｇは入力デー
タｆ1とｆ6の減算結果を出力し、減算器８１ｈは入力デ
ータｆ2とｆ5の減算結果を出力するようになる。この場
合の入力データは、図２５に示すように７bitと１bitの
サインビットの８bitのデータからなっている。また、
出力データは、図２５の入力データに示すように７＋１
bitと１bitのサインビットからなっている。
【０２７６】次いで、ステージIIの演算回路１４２に進
む。この演算回路１４２のｅｖｅｎ側のシリアル演算器
１４２ａ〜１４２ｄには、ステージＩの演算回路１４１
の加算器８１ａ〜加算器８１ｄで加算された加算結果ａ
0、ａ1、ａ2、ａ3が入力データとして与えられ、ｏｄｄ
側のシリアル回路１６０には、ステージＩの演算回路１
４１の減算器８１ｅ〜減算器８１ｈで減算された減算結
果が入力データＡ、Ｂ、Ｃ、Ｄとして与えられる。上記
演算器１４２ａでは、係数を簡単な整数比に近似し内部
にフリップフロップ（ＦＦ）を有しない加減算器を含ん
で構成した回路でＤＣＴシリアル演算式Ｆ0＝（９２ａ0
＋９２ａ1＋９２ａ2＋９２ａ3）×１２８の括弧内の演
算を実行する。この場合、シリアル演算器１４２ａの前
段部を構成する加算器８２ａ1には、加算器８１ａの出
力と加算器８１ｄの出力とが入力され、加算器８２ａ1
でこれら入力データを加算し、この加算結果がシフタ１
４２ａ1に与えられる。また、上記シリアル演算器１４
２ｂでは、係数を簡単な整数比に近似し内部にフリップ
フロップ（ＦＦ）を有しない加減算器を含んで構成した
回路でＤＣＴシリアル演算式Ｆ4＝（９２ａ0−９２ａ1
−９２ａ2＋９２ａ3）×１２８の括弧内の演算を実行す
る。この場合、シリアル演算器１４２ｂの前段部を構成
する演算器８２ｂには、加算器８１ｂの出力と加算器８
１ｃの出力とが入力され、加算器８２ｂ1でこれら入力
データを加算し、この加算結果がシフタ１４２ｂ1に与
えられる。これにより、シフタ８２ａ2及びシフタ８２
ｂ2からは２個のフリップフロップの動作だけ遅延して
出力されることになり、この時点で図９のステージIIの
シリアル演算器１１２ａ、１１２ｂよりも１クロック少
なくなっている。
【０２７７】また、上記シリアル演算器１４２ｃでは、
係数を簡単な整数比に近似し内部にフリップフロップ
（ＦＦ）を有しない加減算器を含んで構成した回路でＤ
ＣＴシリアル演算式Ｆ6＝（２５ａ0＋６０ａ1−６０ａ2
−２５ａ3）×１２８の括弧内の演算を実行する。この
場合、シリアル演算器９２ｃの前段部を構成する演算器
８２ｃには、加算器８１ｂの出力と加算器８１ｃの出力
とが入力され、減算器８２ｃ1で加算器８１ｂの出力を
加算器８１ｃの出力で減算すると（ａ1−ａ2）が求めら
れる。この減算器８２ｃ1の出力をシフタ１４２ｃ1に与
え、このシフタ１４２ｃ1の出力と減算器８２ｃ1の出力
を加算器８２ｃ3により加算し、また、シフタ１４２ｃ1
の第１番目のフリップフロップの出力と加算器８２ｃ3
の出力を加算器８２ｃ4により加算することにより「２
５」、「６０」が求められることになる。また、上記シ
リアル演算器１４２ｄでは、係数を簡単な整数比に近似
し内部にフリップフロップ（ＦＦ）を有しない加減算器
を含んで構成した回路でＤＣＴシリアル演算式Ｆ2＝
（６０ａ0＋２５ａ1−２５ａ2−６０ａ3）×１２８の括
弧内の演算を実行する。この場合、シリアル演算器９２
ｄの前段部を構成する演算器８２ｄには、加算器８１ａ
の出力と加算器８１ｄの出力とが入力され、減算器８２
ｄ1で加算器８１ａの出力を加算器８１ｄの出力で減算
すると（ａ0−ａ3）が求められる。この減算器８２ｄ1
の出力をシフタ１４２ｄ1に与え、このシフタ１４２ｄ1
の出力と減算器８２ｄ1の出力を加算器８２ｄ3により加
算し、また、シフタ１４２ｄ1の第１番目のフリップフ
ロップの出力と加算器８２ｄ3の出力を加算器８２ｄ4に
より加算することにより「６０」、「２５」が求められ
ることになる。この場合にもシフタ１４２ｃ1及びシフ
タ１４２ｄ1のフリップフロップの段数が２個となって
いるので、この時点で図９のステージIIのシリアル演算
器１１２ｃ、１１２ｄよりも１クロック少なくなってい
る。
【０２７８】次いで、上記演算器１４２ａ〜１４２ｄの
前段部で求めた演算結果は、シリアル演算器１４２ａ〜
１４２ｄの後段部を構成する内部にフリップフロップ
（ＦＦ）を有しない加減算器１４２ａ2〜１４２ｄ2に与
えられ、加減算器１４２ａ2〜１４２ｄ2は演算器１４２
ａ〜１４２ｄの前段部からの出力をバタフライ演算によ
り１クロックの遅延なく加減算する。具体的には、シフ
タ１４２ａ1、１４２ｂ1の出力が加算器１４２ａ2及び
減算器１４２ｂ2に与えられ、加算器８２ｄ3、８２ｃ4
の出力が減算器１４２ｃ2及び加算器１４２ｄ2に与えら
れ、さらに加算器８２ｃ3、８２ｄ4の出力が減算器１４
２ｃ2及び加算器１４２ｄ2に与えられる。これにより、
加算器１４２ａ2は、シフタ１４２ａ1とシフタ１４２ｂ
1の出力を加算した結果（９２ａ0＋９２ａ1＋９２ａ2＋
９２ａ3）を出力し、減算器１４２ｂ2は、シフタ１４２
ａ1からシフタ１４２ｂ1の出力を減算した結果（９２ａ
0−９２ａ1−９２ａ2＋９２ａ3）を出力し、減算器１４
２ｃ2は、加算器８２ｄ3から加算器８２ｃ4の出力を減
算した結果（２５ａ0＋６０ａ1−６０ａ2−２５ａ3）を
出力し、加算器１４２ｄ2は、加算器８２ｃ3と加算器８
２ｄ4の出力を加算した結果（６０ａ0＋２５ａ1−２５
ａ2−６０ａ3）を出力するようになる。
【０２７９】また、ステージIIの演算回路１４２のｏｄ
ｄ側を構成するシリアル回路１６０の動作は既に述べた
が、このシリアル回路１６０の動作が前述したように前
記図１１のシリアル回路１００に比べ２クロック分速く
なったことに対応してステージIIのｅｖｅｎ側を構成す
る上記シリアル演算器１４２ａ〜１４２ｄおいて、シフ
タ１４２ａ1〜１４２ｄ1のフリップフロップ（ＦＦ）の
段数を１段減らすとともに、遅延用のフリップフロップ
（ＦＦ）を有しない加減算器１４２ａ2〜１４２ｄ2を用
いることによって２クロック速く演算値が出力されるよ
うにしている。 上記シリアル演算により、図２５に示
す入力データに対してステージIIの演算回路１４２から
は、同図IIに示すタイミングで、演算結果を出力データ
として発生するようになる。
【０２８０】次いで、ステージIIIの演算回路１４３に
進む。この演算回路１４３では、ステージIIの演算回路
１４２の加算器１４２ａ2の出力が演算器１４３ａに与
えられ、同様にして減算器１４２ｂ2の出力が演算器１
４３ｂに、減算器１４２ｃ2の出力が演算器１４３ｃ
に、加算器１４２ｄ2の出力が演算器１４３ｄに、シリ
アル回路１６０の出力Ｏ7が演算器１４３ｅに、シリア
ル回路１６０の出力Ｏ3が演算器１４３ｆに、シリアル
回路１６０の出力Ｏ5が演算器１４３ｇに、シリアル回
路１６０の出力Ｏ1が演算器１４３ｈにそれぞれ与えら
れる。これにより、演算器１４３ａは、ステージIIの演
算回路１４２の加算器１４２ａ2の出力（９２ａ0＋９２
ａ1＋９２ａ2＋９２ａ3）に対して×１２８の演算を実
行し、出力Ｆ0のゲイン１２８を与え、その演算結果を
出力データＦ0として出力する。また、演算器１４３ｂ
は、ステージIIの演算回路１４２の減算器１４２ｂ2の
出力（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）に対して
×１２８の演算を実行し、出力Ｆ4のゲイン１２８を与
え、その演算結果を出力データＦ4として出力する。同
様に、演算器１１３ｃは、ステージIIの演算回路１４２
の減算器１４２ｃ2の出力（２５ａ0＋６０ａ1−６０ａ2
−２５ａ3）に対して×１２８の演算を実行し、出力Ｆ6
のゲイン１２８を与え、その演算結果を出力データＦ6
として出力する。また、演算器９３ｄは、ステージIIの
演算回路１４２の加算器１４２ｄ2の出力（６０ａ0＋２
５ａ1−２５ａ2−６０ａ3）に対して×１２８の演算を
実行し、出力Ｆ2のゲイン１２８を与え、その演算結果
を出力データＦ2として出力する。
【０２８１】また、ｏｄｄ側においては、演算器１４３
ｅのシフタ８４ｅ4及び減算器８４ｅ5は、ステージIIの
シリアル回路１６０の出力Ｏ7に対して×３２の演算を
実行して出力Ｆ7のゲイン３２を与え、その演算結果を
出力データＦ7として出力する。また、演算器１４３ｆ
のシフタ８４ｆ4及び減算器８４ｆ5は、ステージIIのシ
リアル回路１６０の出力Ｏ3に対して×３２の演算を実
行して出力Ｆ3のゲイン３２を与え、その演算結果を出
力データＦ3として出力する。同様に、演算器１４３ｇ
のシフタ８４ｇ4及び減算器８４ｇ5は、ステージIIのシ
リアル回路１６０の出力Ｏ5に対して×３２の演算を実
行して出力Ｆ5のゲイン３２を与え、その演算結果を出
力データＦ5として出力する。また、演算器１４３ｈの
シフタ８４ｈ4及び減算器８４ｈ5は、ステージIIのシリ
アル回路１６０の出力Ｏ1に対して×３２の演算を実行
して出力Ｆ1のゲイン３２を与え、その演算結果を出力
データＦ1として出力する。この場合、上記ステージIII
の演算回路１４３の各演算器１４３ａ〜１４３ｈでは図
２５の入力データに対してシリアル演算を実行し、同図
IIIに示すタイミングで、その演算結果を出力データＦ0
〜F7として発生するようになる。 以上の説明は、ＤＣ
Ｔ演算処理の場合であるが、図１６に示すデータ伸張時
のデータ変換演算装置１５０による逆ＤＣＴ演算処理の
場合も上述したＤＣＴ演算処理の場合と同様である。
【０２８２】この場合は図１６に示すように入力データ
がステージIIIの演算回路１５３〜ステージIIの演算回
路１５２〜ステージＩの演算回路１５１の順で与えられ
るようになる。
【０２８３】このように、データ変換演算装置１４０及
びデータ変換演算装置１５０のステージIIのｏｄｄ側の
シリアル回路１６０のシリアル演算器１６１ｅ〜１６１
ｈが、遅延用のフリップフロップ（ＦＦ）を有しない構
造の加算器１６１ｅ2、１６１ｆ2、１６１ｇ2、１６１
ｈ2を用いる構成となっており、また、シリアル回路１
６０のシリアル演算器１６２ｅ〜１６２ｈは、前記図１
１のシリアル回路１００のシリアル演算器１６２ｅ〜１
６２ｈから加減算器を２段取り去るとともに、加減算器
を遅延用のフリップフロップ（ＦＦ）を有しない構造の
加減算器に置き換えた構成となっている。これに対応し
て、データ変換演算装置１４０のステージIIのｅｖｅｎ
側のシリアル演算器１４２ａ〜１４２ｄは、前記図９の
ステージIIのシリアル演算器１１２ａ〜１１２ｄの各シ
フタ８２ａ2、８２ｂ2、８２ｃ2、８２ｄ2からフリップ
フロップ（ＦＦ）を更に１段取り去った構成となってお
り、また、ステージIIのｅｖｅｎ側のシリアル演算器１
４２ａ〜１４２ｄの加算器１４２ａ2、加算器１４２ｄ
2、減算器１４２ｂ2、減算器１４２ｃ2は遅延用のフリ
ップフロップ（ＦＦ）を有しない構造のものとなってい
る。同様に、データ変換演算装置１５０のステージIIの
ｅｖｅｎ側のシリアル演算器１５２ａ〜１５２ｄは、前
記図１０のステージIIの演算器１２２ａ〜１２２ｄの各
シフタ９３ａ2、１２２ｂ1、１２２ｃ1、１２２ｄ1から
フリップフロップ（ＦＦ）を更に１段取り去った構成と
なっており、また、ステージIIのｅｖｅｎ側のシリアル
演算器１５２ａ〜１５２ｄの加算器１５２ａ2、加算器
１５２ｄ2、減算器１５２ｂ2、減算器１５２ｃ2は遅延
用のフリップフロップ（ＦＦ）を有しない構造のものと
なっている。これによって、クロック数を２クロック少
なくして速度を向上させることができ、回路規模を小さ
くすることができる。
【０２８４】図２５は、データ変換演算装置１４０の入
力から出力までのタイミングチャートであり、ステージ
Ｉの演算回路１４１〜ステージIIIの演算回路１４３の
動作を総合した場合のタイミングチャートを示してい
る。この図２５に示すタイミングチャートと図２４に示
すデータ変換演算装置１１０のタイミングチャートと比
較して明らかなように７bitのデータを入力した場合、
１ライン当りの処理周期を２４クロックから２２クロッ
クに減少させることができる。
【０２８５】以下、上記ステージIIに加え、ステージＩ
及びステージIIIにも基本原理（III）の考え方を適用し
たデータ圧縮時のデータ変換演算装置１８０の動作を説
明する。
【０２８６】まず、ＤＣＴ演算処理の場合を述べると、
ステージＩの演算回路１７１の加減算器は、内部にフリ
ップフロップ（ＦＦ）を有しないアダー（サブトラク
タ）により構成され、加算器１７１ａに入力データｆ0
とｆ7、加算器１７１ｂに入力データｆ3とｆ4、加算器
１７１ｃに入力データｆ1とｆ6、加算器１７１ｄに入力
データｆ2とｆ5、減算器１７１ｅに入力データｆ0とｆ
7、減算器１７１ｆに入力データｆ3とｆ4、減算器１７
１ｇに入力データｆ1とｆ6、減算器１７１ｈに入力デー
タｆ2とｆ5が入力される。これにより加算器１７１ａは
１クロックの遅延なく入力データｆ0とｆ7の加算結果を
出力し、同様に加算器１７１ｂは入力データｆ3とｆ4の
加算結果を出力し、加算器１７１ｃは入力データｆ1と
ｆ6の加算結果ｆ1＋ｆ6を出力し、加算器１７１ｄは入
力データｆ2とｆ5の加算結果を出力するようになる。ま
た、減算器１７１ｅは入力データｆ0とｆ7の減算結果を
出力し、減算器１７１ｆは入力データｆ3とｆ4の減算結
果を出力し、減算器１７１ｇは入力データｆ1とｆ6の減
算結果を出力し、減算器１７１ｈは入力データｆ2とｆ5
の減算結果を出力するようになる。この場合の入力デー
タは、図２５に示すように７bitと１bitのサインビット
の８bitのデータからなっている。また、出力データ
は、図２５の入力データに示すように７＋１bitと１bit
のサインビットからなっている。
【０２８７】次いで、ステージIIの演算回路１４２に進
む。この演算回路１４２のｅｖｅｎ側のシリアル演算器
１４２ａ〜１４２ｄには、ステージＩの演算回路１７１
の加算器１７１ａ〜加算器１７１ｄで加算された加算結
果ａ0、ａ1、ａ2、ａ3が入力データとして与えられ、ｏ
ｄｄ側のシリアル回路１６０には、ステージＩの演算回
路１７１の減算器１７１ｅ〜減算器１７１ｈで減算され
た減算結果が入力データＡ、Ｂ、Ｃ、Ｄとして与えられ
る。このステージIIの演算回路１４２の動作は前述した
通りであるが、このステージIIには１クロック速い演算
結果が入力されることになる。また、前述したようにこ
のステージIIからはクロック数が２クロック少ない演算
結果が出力されることになる。
【０２８８】次いで、ステージIIIの演算回路１７３に
進む。この演算回路１７３では、ステージIIの演算回路
１４２の加算器１４２ａ2の出力が演算器１７３ａに与
えられ、同様にして減算器１４２ｂ2の出力が演算器１
７３ｂに、減算器１４２ｃ2の出力が演算器１７３ｃ
に、加算器１４２ｄ2の出力が演算器１７３ｄに、シリ
アル回路１６０の出力Ｏ7が演算器１７３ｅに、シリア
ル回路１６０の出力Ｏ3が演算器１７３ｆに、シリアル
回路１６０の出力Ｏ5が演算器１７３ｇに、シリアル回
路１６０の出力Ｏ1が演算器１７３ｈにそれぞれ与えら
れる。これにより、演算器１７３ａは、ステージIIの演
算回路１４２の加算器１４２ａ2の出力（９２ａ0＋９２
ａ1＋９２ａ2＋９２ａ3）に対して×６４の演算を実行
し、出力Ｆ0のゲイン６４を与え、その演算結果を出力
データＦ0として出力する。また、演算器１７３ｂは、
ステージIIの演算回路１４２の減算器１４２ｂ2の出力
（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）に対して×６
４の演算を実行し、出力Ｆ4のゲイン６４を与え、その
演算結果を出力データＦ4として出力する。同様に、演
算器１７３ｃは、ステージIIの演算回路１４２の減算器
１４２ｃ2の出力（２５ａ0＋６０ａ1−６０ａ2−２５ａ
3）に対して×６４の演算を実行し、出力Ｆ6のゲイン６
４を与え、その演算結果を出力データＦ6として出力す
る。また、演算器１７３ｄは、ステージIIの演算回路１
４２の加算器１４２ｄ2の出力（６０ａ0＋２５ａ1−２
５ａ2−６０ａ3）に対して×６４の演算を実行し、出力
Ｆ2のゲイン６４を与え、その演算結果を出力データＦ2
として出力する。
【０２８９】また、ｏｄｄ側においては、演算器１７３
ｅのシフタ８４ｅ4及び減算器１７３ｅ1は、ステージII
のシリアル回路１６０の出力Ｏ7に対して×１６の演算
を実行して出力Ｆ7のゲイン１６を与え、その演算結果
を出力データＦ7として出力する。また、演算器１７３
ｆのシフタ８４ｆ4及び減算器１７３ｆ1は、ステージII
のシリアル回路１６０の出力Ｏ3に対して×１６の演算
を実行して出力Ｆ3のゲイン１６を与え、その演算結果
を出力データＦ3として出力する。同様に、演算器１７
３ｇのシフタ８４ｇ4及び減算器１７３ｇ1は、ステージ
IIのシリアル回路１６０の出力Ｏ5に対して×１６の演
算を実行して出力Ｆ5のゲイン１６を与え、その演算結
果を出力データＦ5として出力する。また、演算器１７
３ｈのシフタ８４ｈ4及び減算器１７３ｈ1は、ステージ
IIのシリアル回路１６０の出力Ｏ1に対して×１６の演
算を実行して出力Ｆ1のゲイン１６を与え、その演算結
果を出力データＦ1として出力する。この場合、上記ス
テージIIIの演算回路１７３の各演算器１７３ａ〜１７
３ｈでは図２５の入力データに対してシリアル演算を実
行し、同図IIIに示すタイミングで、その演算結果を出
力データＦ0〜F7として発生するようになる。
【０２９０】以上の説明は、ＤＣＴ演算処理の場合であ
るが、図２３に示すデータ伸張時のデータ変換演算装置
１９０による逆ＤＣＴ演算処理の場合も上述したＤＣＴ
演算処理の場合と同様である。
【０２９１】この場合は図２３に示すように入力データ
がステージIIIの演算回路１７３〜ステージIIの演算回
路１５２〜ステージＩの演算回路１７１の順で与えられ
るようになる。
【０２９２】このように、データ変換演算装置１８０及
びデータ変換演算装置１９０のステージＩのシリアル演
算器１７１ａ〜１７１ｈの加算器１７１ａ〜１７１ｄ及
び減算器１７１ｅ〜１７１ｈが、内部にフリップフロッ
プ（ＦＦ）を有しないアダー（サブトラクタ）により構
成され、また、ステージIIIのシリアル演算器１７３ａ
〜１７３ｈが、前記図１５のステージIIIのシリアル演
算器１４３ａ〜１４３ｈの加算器９４ｃ2、９４ｄ2、減
算器９４ａ2、９４ｂ2、９４ｅ2、９４ｆ2、９４ｇ2、
９４ｈ2を、それぞれ遅延用のフリップフロップ（Ｆ
Ｆ）を有しない構造の加算器１７３ｃ1、１７３ｄ1、減
算器１７３ａ1、１７３ｂ1、１７３ｅ1、１７３ｆ1、１
７３ｇ1、１７３ｈ1に置き換えた構成となっている。こ
れによって、ステージＩではクロック数を１クロック、
ステージIIIではクロック数を１クロック少なくするこ
とができ、データ変換演算装置１８０、１９０の演算速
度をデータ変換演算装置１４０、１５０よりも更に２ク
ロック向上させることができ、回路規模をより一層小さ
くすることができる。
【０２９３】データ変換演算装置２００、２１０におけ
る動作（図２６〜図３１）上記データ変換演算装置１４
０、１５０は、上述したようにステージＩ〜IIIの３つ
のステージに分けられ、データ圧縮時には図１５のよう
に、またデータ伸張時には図１６のように接続するため
前記図１２で説明したように各ステージＩ〜III間にバ
スの切り換えを行なうバスセレクタ１３１〜１３４を設
け、データ変換演算装置１４０、１５０は制御装置５２
（図３）からのバス切換え信号によりバスセレクタ１３
１〜１３４を切り換えて各ステージの接続状態を切換
え、圧縮伸張両方のデータ変換演算を可能にしている。
図２５はデータ変換演算装置１４０、１５０の１次元目
のタイミングチャートであり、７bitのデータを入力し
た場合、１ライン当り２２クロックで処理を行なうこと
ができる。このような回路構成とした場合、データ入力
から出力までのクロック数が非常に少なくなることから
各ステージ間でクリティカルパスが発生する虞が生じ
た。例えば、図１７のシリアル演算器１６２ｅの出力Ｏ
1ついてみてみると、この出力Ｏ1ついて最も速く出力さ
れる経路は加算器１６３ｅ3による入力Ａ1とＤ1の加
算、及びこの加算結果と加算器１６３ｅ4の出力を加算
する加算器１６３ｅ5による加算出力である。これら加
算器１６３ｅ3、１６３ｅ5は、遅延用のフリップフロッ
プ（ＦＦ）を有しない加算器であるから加算器１６３ｅ
3に入力された入力は１クロックの遅延なく加算器１６
３ｅ5から出力される。また、データ変換演算装置１４
０、１５０の各ステージＩ〜IIIについてみた場合、ス
テージIIの出力はＮｏ−ｄｅｌａｙでステージIIIまで
データを渡されることになり、したがって、ステージII
とステージIIIの動作は全く同じように動作させること
になる。また、各ステージＩ〜III間はバスセレクタ
（図１２のバスセレクタ１３２、１３３）により切え換
られ、バスセレクタ自体の遅れは小さい（ゲート１段程
度の遅れ）ものの、配線遅延分を含めるとかなりのディ
レイが発生することが考えられる。このようなクリティ
カルパス状態を考慮するとクロック周期をより短くする
ことは困難であり演算時間が多くかかることになる。
【０２９４】そこで、データ変換演算装置２００、２１
０では、クリティカルパスが特に厳しいステージIIの演
算回路の最終出力部分に遅延用素子としてフリップフロ
ップ（ＦＦ）を挿入することによってスキューの部分を
減らしてクリティカルパスを解消して安定した動作を得
るようにする。また、遅延用素子を挿入することによっ
て発生する速度の低下は各ステージＩ〜IIIを個別に制
御することにより解消するようにする。
【０２９５】このため、データ変換演算装置２００、２
１０の基本的な動作は図１５〜図１６に示したデータ変
換演算装置１４０、１５０と同様であるが、データ変換
演算装置２００、２１０のステージIIにあっては、ステ
ージIIのｅｖｅｎ側の最終出力段がフリップフロップ
（ＦＦ）を付加したステージとなっており、また、ステ
ージIIのｏｄｄ側はＤＣＴ演算式をそのままハードウェ
ア化して、複数段の加減算を一度に行なうとともに、ク
リティカルパスの解消のためフリップフロップ（ＦＦ）
を挿入したシリアル回路２２０により構成されているた
めステージIIの動作は１クロック分遅くなっている。ま
た、データ変換演算装置２００、２１０全体としては、
各ステージＩ〜IIIの制御を個別に行なうことによって
装置全体の速度の向上を図っている。
【０２９６】以下、シリアル回路２２０の動作について
述べ、次いで、データ圧縮伸張時のデータ変換演算装置
２００、２１０の全体の動作を図２９〜図３１を参照し
ながら説明する。
【０２９７】図２８において、シリアル回路２２０の前
段部分を構成するシリアル回路１６１のシリアル演算器
１６１ｅ〜１６１ｈには、図２６のステージＩ又は図２
７のステージIIIで演算された演算結果Ａ、Ｂ、Ｃ、Ｄ
が入力データとして与えられ、各入力Ａ、Ｂ、Ｃ、Ｄに
共通な係数を２のべきにある数値をかけた形で表現した
場合の該数値の部分が演算される。この前段部分を構成
するシリアル回路１６１のシリアル演算器１６１ｅ〜１
６１ｈの構成は、前期図１７のシリアル回路１６０のシ
リアル演算器１６１ｅ〜１６１ｈの構成と同様であり、
入力Ａ〜Ｄに共通な係数を２のべきにある数値をかけた
形で表現した場合の係数（１７、８５、４８、７２）の
数値（２、４２、６、１８）を作成するシリアル回路を
想定し、このシリアル回路がフリップフロップ（ＦＦ）
を有しない加算器１６１ｅ2、１６１ｆ2、１６１ｇ2、
１６１ｈ2を含むように構成される。このため、この上
記シリアル演算器１６１ｅ〜１６１ｈで計算される係数
の数値の値は前期図１１のシリアル回路１００のシリア
ル演算器１６１ｅ〜１６１ｈで作成される数値（２、４
２、６、１８）とは異なる値になっており、各入力Ａ、
Ｂ、Ｃ、Ｄについてそれぞれ１倍、１２倍、８倍、１８
倍、４２倍した係数の数値を求めるようにしている。
【０２９８】また、シリアル回路２２０の後段部分を構
成するシリアル演算器２２２ｅ〜２２２ｈにあっては、
加減算器が削減されるとともに、加減算器が遅延用のフ
リップフロップ（ＦＦ）を有しない構造のものに置き換
えられ、さらにクリティカルパスの解消のため一部加減
算器がフリップフロップ（ＦＦ）を備えたもので構成さ
れる。また、このシリアル演算器２２２ｅ〜２２２ｈ
は、前述した図１７のシリアル演算器１６２ｅ〜１６２
ｈと同様に、前記図１１のシリアル回路１００のシリア
ル演算器１６２ｅ〜１６２ｈのように入力に対し順次シ
フト加減算行なうものではなく、前段のシリアル演算器
１６１ｅ〜１６１ｈの演算と一体となって所定の加減算
を行なって、結果的に前述した演算式の括弧内の値（１
７、４８、７２、８５）を出力する。
【０２９９】上記シリアル演算器１６１ｅ〜１６１ｈで
演算されたＤＣＴ演算式の係数に対応する数値「１」、
「１２」、「８」、「１８」、「４２」はシリアル回路
２２０の後段部分を構成するシリアル回路２２２のシリ
アル演算器２２２ｅ〜２２２ｈに入力され、各シリアル
演算器２２２ｅ〜２２２ｈは、シリアル演算器１６１ｅ
〜１６１ｈにより計算された係数出力に対してＤＣＴ演
算式の横方向に符号分を含めた加減算を、複数段の加減
算で一度に行なうとともに、クリティカルパスの解消の
ためフリップフロップ（ＦＦ）を挿入した加減算器によ
って１クロック遅延した出力Ｏ1、Ｏ3、Ｏ5、Ｏ7を出力
する。この場合、前述した係数１７、８５、４８、７２
を２のべきにある数値をかけた形で表現したときの２の
べきの部分は各シリアル演算器２２２ｅ〜２２２ｈの加
減算器への入力位置により調整されるとともに、原理説
明（III）に基づいて複数個の（複数段の）加減算を同
一クロックで行なうようにし、かつ、原理説明（IV）に
基づいて演算結果を１クロック遅延して出力している。
これにより、ステージIIで必要とされる演算値が１クロ
ックのディレイで得られる。
【０３００】上記シリアル演算器２２２ｅでは、ＤＣＴ
演算式をそのままハードウェア化して複数個の加減算を
同一クロックで行なうようにし、かつ１クロック遅延し
た場合のシリアル演算式Ｏ1＝（１７Ａ＋４８Ｂ＋７２
Ｃ＋８５Ｄ）×２ を実行する。この場合、シリアル演
算器２２２ｅの加算器１６２ｅ1には、シリアル演算器
１６１ｇの加算器１６１ｇ4の出力とシリアル演算器１
６１ｆの加算器１６１ｆ3の出力が入力され、加算器１
６２ｅ1でこれら入力が加算され、また、内部にフリッ
プフロップ（ＦＦ）を有しない加算器１６２ｅ2には、
シリアル演算器１６１ｅのシフタ１６１ｅ1の出力とシ
リアル演算器１６１ｈの加算器１６１ｈ5の出力が入力
され、加算器１６２ｅ2でこれら入力が１クロックの遅
延なく加算される。また、内部にフリップフロップ（Ｆ
Ｆ）を有しない加算器１６２ｅ5には、奇数値を作成す
るための入力Ａと入力Ｄが入力され、加算器１６２ｅ3
でこれら入力Ａと入力Ｄが１クロックの遅延なく加算さ
れる。この加算器１６２ｅ1の出力と加算器１６２ｅ2の
出力とが加算器１６２ｅ4で加算され、さらにこの加算
器１６２ｅ4の出力と加算器１６２ｅ3の出力とがクリテ
ィカルパスの解消のため内部にフリップフロップ（Ｆ
Ｆ）を備えた加算器２２２ｅ1で加算されると１クロッ
ク遅延した出力データＯ1が求められる。
【０３０１】また、上記シリアル演算器２２２ｆでは、
ＤＣＴ演算式をそのままハードウェア化して複数個の加
減算を同一クロックで行なうようにし、かつ１クロック
遅延した場合のシリアル演算式Ｏ5＝（７２Ａ＋１７Ｂ
−８５Ｃ＋４８Ｄ）×２ を実行する。この場合、シリ
アル演算器１６２ｆの加算器１６２ｆ1には、シリアル
演算器１６１ｅの加算器１６１ｅ4の出力とシリアル演
算器１６１ｈの加算器１６１ｈ3の出力とが入力され、
加算器１６２ｆ1でこれら入力が加算され、また、内部
にフリップフロップ（ＦＦ）を有しない減算器１６２ｆ
2には、シリアル演算器１６１ｆのシフタ１６１ｆ1の出
力とシリアル演算器１６１ｇの加算器１６１ｇ5の出力
が入力され、減算器１６２ｆ2でシフタ１６１ｆ1の出力
から加算器１６１ｇ5の出力が１クロックの遅延なく減
算される。また、内部にフリップフロップ（ＦＦ）を有
しない減算器１６２ｆ3には、入力Ｂと入力Ｃが入力さ
れ、減算器１６２ｆ3でこの入力Ｂから入力Ｃが１クロ
ックの遅延なく減算される。この加算器１６２ｆ1の出
力と減算器１６２ｆ2の出力とが加算器１６２ｆ4で加算
され、さらにこの加算器１６２ｆ4の出力と減算器１６
２ｆ3の出力とがクリティカルパスの解消のため内部に
フリップフロップ（ＦＦ）を備えた加算器２２２ｆ1で
加算されると１クロック遅延した出力データＯ5が求め
られる。
【０３０２】また、上記シリアル演算器２２２ｇでは、
ＤＣＴ演算式をそのままハードウェア化して複数個の加
減算を同一クロックで行なうようにし、かつ１クロック
遅延した場合のシリアル演算式Ｏ3＝（−４８Ａ−８５
Ｂ−１７Ｃ＋７２Ｄ）×２を実行する。この場合、上記
シリアル演算器１６２ｇの減算器１６２ｇ1には、シリ
アル演算器１６１ｈの加算器１６１ｈ4の出力とシリア
ル演算器１６１ｅの加算器１６１ｅ3の出力とが入力さ
れ、減算器１６２ｇ1で加算器１６１ｈ4の出力から加算
器１６１ｅ3の出力が減算され、また、内部にフリップ
フロップ（ＦＦ）を有しない加算器１６２ｇ2には、シ
リアル演算器１６１ｇのシフタ１６１ｇ1の出力とシリ
アル演算器１６１ｆの加算器１６１ｆ5の出力が入力さ
れ、加算器１６２ｇ2でこれら入力が１クロックの遅延
なく加算される。また、内部にフリップフロップ（Ｆ
Ｆ）を有しない加算器１６２ｇ3には、入力Ｃと入力Ｂ
が入力され、加算器１６２ｇ3でこの入力Ｃと入力Ｂが
１クロックの遅延なく加算される。この減算器１６２ｇ
1の出力から加算器１６２ｇ2の出力が減算器１６２ｇ4
で減算され、さらにこの減算器１６２ｇ4の出力から加
算器１６２ｇ3の出力をクリティカルパスの解消のため
内部にフリップフロップ（ＦＦ）を備えた減算器２２２
ｇ1で減算されると１クロック遅延した出力データＯ3が
求められる。
【０３０３】また、上記シリアル演算器２２２ｈでは、
ＤＣＴ演算式をそのままハードウェア化して複数個の加
減算を同一クロックで行なうようにし、かつ１クロック
遅延した場合のシリアル演算式Ｏ7＝（−８５Ａ＋７２
Ｂ−４８Ｃ＋１７Ｄ）×２実行する。この場合、上記シ
リアル演算器１６２ｈの減算器１６２ｈ1には、シリア
ル演算器１６１ｆの加算器１６１ｆ4の出力とシリアル
演算器１６１ｇの加算器１６１ｇ3の出力とが入力さ
れ、減算器１６２ｈ1で加算器１６１ｆ4の出力から加算
器１６１ｇ3の出力が減算され、また、内部にフリップ
フロップ（ＦＦ）を有しない減算器１６２ｈ2には、シ
リアル演算器１６１ｈのシフタ１６１ｈ1の出力とシリ
アル演算器１６１ｅの加算器１６１ｅ5の出力が入力さ
れ、減算器１６２ｈ2でシフタ１６１ｈ1の出力から加算
器１６１ｅ5の出力が１クロックの遅延なく減算され
る。また、内部にフリップフロップ（ＦＦ）を有しない
減算器１６２ｈ3には、入力Ｄと入力Ａが入力され、内
部にフリップフロップ（ＦＦ）を有しない減算器１６２
ｈ3で入力Ｄから入力Ａが１クロックの遅延なく減算さ
れる。この加算器１６２ｈ1の出力と減算器１６２ｈ2の
出力が加算器１６２ｈ4で加算され、さらにこの加算器
１６２ｈ4の出力と減算器１６２ｈ3の出力とがクリティ
カルパスの解消のため内部にフリップフロップ（ＦＦ）
を備えた加算器２２２ｈ1で加算されると１クロック遅
延した出力データＯ7が求められる。
【０３０４】ここで、シリアル演算式Ｏ1＝（１７Ａ＋
４８Ｂ＋７２Ｃ＋８５Ｄ）×２ を実行するシリアル演
算器２２２ｅを例に採り更に詳細な動作を説明する。上
述したシリアル演算器２２２の加算処理により、シリア
ル演算器２２２の各加算器１６２ｅ1〜２２２ｅ1の出力
は以下のようになる。
【０３０５】 加算器１６２ｅ1＝（１８Ｃ＋１２Ｂ）×２＝３６Ｃ＋
２４Ｂ 加算器１６２ｅ2＝（８Ａ＋４２Ｄ） 加算器１６２ｅ3＝Ａ＋Ｄ 加算器１６２ｅ4＝（３６Ｃ＋２４Ｂ＋８Ａ＋４２Ｄ）
×２＝１６Ａ＋４８Ｂ＋７２Ｃ＋８４Ｄ 加算器２２２ｅ1＝（１６Ａ＋４８Ｂ＋７２Ｃ＋８４Ｄ
＋Ａ＋Ｄ）×２＝（１７Ａ＋４８Ｂ＋７２Ｃ＋８５Ｄ）
×２ 上記加算器２２２ｅ1の出力Ｏ1＝（１７Ａ＋４８Ｂ＋７
２Ｃ＋８５Ｄ）×２と前記図１７のシリアル回路１６０
の対応する出力Ｏ1＝１７Ａ＋４８Ｂ＋７２Ｃ＋８５Ｄ
と比較すれば明らかなように、加算器２２２ｅ1の出力
Ｏ1では、本来必要とする演算式の括弧内の値を１クロ
ックだけ遅延した×２の出力となっている。また、シリ
アル回路２２０の動作がこの１クロック分遅くなったこ
とに対応してデータ変換演算装置２００、２１０のステ
ージIIのｅｖｅｎ側も１クロック遅く演算値が出力され
るように変更している。
【０３０６】上記シリアル演算器２２２ｅのシリアル演
算の場合、図３０に示すように加算器１６２ｅ3の出力
に対して加算器２２２ｅ1からは１クロック遅れた加算
結果を出力するようになり、ステージＩの出力に対して
ステージIIから同図に示すタイミングで演算結果が出力
されるようになる。
【０３０７】以下、上記シリアル回路２２０を含んで構
成されたデータ圧縮時のデータ変換演算装置２００の動
作を説明する。
【０３０８】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージＩの演算回路１４１の加算器８１ａ
は入力データｆ0とｆ7の加算結果を出力し、加算器８１
ｂは入力データｆ3とｆ4の加算結果を出力し、加算器８
１ｃは入力データｆ1とｆ6の加算結果ｆ1＋ｆ6を出力
し、加算器８１ｄは入力データｆ2とｆ5の加算結果を出
力するようになる。また、減算器８１ｅは入力データｆ
0とｆ7の減算結果を出力し、減算器８１ｆは入力データ
ｆ3とｆ4の減算結果を出力し、減算器８１ｇは入力デー
タｆ1とｆ6の減算結果を出力し、減算器８１ｈは入力デ
ータｆ2とｆ5の減算結果を出力するようになる。この場
合の入力データは、前記図２５に示すように７bitと１b
itのサインビットの８bitのデータからなっている。
【０３０９】次いで、ステージIIの演算回路２０２に進
む。この演算回路２０２のｅｖｅｎ側のシリアル演算器
２０２ａ〜２０２ｄには、ステージＩの演算回路１４１
の加算器８１ａ〜加算器８１ｄで加算された加算結果ａ
0、ａ1、ａ2、ａ3が入力データとして与えられ、ｏｄｄ
側のシリアル回路２２０には、ステージＩの演算回路１
４１の減算器８１ｅ〜減算器８１ｈで減算された減算結
果が入力データＡ、Ｂ、Ｃ、Ｄとして与えられる。上記
演算器２０２ａでは、係数を簡単な整数比に近似しシフ
タ８２ａ2（図９）からフリップフロップ（ＦＦ）を１
段取り去るとともにクリティカルパス解消のためフリッ
プフロップ（ＦＦ）を備えた加減算器を含んで構成した
回路でＤＣＴシリアル演算式Ｆ0＝（９２ａ0＋９２ａ1
＋９２ａ2＋９２ａ3）×１２８の括弧内の演算を実行す
る。この場合、シリアル演算器２０２ａの前段部を構成
する加算器８２ａ1には、加算器８１ａの出力と加算器
８１ｄの出力とが入力され、加算器８２ａ1でこれら入
力データを加算し、この加算結果がシフタ１４２ａ1に
与えられる。また、上記シリアル演算器２０２ｂでは、
係数を簡単な整数比に近似しシフタ８２ｂ2（図９）か
らフリップフロップ（ＦＦ）を１段取り去るとともにク
リティカルパス解消のためフリップフロップ（ＦＦ）を
備えた加減算器を含んで構成した回路でＤＣＴシリアル
演算式Ｆ4＝（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）
×１２８の括弧内の演算を実行する。この場合、シリア
ル演算器２０２ｂの前段部を構成する演算器８２ｂに
は、加算器８１ｂの出力と加算器８１ｃの出力とが入力
され、加算器８２ｂ1でこれら入力データを加算し、こ
の加算結果がシフタ１４２ｂ1に与えられる。これによ
り、シフタ８２ａ2及びシフタ８２ｂ2からは２個のフリ
ップフロップの動作だけ遅延して出力されることにな
り、この時点で図９のステージIIのシリアル演算器１１
２ａ、１１２ｂよりも１クロック少なくなっている。
【０３１０】また、上記シリアル演算器２０２ｃでは、
係数を簡単な整数比に近似しシフタ８２ｃ2（図９）か
らフリップフロップ（ＦＦ）を１段取り去るとともにク
リティカルパス解消のためフリップフロップ（ＦＦ）を
備えた加減算器を含んで構成した回路でＤＣＴシリアル
演算式Ｆ6＝（２５ａ0＋６０ａ1−６０ａ2−２５ａ3）
×１２８の括弧内の演算を実行する。この場合、シリア
ル演算器９２ｃの前段部を構成する演算器８２ｃには、
加算器８１ｂの出力と加算器８１ｃの出力とが入力さ
れ、減算器８２ｃ1で加算器８１ｂの出力を加算器８１
ｃの出力で減算すると（ａ1−ａ2）が求められる。この
減算器８２ｃ1の出力をシフタ１４２ｃ1に与え、このシ
フタ１４２ｃ1の出力と減算器８２ｃ1の出力を加算器８
２ｃ3により加算し、また、シフタ１４２ｃ1の第１番目
のフリップフロップの出力と加算器８２ｃ3の出力を加
算器８２ｃ4により加算することにより「２５」、「６
０」が求められることになる。また、上記シリアル演算
器２０２ｄでは、係数を簡単な整数比に近似しシフタ８
２ｄ2（図９）からフリップフロップ（ＦＦ）を１段取
り去るとともにクリティカルパス解消のためフリップフ
ロップ（ＦＦ）を備えた加減算器を含んで構成した回路
でＤＣＴシリアル演算式Ｆ2＝（６０ａ0＋２５ａ1−２
５ａ2−６０ａ3）×１２８の括弧内の演算を実行する。
この場合、シリアル演算器９２ｄの前段部を構成する演
算器８２ｄには、加算器８１ａの出力と加算器８１ｄの
出力とが入力され、減算器８２ｄ1で加算器８１ａの出
力を加算器８１ｄの出力で減算すると（ａ0−ａ3）が求
められる。この減算器８２ｄ1の出力をシフタ１４２ｄ1
に与え、このシフタ１４２ｄ1の出力と減算器８２ｄ1の
出力を加算器８２ｄ3により加算し、また、シフタ１４
２ｄ1の第１番目のフリップフロップの出力と加算器８
２ｄ3の出力を加算器８２ｄ4により加算することにより
「６０」、「２５」が求められることになる。この場合
にもシフタ１４２ｃ1及びシフタ１４２ｄ1のフリップフ
ロップの段数が２個となっているので、この時点で図９
のステージIIのシリアル演算器１１２ｃ、１１２ｄより
も１クロック少なくなっている。
【０３１１】次いで、上記演算器２０２ａ〜２０２ｄの
前段部で求めた演算結果は、シリアル演算器２０２ａ〜
２０２ｄの後段部を構成する内部にフリップフロップ
（ＦＦ）を備えた加減算器２０２ａ1〜２０２ｄ1に与え
られ、加減算器２０２ａ1〜２０２ｄ1は演算器２０２ａ
〜２０２ｄの前段部からの出力をバタフライ演算により
加減算して１クロック遅延して出力する。具体的には、
シフタ１４２ａ1、１４２ｂ1の出力が加算器２０２ａ1
及び減算器２０２ｂ1に与えられ、加算器８２ｄ3、８２
ｃ4の出力が減算器２０２ｃ1及び加算器２０２ｄ1に与
えられ、さらに加算器８２ｃ3、８２ｄ4の出力が減算器
２０２ｃ1及び加算器２０２ｄ1に与えられる。これによ
り、加算器２０２ａ1は、シフタ１４２ａ1とシフタ１４
２ｂ1の出力を加算した結果（９２ａ0＋９２ａ1＋９２
ａ2＋９２ａ3）を内部のフリップフロップ（ＦＦ）によ
って１クロック遅延して出力し、減算器２０２ｂ1は、
シフタ１４２ａ1からシフタ１４２ｂ1の出力を減算した
結果（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）を内部の
フリップフロップ（ＦＦ）によって１クロック遅延して
出力し、減算器２０２ｃ1は、加算器８２ｄ3から加算器
８２ｃ4の出力を減算した結果（２５ａ0＋６０ａ1−６
０ａ2−２５ａ3）を内部のフリップフロップ（ＦＦ）に
よって１クロック遅延して出力し、加算器２０２ｄ1
は、加算器８２ｃ3と加算器８２ｄ4の出力を加算した結
果（６０ａ0＋２５ａ1−２５ａ2−６０ａ3）を内部のフ
リップフロップ（ＦＦ）によって１クロック遅延して出
力するようになる。
【０３１２】また、ステージIIの演算回路２０２のｏｄ
ｄ側を構成するシリアル回路２２０の動作は既に述べた
が、このシリアル回路２２０の動作が前述したように前
記図１７のシリアル回路１６０に比べ１クロック分遅く
なったことに対応してステージIIのｅｖｅｎ側を構成す
る上記シリアル演算器２０２ａ〜２０２ｄおいて、最終
段の加減算器に、遅延用のフリップフロップ（ＦＦ）を
備えた加減算器２０２ａ1〜２０２ｄ1を用いることによ
って１クロック遅く演算値が出力されるようにしてい
る。
【０３１３】上記シリアル演算により、図３１に示すよ
うにステージＩの出力に対してステージIIからは、１ク
ロック遅れたタイミングで演算結果が出力されるように
なる。
【０３１４】次いで、ステージIIIの演算回路１４３に
進む。この演算回路１４３では、ステージIIの演算回路
２０２の加算器２０２ａ1の出力が演算器１４３ａに与
えられ、同様にして減算器２０２ｂ1の出力が演算器１
４３ｂに、減算器２０２ｃ1の出力が演算器１４３ｃ
に、加算器２０２ｄ1の出力が演算器１４３ｄに、シリ
アル回路２２０の出力Ｏ7が演算器１４３ｅに、シリア
ル回路２２０の出力Ｏ3が演算器１４３ｆに、シリアル
回路２２０の出力Ｏ5が演算器１４３ｇに、シリアル回
路２２０の出力Ｏ1が演算器１４３ｈにそれぞれ与えら
れる。これにより、演算器１４３ａは、ステージIIの演
算回路１４２の加算器１４２ａ2の出力（９２ａ0＋９２
ａ1＋９２ａ2＋９２ａ3）に対して×１２８の演算を実
行し、出力Ｆ0のゲイン１２８を与え、その演算結果を
出力データＦ0として出力する。また、演算器１４３ｂ
は、ステージIIの演算回路１４２の減算器１４２ｂ2の
出力（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）に対して
×１２８の演算を実行し、出力Ｆ4のゲイン１２８を与
え、その演算結果を出力データＦ4として出力する。同
様に、演算器１１３ｃは、ステージIIの演算回路１４２
の減算器１４２ｃ2の出力（２５ａ0＋６０ａ1−６０ａ2
−２５ａ3）に対して×１２８の演算を実行し、出力Ｆ6
のゲイン１２８を与え、その演算結果を出力データＦ6
として出力する。また、演算器９３ｄは、ステージIIの
演算回路１４２の加算器１４２ｄ2の出力（６０ａ0＋２
５ａ1−２５ａ2−６０ａ3）に対して×１２８の演算を
実行し、出力Ｆ2のゲイン１２８を与え、その演算結果
を出力データＦ2として出力する。
【０３１５】また、ｏｄｄ側においては、演算器１４３
ｅのシフタ８４ｅ4及び減算器８４ｅ5は、ステージIIの
シリアル回路２２０の出力Ｏ7に対して×３２の演算を
実行して出力Ｆ7のゲイン３２を与え、その演算結果を
出力データＦ7として出力する。また、演算器１４３ｆ
のシフタ８４ｆ4及び減算器８４ｆ5は、ステージIIのシ
リアル回路２２０の出力Ｏ3に対して×３２の演算を実
行して出力Ｆ3のゲイン３２を与え、その演算結果を出
力データＦ3として出力する。同様に、演算器１４３ｇ
のシフタ８４ｇ4及び減算器８４ｇ5は、ステージIIのシ
リアル回路２２０の出力Ｏ5に対して×３２の演算を実
行して出力Ｆ5のゲイン３２を与え、その演算結果を出
力データＦ5として出力する。また、演算器１４３ｈの
シフタ８４ｈ4及び減算器８４ｈ5は、ステージIIのシリ
アル回路２２０の出力Ｏ1に対して×３２の演算を実行
して出力Ｆ1のゲイン３２を与え、その演算結果を出力
データＦ1として出力する。
【０３１６】上記ステージIIIの演算回路１４３の各演
算器１４３ａ〜１４３ｈのシリアル演算の場合、例えば
図３０に示すように、シリアル回路２２０のシリアル演
算器２２２ｅの加算器２２２ｅ1の出力に対して演算回
路１４３の減算器８４ｈ5では１クロック遅らした取込
みタイミングになり、ステージIIの出力に対してステー
ジIIIでは１クロック遅れた演算結果をシリアル演算し
てその演算結果を出力データＦ0〜F7として発生するよ
うになる。
【０３１７】以上の説明は、ＤＣＴ演算処理の場合であ
るが、図２７に示すデータ伸張時のデータ変換演算装置
２２０による逆ＤＣＴ演算処理の場合も上述したＤＣＴ
演算処理の場合と同様である。
【０３１８】この場合は図２７に示すように入力データ
がステージIIIの演算回路１５３〜ステージIIの演算回
路２１２〜ステージＩの演算回路１５１の順で与えられ
るようになる。
【０３１９】このように、データ変換演算装置２００及
びデータ変換演算装置２１０のステージIIのｏｄｄ側の
シリアル回路２２０のシリアル演算器１６１ｅ〜１６１
ｈは、遅延用のフリップフロップ（ＦＦ）を有しない構
造の加算器１６１ｅ2、１６１ｆ2、１６１ｇ2、１６１
ｈ2を用いる構成となっており、また、シリアル回路２
２０のシリアル演算器２２２ｅ〜２２２ｈは、前記図１
７のシリアル回路１６０のシリアル演算器１６２ｅ〜１
６２ｈの最終段の加減算器を遅延用のフリップフロップ
（ＦＦ）を備えた加減算器に置き換えた構成となってい
る。これに対応して、データ変換演算装置２００のステ
ージIIのｅｖｅｎ側のシリアル演算器２０２ａ〜２０２
ｄの加算器２０２ａ1、加算器２０２ｄ1、減算器２０２
ｂ1、減算器２０２ｃ1は、遅延用のフリップフロップ
（ＦＦ）を有する構造のものとなっている。同様に、デ
ータ変換演算装置２１０のステージIIのｅｖｅｎ側のシ
リアル演算器２１２ａ〜２１２ｄの加算器１５２ａ2、
加算器１５２ｄ2、減算器１５２ｂ2、減算器１５２ｃ2
は、遅延用のフリップフロップ（ＦＦ）を有する構造の
ものとなっている。これによって、スキューの部分を減
らしてクリティカルパスを解消することができ、安定し
た動作を得ることができる。
【０３２０】図３１は、データ変換演算装置２００の入
力から出力までのタイミングチャートであり、ステージ
Ｉの演算回路１４１〜ステージIIの演算回路２０２〜ス
テージIIIの演算回路１４３の動作を総合した場合のタ
イミングチャートを示している。この図３１に示すタイ
ミングチャートから明らかなように７bitのデータを入
力した場合、ステージIIにクリティカルパスの解消のた
めにフリップフロップ（ＦＦ）を挿入した加減算器を用
いているためステージIIの動作は１クロック分遅くなっ
ているが、データ変換演算装置２００全体としては、各
ステージＩ〜IIIの制御を個別に行なうことによって装
置全体の速度の向上を図っている。すなわち、ステージ
IIの最終段の部分にフリップフロップを挿入することに
よって１クロック増えるが、図３１に示すように挿入さ
れたフリップフロップによるデータ保持機能によってこ
のフリップフロップにデータを取り込んだ時点で次ライ
ンの処理を開始することができ、全体としてクロック数
の増加を招くことはない。例えば、ステージＩ〜IIIを
バスセレクタにより切り換えて使用するものにおいて、
ステージIIにフリップフロップによるデータ保持機能が
ないものではステージIIIにデータを取り込むまでステ
ージＩは次の処理を始められなかった。これに対して、
ステージIIのクリティカルパスの部分に挿入したフリッ
プフロップによってステージII自体がデータ保持を行な
うのでステージＩはステージIIIの処理がまだ終わって
いなくても次ラインのデータの取り込みを開始すること
ができ、全体として１ラインあたりクロック数は同じ２
１クロックとなる。
【０３２１】以上説明したように、本実施例のデータ圧
縮伸張装置は、画像データをパラレルデータの形で蓄え
るデータ記憶装置１０と、データ記憶装置１０から読み
込んだパラレルデータをシリアルデータに変換するパラ
レル−シリアル変換装装置１１と、ＤＣＴ演算係数を簡
単な整数比に変えた形のシリアル回路により構成され、
ＤＣＴ演算式をそのままハードウェア化して、複数段の
加減算を一度に行なうとともに、クリティカルパスの解
消のためフリップフロップ（ＦＦ）を挿入して構成した
シリアル回路２２０を含んで構成され、パラレル−シリ
アル変換装装置１１から出力されたデータに対して一次
元のＤＣＴ演算又は逆ＤＣＴ演算をシリアル演算の形で
施すデータ変換演算装置２００，２１０と、シリアルＤ
ＣＴ演算されたシリアルデータをパラレルデータに変換
してデータ記憶装置１０に書き込むシリアル−パラレル
変換装置１３と、データ記憶装置１０に蓄えられたデー
タ変換演算後のデータに対して、ＤＣＴ演算係数を整数
比に変えることにより生じたゲイン変化分を吸収させる
ように構成した量子化テーブルの値で除算することによ
って量子化演算を行なう量子化装置５１と、上記データ
圧縮伸張装置の各部の動作を制御するとともに、各ステ
ージの接続状態を切換える制御を行なう制御装置５２と
を有し、データ変換演算装置２００，２１０のステージ
IIのｅｖｅｎ側は係数を簡単な整数比に近似してＤＣＴ
シリアル演算を行なうとともに、クリティカルパスの解
消のためフリップフロップ（ＦＦ）を挿入して構成され
たシリアル演算器２０２ａ〜２０２ｄ，２１２ａ〜２１
２ｄから構成され、ｏｄｄ側もＤＣＴ演算式をそのまま
ハードウェア化したシリアル回路を基に、複数段の加減
算を一度に行なうとともに、クリティカルパスの解消の
ためフリップフロップ（ＦＦ）を挿入したシリアル回路
２２０から構成されているので、ステージIIにおいてデ
ータを保持することによってデータを１クロック遅らせ
て出力してスキューの部分を減らしてクリティカルパス
を解消させることができ、これによって安定した動作を
図りつつ各加減算器ごとに内部のフリップフロップ（Ｆ
Ｆ）によって行なわれていたクロックのタイミング合わ
せのための遅延動作をなくして、加減算器等の段数を減
らすことができ、クロック数を減らして処理速度を向上
させることができる。
【０３２２】すなわち、ステージIIの最終段に遅延用の
フリップフロップ（ＦＦ）を有する加減算器を用いてい
るので、スキューの部分を減らしてクリティカルパスを
解消することができ、安定した動作を得ることができる
ようになるが、このことを図２９及び図３０を参照しな
がら具体的に説明する。図２９及び図３０は各ステージ
Ｉ〜IIIの出力と各ステージＩ〜IIIの出力を切換えるバ
スセレクタの出力を示すタイミングチャートであり、図
２９は前記図１５及び図１７に示すデータ変換演算装置
１４０の各部の出力のタイミングチャート、図３０はス
テージIIの最終段に遅延用のフリップフロップ（ＦＦ）
を挿入したデータ変換演算装置２００の各部の出力のタ
イミングチャートである。図２９及び図３０は各ステー
ジＩ〜IIIの出力のうちステージIIのシリアル回路１６
０，２２０の出力Ｏ1ついての入出力に着目したもので
ある。図２９に示すように、データ変換演算装置１４０
では、データ変換演算装置１４０に供給されるクロック
の立上りを受けてステージＩから演算結果が出力され、
ステージＩの出力はバスセレクタ１３２（図１２）を通
してステージIIに出力される。ステージIIのシリアル回
路１６０のシリアル演算器１６２ｅの加算器１６２ｅ3
からは同図に示すタイミングで次段のフリップフロップ
（ＦＦ）を有しない加算器１６２ｅ5に加算結果が出力
され、加算器１６２ｅ5からは同図に示すタイミングで
出力データＯ1が出力される。ステージIIの加算器１６
２ｅ5の出力Ｏ1はバスセレクタ１３３（図１２）を通し
てステージIIIのシリアル演算器１４３ｈに出力され
る。ステージIIIのシリアル演算器１４３ｈの減算器８
４ｈ5内部のサブトラクタからは同図に示すタイミング
で内部のフリップフロップ（ＦＦ）に減算結果が出力さ
れ、減算器８４ｈ5内部のフリップフロップ（ＦＦ）で
は同図に示すように次のクロックのタイミングで内部の
サブトラクタの出力を取り込む。このように、データ変
換演算装置１４０では供給されるクロックの立上りを受
けて出力されたステージＩの出力が、図２９に示すよう
にバスセレクタや加減算器を通過する度にディレイを重
ねながら同図に示すように次のクロックのタイミングで
ステージIIIの減算器８４ｈ5内部の最終段フリップフロ
ップ（ＦＦ）によりサブトラクタの出力として取り込ま
れることになる。従って、１クロックの間に２段の加算
器１６３ｅ3、１６３ｅ5と２段のバスセレクタ１３２、
１３３を通過しなければならず、図２９に示すようにク
ロック周期を短くすることは困難であった。特に、デコ
ード時を考慮すればバスセレクタを通る配線を長くする
必要があり配線遅延分を含めるとかなりのディレイが発
生するため、クロック周期を短くすることができず、ク
ロック周期を短くすると間違ったデータを取り込んでし
まう可能性があった。
【０３２３】これに対して、図３０に示すように、デー
タ変換演算装置２００では、データ変換演算装置２００
に供給されるクロックの立上りを受けてステージＩから
演算結果が出力され、ステージＩの出力はバスセレクタ
１３２を通してステージIIに出力される。ステージIIの
シリアル回路２２０のシリアル演算器２２２ｅの加算器
１６２ｅ3からは同図に示すタイミングで次段のクリテ
ィカルパスの解消のためフリップフロップ（ＦＦ）を備
えた加算器２２２ｅ1に加算結果が出力され、加算器２
２２ｅ1内部のアダーからは同図に示すタイミングで内
部のフリップフロップ（ＦＦ）に加算結果が出力され、
加算器２２２ｅ1内部のフリップフロップ（ＦＦ）では
同図に示すように次のクロックのタイミングで内部のア
ダーの出力を取り込む。加算器２２２ｅ1からは同図に
示すタイミングで出力データＯ1が出力され、ステージI
Iの加算器２２２ｅ1の出力Ｏ1はバスセレクタ１３３を
通してステージIIIのシリアル演算器１４３ｈに出力さ
れる。ステージIIIのシリアル演算器１４３ｈの減算器
８４ｈ5内部のサブトラクタからは同図に示すタイミン
グで内部のフリップフロップ（ＦＦ）に減算結果が出力
され、減算器８４ｈ5内部のフリップフロップ（ＦＦ）
では同図に示すように次のクロックのタイミングで内部
のサブトラクタの出力を取り込む。このように、データ
変換演算装置２００では供給されるクロックの立上りを
受けて出力されたステージＩの出力が、図３０に示すよ
うにバスセレクタ１３２を通過し、ステージIIのシリア
ル演算器２２２ｅの加算器１６２ｅ3から加算結果が出
力されると、次段の加算器２２２ｅ1では内部のアダー
で加算した結果を次のクロックのタイミングで加算器２
２２ｅ1内部のフリップフロップ（ＦＦ）により保持し
ておくことになる。そして、加算器２２２ｅ1の出力は
バスセレクタ１３３を通してステージIIIのシリアル演
算器１４３ｈに出力され、その次のクロックのタイミン
グでステージIIIの減算器８４ｈ5内部の最終段フリップ
フロップ（ＦＦ）によりサブトラクタの出力として取り
込まれることになる。従って、ステージIIの最終出力が
１クロック遅れて出力されることになりステージIIの出
力からステージIIIの減算器８４ｈ5内部の最終段フリッ
プフロップ（ＦＦ）の出力の取込みまで２クロックを要
するが、クリティカルパスが解消されることによりクロ
ック周期（クロック速度）を図２９の場合に比較して約
２倍にすることが可能である。また、上記クリティカル
パスの解消によるクロック周期の向上に加えてスキュー
の部分が減ることにより安定した動作を得ることがで
き、信頼性を高めて装置の歩留りを向上させることがで
きる。
【０３２４】また、ステージIIの最終出力部分にフリッ
プフロップ（ＦＦ）を挿入することによって発生する速
度の低下は各ステージＩ〜IIIを個別に制御することに
より解消することができる。以下、このことを図３１を
参照しながら具体的に説明する。図３１はデータ変換演
算装置２００の各ステージＩ〜IIIを個別に制御したと
きのステージＩの入力からステージIIIの出力を示すタ
イミングチャートである。前記図１５に示すデータ変換
演算装置１４０では、ステージIIの出力はＮｏ−ｄｅｌ
ａｙでステージIIIまで渡されるのでステージIIとステ
ージIIIは同じタイミングで動作させる必要があり、ま
たステージIIにはデータを保持する機能がなく、ステー
ジＩの入力からステージIIIの出力まで２１クロックで
済んでいた。すなわち、ステージIIにデータを保持する
機能がなかったのでステージIIIにデータを取り込むま
でステージＩは次ラインの処理を始められなかった。こ
れに対し、データ変換演算装置２００では、各ステージ
において入力から出力まで１クロックを要し、各ステー
ジでは最終出力段にフリップフロップが設けられている
のでこのフリップフロップにデータを取り込んでしまえ
ば前ステージの出力は不要となる。すなわち、ステージ
IIの最終段の部分にフリップフロップを挿入することに
よってステージIIが１クロック増えるが、図３１に示す
ようにステージIIでは挿入されたフリップフロップによ
るデータ保持機能があるためこのフリップフロップにデ
ータを保持してしまえば、ステージII自体がデータ保持
を行なうのでステージＩはステージIIIの処理がまだ終
わっていなくても次ラインのデータの取り込みを開始す
ることができる（図３１の各ステージＩ〜IIIのデータ
取込みタイミングMSB IN及びNext line参照）。その結
果、１ラインだけをみると２３クロックを要するが、全
体としては１ラインあたり２１クロックで処理を行なう
ことができ、前記データ変換演算装置１４０，１５０と
同様のクロック数で処理が可能となる。
【０３２５】このように、データ変換演算装置２００
は、前記データ変換演算装置１４０，１５０と同様の２
１クロックで処理を可能にしながらクリティカルパスを
解消することができ、また、クリティカルパス部分が解
消できるのでより高いクロック速度を用いることが可能
になりより高速なデータ変換演算が実現できる。また、
スキューの部分が減ることにより安定した動作を得るこ
とができ、信頼性を高めることができ、さらには装置の
歩留りを向上させることができる。
【０３２６】また、本実施例のデータ圧縮伸張装置は、
画像データをパラレルデータの形で蓄えるデータ記憶装
置１０と、データ記憶装置１０から読み込んだパラレル
データをシリアルデータに変換するパラレル−シリアル
変換装装置１１と、ＤＣＴ演算係数を簡単な整数比に変
えた形のシリアル回路により構成されるとともに、ｏｄ
ｄ側についてはＤＣＴ演算式をそのままハードウェア化
するとともに、複数段の加減算を一度に行なうように構
成したシリアル回路１６０を含んで構成され、パラレル
−シリアル変換装装置１１から出力されたデータに対し
て一次元のＤＣＴ演算又は逆ＤＣＴ演算をシリアル演算
の形で施すデータ変換演算装置１４０，１５０，１８
０，１９０と、シリアルＤＣＴ演算されたシリアルデー
タをパラレルデータに変換してデータ記憶装置１０に書
き込むシリアル−パラレル変換装置１３と、データ記憶
装置１０に蓄えられたデータ変換演算後のデータに対し
て、ＤＣＴ演算係数を整数比に変えることにより生じた
ゲイン変化分を吸収させるように構成した量子化テーブ
ルの値で除算することによって量子化演算を行なう量子
化装置５１と、上記各部の動作をデータ圧縮伸張装置の
全体を制御する制御装置５２とを有し、データ変換演算
装置１４０，１５０のステージIIのｅｖｅｎ側は係数を
簡単な整数比に近似してＤＣＴシリアル演算を行なうと
ともに、フリップフロップ（ＦＦ）を有しないアダー
（サブトラクタ）を含んで構成されたシリアル演算器１
４２ａ〜１４２ｄから構成され、ｏｄｄ側もＤＣＴ演算
式をそのままハードウェア化したシリアル回路を基に、
複数段の加減算を一度に行なうシリアル回路１６０から
構成されているので、各加減算器ごとに内部のフリップ
フロップ（ＦＦ）によって行なわれていたクロックのタ
イミング合わせのための遅延動作をなくすとともに、加
減算器等の段数を減らすことができ、これによってクロ
ック数を減らして処理速度を向上させることができ、回
路規模を小さくすることができる。
【０３２７】すなわち、データ変換演算装置１４０，１
５０のステージIIのｏｄｄ側のシリアル回路１６０のシ
リアル演算器１６１ｅ〜１６１ｈは、遅延用のフリップ
フロップ（ＦＦ）を有しない構造の加算器１６１ｅ2、
１６１ｆ2、１６１ｇ2、１６１ｈ2を用いて構成され、
また、シリアル回路１６０のシリアル演算器１６２ｅ〜
１６２ｈは、前記図１１のシリアル回路１００のシリア
ル演算器１６２ｅ〜１６２ｈから加減算器を２段取り去
るとともに、加減算器を遅延用のフリップフロップ（Ｆ
Ｆ）を有しない構造の加減算器に置き換えて構成され、
これに対応して、ステージIIのｅｖｅｎ側のシリアル演
算器１４２ａ〜１４２ｄ（１５２ａ〜１５２ｄも同様）
は、前記図９のステージIIのシリアル演算器１１２ａ〜
１１２ｄの各シフタ８２ａ2、８２ｂ2、８２ｃ2、８２
ｄ2からフリップフロップ（ＦＦ）を更に１段取り去っ
た構成となっており、また、ステージIIのｅｖｅｎ側の
シリアル演算器１４２ａ〜１４２ｄの加算器１４２ａ
2、加算器１４２ｄ2、減算器１４２ｂ2、減算器１４２
ｃ2は遅延用のフリップフロップ（ＦＦ）を有しない構
造のものとなっている。従って、回路規模を小さくする
ことができるとともに、データ変換演算装置１４０，１
５０のステージIIではクロック数を２クロック少なくす
ることができ、図２５に示すデータ変換演算装置１４０
のタイミングチャートと図２４に示すデータ変換演算装
置１１０のタイミングチャートと比較して明らかなよう
に７bitのデータを入力した場合、１ライン当りの処理
周期を２４クロックから２２クロックに減少させること
ができる。
【０３２８】また、データ変換演算装置１８０及びデー
タ変換演算装置１９０は、ステージＩのシリアル演算器
１７１ａ〜１７１ｈが、内部にフリップフロップ（Ｆ
Ｆ）を有しないアダー（サブトラクタ）により構成さ
れ、また、ステージIIIのシリアル演算器１７３ａ〜１
７３ｈの加減算器が、遅延用のフリップフロップ（Ｆ
Ｆ）を有しない構造の加算器１７３ｃ1、１７３ｄ1、減
算器１７３ａ1、１７３ｂ1、１７３ｅ1、１７３ｆ1、１
７３ｇ1、１７３ｈ1に置き換えた構成となっている。こ
れによって、ステージＩ及びステージIIIでクロック数
を１クロックづつ少なくすることができ、演算速度を更
に２クロック向上させることができ、回路規模をより小
さくすることができる。
【０３２９】なお、上記データ変換演算装置１４０，１
５０，１８０，１９０は、これら装置を構成するシリア
ル回路の動作時間と、システムクロックに従って動作す
るデータ圧縮伸張装置の全体動作時間とを考慮に容れ
て、上述したようにシリアル回路を構成する加減算器の
段数を減らす、若しくは加減算器をフリップフロップ
（ＦＦ）を有しない加減算器に置き換えるようにするも
のである。このため、供給されるシステムクロックの速
度が上がれば、上述した加減算器の段数を減らす、若し
くは加減算器をフリップフロップ（ＦＦ）を有しない加
減算器に置き換えるといった速度向上の余裕がなくなる
ようにも考えられるが、シリアル回路自体の構造が相当
シンプルであるのに対し、上記データ変換演算装置１４
０，１５０，１８０，１９０を制御する制御回路部は一
般にゲート段数が多く構造が複雑であるため、供給され
るクロックが上がってもそのクロックの向上分はシリア
ル回路にも反映されることになり、クロック速度の向上
に対しても本実施例のデータ圧縮伸張装置は有効なもの
となっている。
【０３３０】また、本実施例のデータ圧縮伸張装置は、
画像データをパラレルデータの形で蓄えるデータ記憶装
置１０と、データ記憶装置１０から読み込んだパラレル
データをシリアルデータに変換するパラレル−シリアル
変換装装置１１と、ＤＣＴ演算係数を簡単な整数比に変
えた形のシリアル回路により構成されるとともに、ｏｄ
ｄ側については演算式をそのままハードウェア化したシ
リアル回路１００を含んで構成され、パラレル−シリア
ル変換装装置１１から出力されたデータに対して一次元
のＤＣＴ演算又は逆ＤＣＴ演算をシリアル演算の形で施
すデータ変換演算装置１１０，１２０と、シリアルＤＣ
Ｔ演算されたシリアルデータをパラレルデータに変換し
てデータ記憶装置１０に書き込むシリアル−パラレル変
換装置１３と、データ記憶装置１０に蓄えられたデータ
変換演算後のデータに対して、ＤＣＴ演算係数を整数比
に変えることにより生じたゲイン変化分を吸収させるよ
うに構成した量子化テーブルの値で除算することによっ
て量子化演算を行なう量子化装置５１と、上記各部の動
作をデータ圧縮伸張装置の全体を制御する制御装置５２
とを有し、シリアル回路１００は、ＤＣＴ演算式を展開
して得られた各入力ｂ0〜ｂ3に共通な係数を２のべきに
ある数値をかけた形で表現した場合の該数値の部分を作
成するシリアル回路１０１と、このシリアル回路１０１
により計算された係数出力に対して式の横方向に符号分
を含めた加減算を行なって出力ｘ0〜ｘ3として出力する
シリアル回路１０２により構成されているので、演算式
をそのままハードウェア化することによってバタフライ
演算部をなくすとともにＦＦ等の段数を減らすことがで
き、クロック数（時間）を短縮することができる。すな
わち、図４３に示す従来のデータ変換演算装置１２の回
路構成の場合、８bitのデータを入力した場合図１３に
示すようにＬＳＢ入力からＭＳＢ出力まで２６クロック
かかっていたが、図９に示すデータ変換演算装置１１０
ではステージIIのｏｄｄ側にシリアル回路１００を用い
ることにより偶数成分側からタイミングおよびゲインを
揃えるために設けられたシフトレジスタを３段取り去る
ことができ、図１３に示すデータ変換演算装置５０のタ
イミングチャートと比較して明らかなように７bitのデ
ータを入力した場合、図１４に示すように１ライン当り
の処理周期を２６クロックから２３クロックに減少させ
ることができる。その結果、少ないクロック数によりデ
ータ変換演算を実行できるという利点があり、画像圧縮
等のデータ圧縮に利用することができる。
【０３３１】また、本実施例のデータ圧縮伸張装置は、
画像データをパラレルデータの形で蓄えるデータ記憶装
置１０と、データ記憶装置１０から読み込んだパラレル
データをシリアルデータに変換するパラレル−シリアル
変換装装置１１と、ＤＣＴ演算係数を簡単な整数比に変
えた形のシリアル回路により構成され、パラレル−シリ
アル変換装装置１１から出力されたデータに対して一次
元のＤＣＴ演算をシリアル演算の形で施すデータ変換演
算装置５０と、シリアルＤＣＴ演算されたシリアルデー
タをパラレルデータに変換してデータ記憶装置１０に書
き込むシリアル−パラレル変換装置１３と、データ記憶
装置１０に蓄えられたデータ変換演算後のデータに対し
て、ＤＣＴ演算係数を整数比に変えることにより生じた
ゲイン変化分を吸収させるように構成した量子化テーブ
ルの値で除算することによって量子化演算を行なう量子
化装置５１と、上記各部の動作をデータ圧縮伸張装置の
全体を制御する制御装置５２とを設け、２のべきで表現
できる部分はべきで表現してシリアル回路を構成する一
方で、べきで表現しようとすればビット数が大きくなっ
てしまう部分については敢えてべきにより表現しようと
しないで２のべきにとらわれずにＤＣＴ演算式の係数を
整数比に置き換え、そのゲイン変化分を量子化部によっ
て吸収するようにしているので、単にシリアル回路を実
現していた場合に比べ、データ変換演算装置５０の回路
規模を大幅に小さくすることができるとともに、シリア
ルの段数を減少させて処理速度を向上させることがで
る。すなわち、図４３に示す従来例では、フリップフロ
ップ（ＦＦ）が１２６個、１bitAdd(Sub)unitが ６２個
必要となり未だ回路規模が大きかったが、本実施例で
は、演算に必要な回路構成としてフリップフロップ（Ｆ
Ｆ）７０個、１ Add unit５２個で済むことになり回路
規模を大幅に小さくすることができる。また、シリアル
回路を構成するフリップフロップ（ＦＦ）等の段数が削
減されるので、図７に示すように８bitのデータを入力
した場合、１ライン当りの処理周期を従来例の２７クロ
ック（図４２）から２１クロックに減少させることがで
きる。また、誤差を含んだ係数による演算は量子化装置
５１において一度行われるのみであり演算の大部分が誤
差を含まない整数の比によって行なうことができ、量子
化の前までの演算におけるデータビット幅を従来のもの
より大幅に小さくすることができ、小さなバス幅で高い
演算精度を得ることができる。また、データ変換演算装
置５０自体が、極めて小さなＦＦ等の組合せからなるシ
リアル回路によってＤＣＴ演算を行なうようにしている
ので、回路規模を大幅に小さくすることができ、かつ高
速に処理を行なうことが可能になる。
【０３３２】このように高い演算精度を持ちかつ回路規
模の小さなデータ圧縮伸張装置が実現できることからＤ
ＣＴを用いた画像圧縮や音声圧縮を行うデータ圧縮伸張
装置に適用して好適である。
【０３３３】なお、本実施例では、データ変換演算装置
２００，２１０のステージIIの最終段出力にフリップフ
ロップ（ＦＦ）を設けた例を示したが、これには限定さ
れず、クリティカルパスの部分に遅延用素子を設けるも
のであれば他のステージでもよくステージ中のどのよう
なシリアル回路部分であってもよいことは言うまでもな
い。本実施例のようにステージIIの最終段出力にフリッ
プフロップ（ＦＦ）を設けるようにすると、エンコード
時及びデコード時の何れの場合もステージIIが中間部分
となる、ステージＩ〜IIIの中間位置のデータを保持す
るのでディレイが約半分となりディレイ解消の点で有利
である、ステージIIはシリアル段数が多いのでをここを
クリアできればクリティカルパスは解消でき他のステー
ジ等に遅延用素子を設ける必要はなくなる、というメリ
ットがあり、回路規模の増大を最小限に抑えつつ確実に
クリティカルパスを解消することができる。
【０３３４】また、本実施例では、データ変換演算装置
２００，２１０をステージＩ〜IIIの３つのステージに
分割する例を示したが、クリティカルパスの部分に遅延
用素子を設けるものであればどのようなステージやブロ
ックに分割してもよいことは勿論である。
【０３３５】また、本実施例では、ＤＣＴ演算式の係数
を整数の比に置き換え、そのゲインの変化を量子化装置
５１により調整するとともに、データ変換演算式を展開
し、展開した式に従って構成されたデータ変換演算装置
１１０，１２０を対象として、フリップフロップ（Ｆ
Ｆ）や加減算器等の段数を減らすようにしているが、こ
れには限定されず、複数段の加減算を同一クロックで一
度に行なう構成したシリアル回路であればどのようなシ
リアル回路でもよい。すなわち、ＤＣＴ演算式の係数を
整数の比に置き換える処理をしないシリアル回路、若し
くはデータ変換演算式を展開し、展開した式に従って構
成したシリアル回路を対象として、複数段の加減算を同
一クロックで一度に行なう構成を適用してもよい。
【０３３６】また、本実施例では、図１５〜図２３に示
すデータ変換演算装置１１０，１２０，１８０，１９０
及びシリアル回路１６０において、図１５〜図２３に示
す位置のシフタや加減算器等の段数を減らし、また加減
算器をフリップフロップ（ＦＦ）を有しない加減算器に
置き換えるようにしているが、これには限定されず、複
数段の加減算を同一クロックで一度に行なうように構成
するものであればどのような部分に適用してもよいこと
は勿論である。
【０３３７】また、本実施例では、データ変換演算装置
９０のステージIIのｏｄｄ側にシリアル回路１００を適
用した例を示したが、これには限定されず、データ変換
演算式を各項毎に展開し、展開した式に従ってシリアル
回路を構成するものであればどのような回路部分に適用
してもよいことは言うまでもない。
【０３３８】また、本実施例では係数を例えば所定の整
数の比とする例を示したが、これには限定されず、整数
の比で表されるものであればどのような整数比でもよく
整数値であってもことは言うまでもない。
【０３３９】また、演算係数を２のべき（２のｎ乗）の
和（差）で表現して図３に示すようなシリアルの回路に
より演算を行っているが、シリアルデータ処理が行われ
るものであればどのようなユニットの組合せでもよいこ
とは勿論である。
【０３４０】また、上記画像圧縮装置等を構成する回路
や部材の数、種類などは前述した実施例に限られないこ
とは言うまでもなく、ソフトウェア（例えば、Ｃ言語）
により実現するようにしてもよい。
【０３４１】また、本実施例では、データ変換演算装置
にＤＣＴを適用しているが、これら符号化方式には限定
されず、符号化演算を行なうものであればどのような装
置や演算式にも適用できることは言うまでもない。例え
ば、ハール（Harr）変換、傾斜変換（スラント変換）、
対称性サイン変換などを用いたデータ圧縮伸張装置に適
用することができる。
【０３４２】また、入力データに対してデータ変換を行
なうものであれば、データ変換の種類は何でもよく、Ｄ
ＣＴによる周波数成分の変換のほか、例えばＦＦＴ，Ｌ
ＯＴ（Lapped Orthogonal Transform：重合直交変換）
等の直交データ変換に適用可能である。また、データ変
換演算部の係数を量子化部で吸収させるようにしている
が、係数を調整できるものであればどのような量子化部
で調整してもよいことは勿論である。
【０３４３】
【発明の効果】請求項１、２、１８、１９、２０、２
１、２２及び２３記載の発明によれば、シリアル演算に
よりデータ変換演算を実行するデータ変換演算手段のク
リティカルパスの部分に遅延用素子を設け、該遅延用素
子によりデータを保持してクリティカルパスを解消する
とともに、各ステージを個別に制御して次ラインの処理
を実行するようにしているので、データを保持すること
によってスキューの部分を減らすことができ、クリティ
カルパスを解消させることができる。また、ステージの
クリティカルパスの部分に設けた遅延用素子により処理
ステージにおいてデータが保持されるので、後段のステ
ージの処理の終了を待たずに前段のステージで次ライン
の処理が開始でき、クリティカルパス解消のために挿入
された遅延用素子による遅延を解消することができ、安
定した動作を図りつつ高速動作が可能になる。その結
果、クリティカルパス部分が解消できるのでより高いク
ロック速度を用いることが可能になり、より高速なデー
タ変換演算が実現できる。また、スキューの部分が減る
ことにより安定した動作を得ることができ、信頼性を高
めることができ、さらには装置の歩留りを向上させるこ
とができる。
【０３４４】請求項３、２４、２５、２６、２７、２
８、２９、３０、３１及び３２記載の発明によれば、デ
ータ変換演算手段の係数を整数の比に置き換え、該整数
の比に置き換えることにより生じたゲインの変化を、量
子化手段により調整するようにするとともに、クリティ
カルパスの部分に遅延用素子を設け、該遅延用素子によ
りデータを保持してクリティカルパスを解消するように
しているので、単にシリアル回路を実現していた場合に
比べ、回路規模を大幅に小さくすることができるととも
に、クリティカルパスを解消しつつシリアルの段数を減
少させて処理速度を向上させることができる。また、ク
リティカルパス解消のために挿入された遅延用素子によ
るデータ保持機能によって次ライン処理が可能になり、
さらに処理速度を向上させることができ、画像等のデー
タ圧縮に利用することができる。
【０３４５】請求項４、１０、１１及び１２記載の発明
によれば、データ変換演算手段のデータ変換演算式を展
開し、展開した式に従って前記データ変換演算手段を構
成するとともに、クリティカルパスの部分に遅延用素子
を設け、該遅延用素子によりデータを保持してクリティ
カルパスを解消するようにしているので、展開したデー
タ変換演算式に従ってシリアル回路を構成することによ
りクリティカルパスを解消しつつシフトレジスタ等のシ
リアル回路の段数を減少させてクロック数を減らすこと
ができ、処理速度を向上させることができ、また、クリ
ティカルパス解消のために挿入された遅延用素子による
データ保持機能によって次ライン処理が可能になり、さ
らに処理速度を向上させることができる。
【０３４６】請求項５、１３、１４、１５、１６及び１
７記載の発明によれば、データ変換演算手段を、複数段
の加減算を同一クロックで一度に行なうようにするとと
もに、クリティカルパスの部分に遅延用素子を設け、該
遅延用素子によりデータを保持してクリティカルパスを
解消するようにしているので、クロックのタイミング合
わせのための遅延動作が加減算ごとに行なわれることが
なくなるとともに、加減算器等の段数が減少することに
よりクリティカルパスを解消しつつクロック数を減らし
て処理速度を向上させることができ、回路規模を小さく
することができ、また、クリティカルパス解消のために
挿入された遅延用素子によるデータ保持機能によって次
ライン処理が可能になり、さらに処理速度を向上させる
ことができる。
【０３４７】請求項６及び９記載の発明によれば、デー
タ変換演算手段の係数を整数の比に置き換え、該整数の
比に置き換えることにより生じたゲインの変化を、量子
化手段により調整するようにするとともに、複数段の加
減算を同一クロックで一度に行なうようにし、さらにク
リティカルパスの部分に遅延用素子を設け、該遅延用素
子によりデータを保持してクリティカルパスを解消する
ようにしているので、単にシリアル回路を実現していた
場合に比べ、回路規模を大幅に小さくすることができる
ことに加え、さらにクリティカルパスを解消しつつＦＦ
や加減算器等の段数を大幅に減少させて処理速度を向上
させることができ、画像等のデータ圧縮伸張に利用する
ことができ、また、クリティカルパス解消のために挿入
された遅延用素子によるデータ保持機能によって次ライ
ン処理が可能になり、さらに処理速度を向上させること
ができる。
【０３４８】請求項７記載の発明によれば、データ変換
演算手段のデータ変換演算式を展開し、展開した式に従
って前記データ変換演算手段を構成するとともに、複数
段の加減算を同一クロックで一度に行なうようにし、さ
らにクリティカルパスの部分に遅延用素子を設け、該遅
延用素子によりデータを保持してクリティカルパスを解
消するようにしているので、展開したデータ変換演算式
に従ってシリアル回路を構成することによりシフトレジ
スタ等のシリアル回路の段数を減少させてクロック数を
減らすことができることに加え、さらにクリティカルパ
スを解消しつつＦＦや加減算器等の段数を大幅に減少さ
せて処理速度を向上させることができ、回路規模を大幅
に小さくすることができ、また、クリティカルパス解消
のために挿入された遅延用素子によるデータ保持機能に
よって次ライン処理が可能になり、さらに処理速度を向
上させることができる。
【０３４９】請求項８記載の発明によれば、データ変換
演算手段の係数を整数の比に置き換え、該整数の比に置
き換えることにより生じたゲインの変化を、量子化手段
により調整するようにするとともに、データ変換演算式
を展開し、展開した式に従ってデータ変換演算手段を構
成し、さらに複数段の加減算を同一クロックで一度に行
なうようにするとともに、クリティカルパスの部分に遅
延用素子を設け、該遅延用素子によりデータを保持して
クリティカルパスを解消するようにしているので、係数
を整数の比に置き換え、そのゲインの変化を量子化手段
で調整することにより単にシリアル回路を実現していた
場合に比べ、回路規模を大幅に小さくすることができる
とともに、展開したデータ変換演算式に従ってシリアル
回路を構成することによりクリティカルパスを解消しつ
つシフトレジスタ等のシリアル回路の段数を減少させて
クロック数を減らすことができ、さらにこのシリアル回
路は複数段の加減算を一度に行なう構成となっているた
めＦＦや加減算器等の段数を大幅に減少させて処理速度
をより一層向上させることができ、回路規模を大幅に小
さくすることができる。また、クリティカルパス解消の
ために挿入された遅延用素子によるデータ保持機能によ
って次ライン処理が可能になり、さらに処理速度を向上
させることができる。
【図面の簡単な説明】
【図１】データ圧縮伸張装置の原理説明図である。
【図２】データ圧縮伸張装置の原理説明図である。
【図３】データ圧縮伸張装置のブロック構成図である。
【図４】データ圧縮伸張装置のデータ変換演算装置のブ
ロック構成図である。
【図５】データ圧縮伸張装置のデータ圧縮時のデータ変
換演算装置の回路構成図である。
【図６】データ圧縮伸張装置のデータ伸張時のデータ変
換演算装置の回路構成図である。
【図７】データ圧縮伸張装置のデータ変換演算装置の動
作を説明するためのタイミングチャートである。
【図８】データ圧縮伸張装置のデータ変換演算装置の回
路構成図である。
【図９】データ圧縮伸張装置のデータ圧縮時のデータ変
換演算装置の回路構成図である。
【図１０】データ圧縮伸張装置のデータ伸張時のデータ
変換演算装置の回路構成図である。
【図１１】データ圧縮伸張装置のデータ変換演算装置の
シリアル回路の回路構成図である。
【図１２】データ圧縮伸張装置のデータ変換演算装置の
ブロック構成図である。
【図１３】データ圧縮伸張装置のデータ変換演算装置の
動作を説明するためのタイミングチャートである。
【図１４】データ圧縮伸張装置のデータ変換演算装置の
動作を説明するためのタイミングチャートである。
【図１５】データ圧縮伸張装置のデータ圧縮時のデータ
変換演算装置の回路構成図である。
【図１６】データ圧縮伸張装置のデータ伸張時のデータ
変換演算装置の回路構成図である。
【図１７】データ圧縮伸張装置のデータ変換演算装置の
シリアル回路の回路構成図である。
【図１８】データ圧縮伸張装置の内部にフリップフロッ
プ（ＦＦ）を有しないシリアル演算素子を説明する図で
ある。
【図１９】データ圧縮伸張装置の内部にフリップフロッ
プ（ＦＦ）を有しないシリアル演算素子を説明する図で
ある。
【図２０】データ圧縮伸張装置のデータ変換演算装置の
シリアル回路の回路構成図である。
【図２１】データ圧縮伸張装置のデータ変換演算装置の
シリアル回路の回路構成図である。
【図２２】データ圧縮伸張装置のデータ圧縮時のデータ
変換演算装置の回路構成図である。
【図２３】データ圧縮伸張装置のデータ伸張時のデータ
変換演算装置の回路構成図である。
【図２４】データ圧縮伸張装置のデータ変換演算装置の
動作を説明するためのタイミングチャートである。
【図２５】データ圧縮伸張装置のデータ変換演算装置の
動作を説明するためのタイミングチャートである。
【図２６】データ圧縮伸張装置のデータ圧縮時のデータ
変換演算装置の回路構成図である。
【図２７】データ圧縮伸張装置のデータ伸張時のデータ
変換演算装置の回路構成図である。
【図２８】データ圧縮伸張装置のデータ変換演算装置の
シリアル回路の回路構成図である。
【図２９】データ圧縮伸張装置のデータ変換演算装置の
各ステージＩ〜IIIの出力と各ステージＩ〜IIIの出力を
切換えるバスセレクタの出力を示すタイミングチャート
である。
【図３０】データ圧縮伸張装置のデータ変換演算装置の
各ステージＩ〜IIIの出力と各ステージＩ〜IIIの出力を
切換えるバスセレクタの出力を示すタイミングチャート
である。
【図３１】データ圧縮伸張装置のデータ変換演算装置の
動作を説明するためのタイミングチャートである。
【図３２】従来のデータ圧縮伸張装置のブロック構成図
である。
【図３３】従来のデータ圧縮伸張装置の画像データの処
理を説明するための図である。
【図３４】従来のデータ圧縮伸張装置の量子化テーブル
の例を示す図である。
【図３５】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。
【図３６】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。
【図３７】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。
【図３８】従来のデータ圧縮伸張装置のデータ変換演算
装置のブロック構成図である。
【図３９】従来のデータ圧縮伸張装置のデータ変換演算
装置のＩステージの回路構成図である。
【図４０】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIステージの回路構成図である。
【図４１】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIIステージの回路構成図である。
【図４２】従来のデータ圧縮伸張装置のデータ変換演算
装置のIVステージの回路構成図である。
【図４３】従来のデータ圧縮伸張装置のデータ圧縮時の
データ変換演算装置の回路構成図である。
【図４４】従来のデータ圧縮伸張装置のデータ伸張時の
データ変換演算装置の回路構成図である。
【図４５】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。
【図４６】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。
【図４７】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。
【図４８】従来のデータ圧縮伸張装置のデータ変換演算
装置の動作を説明するためのタイミングチャートであ
る。
【符号の説明】
１０ データ記憶装置 １１ パラレル−シリアル変換装装置 １３ シリアル−パラレル変換装置 ５１ 量子化装置 ５０，１１０，１２０，１４０，１５０，１８０，１９
０，２００，２１０データ変換演算装置 ５２ 制御装置 １００，１６０，２２０ シリアル回路 １０１，１６１ シリアル回路（第１のシリアル演算
部） １０２，１６２，２２２ シリアル回路（第２のシリア
ル演算部） １１１，１２１，１４１，１５１，１７１ ステージＩ
の演算回路 １１２，１２２，１４２，１５２，２０２，２１２ ス
テージIIの演算回路 １１３，１２３，１４３，１５３，１７３ ステージII
Iの演算回路 １３１〜１３４ バスセレクタ
【数３】
【数４】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/137 Ｚ

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 所定のデータを記憶するデータ記憶手段
    と、 前記データ記憶手段から出力されたデータに対して所定
    の係数に基づいてシリアル演算によりデータ変換演算を
    実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
    対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
    量子化手段を制御をする制御手段とを備えたデータ圧縮
    伸張装置であって、 前記データ変換演算手段は、クリティカルパスの部分に
    遅延用素子を設け、該遅延用素子によりデータを保持し
    てクリティカルパスを解消するようにしたことを特徴と
    するデータ圧縮伸張装置。
  2. 【請求項２】 所定のデータを記憶するデータ記憶手段
    と、 前記データ記憶手段のデータをパラレルデータからシリ
    アルデータに変換するパラレル−シリアル変換手段と、 前記パラレル−シリアル変換手段から出力されたデータ
    に対して所定の係数に基づいてシリアル演算によりデー
    タ変換演算を実行するデータ変換演算手段と、 前記データ変換手段から出力されるシリアルデータをパ
    ラレルデータに変換し、前記データ記憶手段に書き込む
    シリアル−パラレル変換手段と、 前記データ変換演算手段によるデータ変換後のデータに
    対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記パラレル−シリアル変換手
    段、前記データ変換演算手段、前記シリアル−パラレル
    変換手段及び前記量子化手段を制御をする制御手段とを
    備えたデータ圧縮伸張装置であって、 前記データ変換演算手段は、クリティカルパスの部分に
    遅延用素子を設け、該遅延用素子によりデータを保持し
    てクリティカルパスを解消するようにしたことを特徴と
    するデータ圧縮伸張装置。
  3. 【請求項３】 所定のデータを記憶するデータ記憶手段
    と、 前記データ記憶手段から出力されたデータに対して所定
    の係数に基づいてシリアル演算によりデータ変換演算を
    実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
    対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
    量子化手段を制御をする制御手段とを備えたデータ圧縮
    伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換え、
    該整数の比に置き換えることにより生じたゲインの変化
    を、前記量子化手段により調整するようにするととも
    に、クリティカルパスの部分に遅延用素子を設け、該遅
    延用素子によりデータを保持してクリティカルパスを解
    消するようにしたことを特徴とするデータ圧縮伸張装
    置。
  4. 【請求項４】 所定のデータを記憶するデータ記憶手段
    と、 前記データ記憶手段から出力されたデータに対して所定
    の係数に基づいてシリアル演算によりデータ変換演算を
    実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
    対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
    量子化手段を制御をする制御手段とを備えたデータ圧縮
    伸張装置であって、 前記データ変換演算手段のデータ変換演算式を展開し、
    展開した式に従って前記データ変換演算手段を構成する
    とともに、クリティカルパスの部分に遅延用素子を設
    け、該遅延用素子によりデータを保持してクリティカル
    パスを解消するようにしたことを特徴とするデータ圧縮
    伸張装置。
  5. 【請求項５】 所定のデータを記憶するデータ記憶手段
    と、 前記データ記憶手段から出力されたデータに対して所定
    の係数に基づいてシリアル演算によりデータ変換演算を
    実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
    対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
    量子化手段を制御をする制御手段とを備えたデータ圧縮
    伸張装置であって、 前記データ変換演算手段は、複数段の加減算を同一クロ
    ックで一度に行なうようにするとともに、クリティカル
    パスの部分に遅延用素子を設け、該遅延用素子によりデ
    ータを保持してクリティカルパスを解消するようにした
    ことを特徴とするデータ圧縮伸張装置。
  6. 【請求項６】 所定のデータを記憶するデータ記憶手段
    と、 前記データ記憶手段から出力されたデータに対して所定
    の係数に基づいてシリアル演算によりデータ変換演算を
    実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
    対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
    量子化手段を制御をする制御手段とを備えたデータ圧縮
    伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換え、
    該整数の比に置き換えることにより生じたゲインの変化
    を、前記量子化手段により調整するようにするととも
    に、複数段の加減算を同一クロックで一度に行なうよう
    にし、さらにクリティカルパスの部分に遅延用素子を設
    け、該遅延用素子によりデータを保持してクリティカル
    パスを解消するようにしたことを特徴とするデータ圧縮
    伸張装置。
  7. 【請求項７】 所定のデータを記憶するデータ記憶手段
    と、 前記データ記憶手段から出力されたデータに対して所定
    の係数に基づいてシリアル演算によりデータ変換演算を
    実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
    対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
    量子化手段を制御をする制御手段とを備えたデータ圧縮
    伸張装置であって、 前記データ変換演算手段のデータ変換演算式を展開し、
    展開した式に従って前記データ変換演算手段を構成する
    とともに、複数段の加減算を同一クロックで一度に行な
    うようにし、さらにクリティカルパスの部分に遅延用素
    子を設け、該遅延用素子によりデータを保持してクリテ
    ィカルパスを解消するようにしたことを特徴とするデー
    タ圧縮伸張装置。
  8. 【請求項８】 所定のデータを記憶するデータ記憶手段
    と、 前記データ記憶手段から出力されたデータに対して所定
    の係数に基づいてシリアル演算によりデータ変換演算を
    実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
    対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
    量子化手段を制御をする制御手段とを備えたデータ圧縮
    伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換え、
    該整数の比に置き換えることにより生じたゲインの変化
    を、前記量子化手段により調整するようにするととも
    に、データ変換演算式を展開し、展開した式に従って前
    記データ変換演算手段を構成し、さらに複数段の加減算
    を同一クロックで一度に行なうようにするとともに、ク
    リティカルパスの部分に遅延用素子を設け、該遅延用素
    子によりデータを保持してクリティカルパスを解消する
    ようにしたことを特徴とするデータ圧縮伸張装置。
  9. 【請求項９】 所定のデータを記憶するデータ記憶手段
    と、 前記データ記憶手段から出力されたデータに対して所定
    の係数に基づいてシリアル演算によりデータ変換演算を
    実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
    対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
    量子化手段を制御をする制御手段とを備えたデータ圧縮
    伸張装置であって、 前記データ変換演算手段のデータ変換演算式の係数の値
    を２のべきで表現するとともに、該係数の値を２のべき
    で表現するとき所定以上ビット数が大きくなる部分につ
    いて該係数を整数の比に置き換え、該整数の比に置き換
    えることにより生じたゲインの変化を、前記量子化手段
    により調整するようにするとともに、複数段の加減算を
    同一クロックで一度に行なうようにし、さらにクリティ
    カルパスの部分に遅延用素子を設け、該遅延用素子によ
    りデータを保持してクリティカルパスを解消するように
    したことを特徴とするデータ圧縮伸張装置。
  10. 【請求項１０】 前記データ変換演算手段は、各入力に
    所定の係数が表れるようにデータ変換演算式を展開し、
    該展開したデータ変換演算式の係数部分をシリアル演算
    する第１のシリアル演算部と、該第１のシリアル演算部
    の出力を加減算して該展開したデータ変換演算式の演算
    を実行する第２のシリアル演算部とにより構成するよう
    にしたことを特徴とする請求項４、請求項５、請求項
    ６、請求項７又は請求項８の何れかに記載のデータ圧縮
    伸張装置。
  11. 【請求項１１】 前記第１のシリアル演算部は、前記展
    開したデータ変換演算式の係数を２のべきに数値をかけ
    た形で表現するとともに、該係数を２のべきに数値をか
    けた形で表現した場合の数値部分をシリアル演算するシ
    リアル回路により構成するようにしたことを特徴とする
    請求項１０に記載のデータ圧縮伸張装置。
  12. 【請求項１２】 前記第２のシリアル演算部は、前記第
    １のシリアル演算部から出力された数値を加減算して出
    力する複数の加減算器により構成され、前記展開したデ
    ータ変換演算式の係数を２のべきに数値をかけた形で表
    現した場合の２のべき部分を各加減算器への入力位置に
    より調整するようにしたことを特徴とする請求項１０に
    記載のデータ圧縮伸張装置。
  13. 【請求項１３】 前記データ変換演算手段は、複数段の
    加減算を同一クロックで一度に実行するシリアル回路を
    含んで構成したことを特徴とする請求項５、請求項６、
    請求項７、請求項８、請求項９、請求項１０、請求項１
    １、請求項１２の何れかに記載のデータ圧縮伸張装置。
  14. 【請求項１４】 前記データ変換演算手段は、遅延用素
    子を有しない加減算器を用いてデータ変換演算を実行す
    るようにしたことを特徴とする請求項１、請求項２、請
    求項３、請求項４、請求項５、請求項６、請求項７、請
    求項８、請求項９、請求項１０、請求項１１、請求項１
    ２、請求項１３の何れかに記載のデータ圧縮伸張装置。
  15. 【請求項１５】 前記データ変換演算手段は、遅延用素
    子を有する加減算器と、遅延用素子を有しない加減算器
    とからなるシリアル回路を含んで構成され、該遅延用素
    子を有する加減算器及び遅延用素子を有しない加減算器
    を用いて加減算を実行するとともに、該遅延用素子を有
    する加減算器の遅延用素子により該シリアル回路のクロ
    ックのタイミングを合わせるようにしたことを特徴とす
    る請求項１、請求項２、請求項３、請求項４、請求項
    ５、請求項６、請求項７、請求項８、請求項９、請求項
    １０、請求項１１、請求項１２又は請求項１３の何れか
    に記載のデータ圧縮伸張装置。
  16. 【請求項１６】 前記データ変換演算手段は、シリアル
    演算を実行するシリアル回路の動作時間が、供給された
    システムクロックに従って動作するデータ圧縮伸張装置
    の全体動作時間よりも小さいとき、所定の範囲内で該シ
    リアル回路を構成する加減算器の段数を減らすようにし
    たことを特徴とする請求項１、請求項２、請求項３、請
    求項４、請求項５、請求項６、請求項７、請求項８、請
    求項９、請求項１０、請求項１１、請求項１２、請求項
    １３、請求項１４又は請求項１５の何れかに記載のデー
    タ圧縮伸張装置。
  17. 【請求項１７】 前記データ変換演算手段は、シリアル
    演算を実行するシリアル回路の動作時間が、供給された
    システムクロックに従って動作するデータ圧縮伸張装置
    の全体動作時間よりも小さいとき、所定の範囲内で該シ
    リアル回路を構成する加減算器を遅延用素子を有しない
    加減算器に置き換えるようにしたことを特徴とする請求
    項１、請求項２、請求項３、請求項４、請求項５、請求
    項６、請求項７、請求項８、請求項９、請求項１０、請
    求項１１、請求項１２、請求項１３、請求項１４、請求
    項１５又は請求項１６の何れかに記載のデータ圧縮伸張
    装置。
  18. 【請求項１８】 前記データ変換演算手段は、シリアル
    演算によりデータ変換演算を実行するデータ変換演算回
    路を複数のステージに分割し、各ステージのクリティカ
    ルパスの部分に遅延用素子を設け、該遅延用素子により
    データを保持してクリティカルパスを解消するようにし
    たことを特徴とする請求項１、請求項２、請求項３、請
    求項４、請求項５、請求項６、請求項７、請求項８、請
    求項９、請求項１０、請求項１１、請求項１２、請求項
    １３、請求項１４、請求項１５、請求項１６又は請求項
    １７の何れかに記載のデータ圧縮伸張装置。
  19. 【請求項１９】 前記データ変換演算手段は、シリアル
    演算によりデータ変換演算を実行するデータ変換演算回
    路を複数のステージに分割し、各ステージのクリティカ
    ルパスの部分に遅延用素子を設け、該遅延用素子により
    データを保持してクリティカルパスを解消するようにす
    るとともに、各ステージを個別に制御して次ラインの処
    理を実行するようにしたことを特徴とする請求項１、請
    求項２、請求項３、請求項４、請求項５、請求項６、請
    求項７、請求項８、請求項９、請求項１０、請求項１
    １、請求項１２、請求項１３、請求項１４、請求項１
    ５、請求項１６又は請求項１７の何れかに記載のデータ
    圧縮伸張装置。
  20. 【請求項２０】 前記データ変換演算手段による各ステ
    ージの個別の制御は、クリティカルパスの部分に設けた
    遅延用素子により処理ステージにおいてデータ変換演算
    実行後のデータを保持しておくことにより、後段のステ
    ージの処理の終了を待たずに前段のステージで次ライン
    のデータの取り込みを開始して次ラインの処理を実行す
    るようにしたことを特徴とする請求項１９に記載のデー
    タ圧縮伸張装置。
  21. 【請求項２１】 前記データ変換演算手段の複数のステ
    ージは、ステージＩ〜ステージIIIの３ステージからな
    り少なくともステージIIの部分に遅延用素子を設け、該
    遅延用素子によりデータを保持してクリティカルパスを
    解消するようにしたことを特徴とする請求項１８、請求
    項１９又は請求項２０の何れかに記載のデータ圧縮伸張
    装置。
  22. 【請求項２２】 前記データ変換演算手段の複数のステ
    ージは、データバスの切換えを行なうバス切換手段を介
    して接続され、該バス切換手段によりデータバスを切換
    えて各ステージの接続状態を切換え、圧縮及び伸張のデ
    ータ変換演算を実行するようにしたことを特徴とする請
    求項１８、請求項１９、請求項２０又は請求項２１の何
    れかに記載のデータ圧縮伸張装置。
  23. 【請求項２３】 前記データ変換演算手段のクリティカ
    ルパスは、前記バス切換手段を介して接続された各ステ
    ージ間をデータが所定のクロック数で授受される状態で
    あることを特徴とする請求項１、請求項２、請求項３、
    請求項４、請求項５、請求項６、請求項７、請求項８、
    請求項９、請求項１８、請求項１９、請求項２０又は請
    求項２１の何れかに記載のデータ圧縮伸張装置。
  24. 【請求項２４】 前記データ変換演算手段は、データに
    対してシリアル演算により直交変換を実行する直交変換
    手段であることを特徴とする請求項１、請求項２、請求
    項３、請求項４、請求項５、請求項６、請求項７、請求
    項８、請求項９、請求項１０、請求項１１、請求項１
    ２、請求項１３、請求項１４、請求項１５、請求項１
    ６、請求項１７、請求項１８、請求項１９、請求項２
    ０、請求項２１又は請求項２２の何れかに記載のデータ
    圧縮伸張装置。
  25. 【請求項２５】 前記データ変換演算手段は、データに
    対してシリアル演算により離散コサイン変換（ＤＣＴ）
    を実行する離散コサイン変換手段であることを特徴とす
    る請求項１、請求項２、請求項３、請求項４、請求項
    ５、請求項６、請求項７、請求項８、請求項９、請求項
    １０、請求項１１、請求項１２、請求項１３、請求項１
    ４、請求項１５、請求項１６、請求項１７、請求項１
    ８、請求項１９、請求項２０、請求項２１又は請求項２
    ２の何れかに記載のデータ圧縮伸張装置。
  26. 【請求項２６】 前記データ変換演算手段は、入力され
    たデータを所定のクロックに応答して順次移動させるシ
    リアル演算器を含んで構成されることを特徴とする請求
    項１、請求項２、請求項３、請求項４、請求項５、請求
    項６、請求項７、請求項８、請求項９、請求項１０、請
    求項１１、請求項１２、請求項１３、請求項１４、請求
    項１５、請求項１６、請求項１７、請求項１８、請求項
    １９、請求項２０、請求項２１又は請求項２２の何れか
    に記載のデータ圧縮伸張装置。
  27. 【請求項２７】 前記データ変換演算手段の加減算器が
    有する遅延用素子は、クロックタイミング合わせのため
    のフリップフロップであることを特徴とする請求項１、
    請求項２、請求項３、請求項４、請求項５、請求項６、
    請求項７、請求項８、請求項９、請求項１４、請求項１
    ５、請求項１８、請求項１９、請求項２０又は請求項２
    １の何れかに記載のデータ圧縮伸張装置。
  28. 【請求項２８】 前記データ変換演算手段は、データ変
    換演算式の係数の値を２のべきで表現したシリアル回路
    により構成し、該シリアル回路によるシリアル演算によ
    りデータ変換演算を実行するようにしたことを特徴とす
    る請求項１、請求項２、請求項３、請求項４、請求項
    ５、請求項６、請求項７、請求項８、請求項９、請求項
    １０、請求項１３、請求項１４、請求項１５、請求項１
    ６、請求項１７、請求項１８、請求項１９、請求項２０
    又は請求項２１の何れかに記載のデータ圧縮伸張装置。
  29. 【請求項２９】 前記データ変換演算手段は、データ変
    換演算式の係数の値を２のべきで表現するとともに、該
    係数の値を２のべきで表現するとき所定以上ビット数が
    大きくなる部分について該係数を整数の比に置き換えた
    シリアル回路により構成し、該シリアル回路によるシリ
    アル演算によりデータ変換演算を実行するようにしたこ
    とを特徴とする請求項１、請求項２、請求項３、請求項
    ４、請求項５、請求項６、請求項７、請求項８、請求項
    １１、請求項１２、請求項１３、請求項１４、請求項１
    ５、請求項１６、請求項１７、請求項１８、請求項１
    ９、請求項２０又は請求項２１の何れかに記載のデータ
    圧縮伸張装置。
  30. 【請求項３０】 前記データ変換演算手段で用いられる
    データ変換演算式は、該データ変換演算式の係数を、前
    記量子化手段の量子化演算に用いる量子化係数に含ませ
    るように作成したことを特徴とする請求項７、請求項
    ８、請求項９、請求項１０、請求項１１又は請求項１２
    の何れかに記載のデータ圧縮伸張装置。
  31. 【請求項３１】 前記量子化手段によるゲインの調整
    は、前記データ変換演算手段の係数を整数の比に変える
    ことにより生じたゲイン変化分を吸収させるように構成
    された量子化テーブルにより行なわれることを特徴とす
    る請求項３、請求項６、請求項８又は請求項９の何れか
    に記載のデータ圧縮伸張装置。
  32. 【請求項３２】 前記データ変換演算手段の係数の整数
    の比への置き換えは、該係数を整数値に置き換えること
    により行なうようにしたことを特徴とする請求項３、請
    求項６、請求項８、請求項９、請求項２９又は請求項３
    １の何れかに記載のデータ圧縮伸張装置。
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