JPH07146853A - 逆離散余弦変換プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 方法及び装置（１０）が、離散余弦変換（Ｄ
ＣＴ）係数の行列を逆変換するために提供される。 【構成】 ＤＣＴ係数は１回で少なくとも２ビットを処
理し、ＤＣＴ核行列を有するそのベクトル内積を得る。
ベクトル内積の行列が転置（１１２）され、内積要素の
転置行列を得る。この転置行列の内積要素は１回で少な
くとも２ビットが処理され、ＤＣＴ核行列を有するその
ベクトル内積を得る。その合成内積は正確なオーダーに
インターリーブされ、連続する出力レジスタ（１１８）
で緩衝される。さらに、効率は、出力レジスタに先行し
てＩＤＣＴフローグラフのポスト・アド・ステージ（１
０４）を実行することによって達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルビデオ信号の
通信に関し、特に変換係数を復元するために逆離散余弦
(inverse discrete cosine)（ＩＤＣＴ）プロセッサを
実行するための方法及び装置に関する。

【０００２】

【従来の技術及び問題点】テレビ信号は在来的に特定の
国で採用される種々の基準に従ってアナログ形状で送信
される。例えば、アメリカ合衆国はナショナル・テレビ
ジョン・システム・コミッティー（“ＮＴＳＣ”）方式
の基準を採用してきた。ヨーロッパのほとんどの国々は
ＰＡＬ（Phase Alternating Line)方式或いはＳＥＣＡ
Ｍ(Sequencial Color And Memory)方式の基準の何れか
を採用してきた。

【０００３】テレビ信号のデジタル送信はアナログ技術
よりもはるかに高品質のビデオ及びオーディオサービス
を提供する。デジタル送信計画は、ケーブルテレビ系列
会社及び／又は直接に家庭用衛星放送テレビ受信器に人
工衛星によって送られる信号に特に利点がある。デジタ
ルテレビ送信器及び受信器システムが、丁度デジタル式
コンパクトディスクがオーディオ産業においてアナログ
式レコードプレーヤー用レコードに広く取って代わって
きたように、現存するアナログシステムに取って代わる
ことが期待されている。

【０００４】多量のデジタルデータがいかなるデジタル
テレビシステムでも送信されなければならない。これは
高精細度テレビジョン（“ＨＤＴＶ")が提供されるとこ
ろにおいて特に真実である。デジタルテレビシステムに
おいて、加入者がビデオ、オーディオ、及びデータを加
入者に提供する受信器／整序装置（descrambler)を介し
てデジタルデータの流れを受信する。利用可能な無線周
波スペクトルを最も効率的に使用するために、デジタル
テレビ信号を圧縮して送信されるべきデータ量を最小に
する。

【０００５】テレビ信号のビデオ部分は、移動画像を共
に提供するビデオ“フレーム（frame）”の列から成
る。デジタルテレビシステムにおいて、ビデオフレーム
の各々のライン(line)は、“画素”として参照されるデ
ジタルデータの列によって画成される。多量のデータが
テレビ信号のビデオフレームを画成するのに要される。
例えば、７.４メガビットのデータがＮＴＳＣ方式の解
像において１ビデオフレームを提供するのに要される。
これは原色の赤、緑、及び青の各々の８ビットの輝度値
を使用した４８０ライン表示による６４０画素を仮定し
ている。高精細度テレビジョンはビデオフレームの各々
を提供するために実質的により多量のデータを要する。
このデータ量を得るために、特にＨＤＴＶの応用におい
て、データは圧縮されなければならない。

【０００６】ビデオ圧縮技術は在来の通信チャンネルで
デジタルビデオ信号の十分な送信が可能である。このよ
うな技術は、ビデオ信号で重要な情報のより一層効果的
な表示を導くために、隣接する画素間の相関で利点があ
るように圧縮アルゴリズムを使用する。

【０００７】最も効果的で通常使用される類いのビデオ
圧縮用アルゴリズムの１つは、“変換コーダ（transfor
m coder)”として参照される。このようなシステムにお
いて、ビデオのブロックは線形であり、像輝度領域と顕
著に異なる性質を有する新しい領域に断続的に変換され
る。このブロックは、離散余弦変換（ＤＣＴ）の場合、
重なり合うことがなく、又、重ね直角変換（lapped ort
hogonal transform)（ＬＯＴ）の場合、重なり合う。Ｄ
ＣＴを使用するシステムがチェン及びプラット著、“シ
ーン・アダプティブ・コーダ（Scene Adaptive Code
r）”ＩＥＥＥ会報通信編、第ＣＯＭ−３２巻、第３
号、１９８４年３月、及び１９８８年１２月１３日に発
行されたリオ（Liou)らの米国特許第４７９１５９８
号、名称“２次元離散余弦変換プロセッサ”に説明され
ている。ＬＯＴを使用するシステムは、マルバー及びス
タリン著、“ＬＯＴ：ブロック効果無しの変換コード化
（The LOT:Transform Coding Without Blocking Effect
s）”、ＩＥＥＥ会報音響、音、及び信号処理編、第３
７巻、第３号、１９８９年４月に説明されている。

【０００８】ビデオ変換は像輝度（画素）のサンプル間
に存在する相関を減少させるために使用される。よっ
て、これら変換はエネルギーを変換係数の相対的に小さ
い数に集中させる。最も一般的な変換は人間視覚システ
ムのモデルに基づく係数の量子化を用意に許容する性質
を有する。例えば、ＤＣＴは特定の周波数スペクトル帯
のエネルギーを代表する振幅を有する係数を作り出す。
したがって、人間資格は高周波数又は細かい領域よりも
低周波数領域の像において誤差が一層臨界的である。一
般に、高周波数係数は常に低周波数よりも粗く量子化さ
れる。

【０００９】ＤＣＴの出力は、２次元周波数領域でエネ
ルギーを表す係数の行列である。エネルギーの大半は行
列の低周波数領域である左上角に集中される。これら係
数が左上角から始めてジグザグに走査される場合、その
結果的な列は特に列の終わりに向かって長く続くゼロを
含むであろう。ＤＣＴ圧縮アルゴリズムの主目的はゼロ
を生成し、効果的なコード化のためにそれらを共に集群
させることである。

【００１０】非ゼロ係数の減少した数及び低周波数係数
の粗い量子化は像の圧縮性を大きく改良する。簡単な統
計学的コード化技術が残余情報を効果的に表示するため
に使用される。これは、残された係数の振幅を運ぶた
め、可変長さコードワードの使用を通常含む。最も周期
的に起こる小さい振幅は指定短コードワードである。大
きい振幅は指定長コードワードである。フフマン（Huff
man)コード化及び演算コード化は、２つのよく使用され
る統計学的コード化の方法である。フフマンコード化
は、上記のチェン及びプラットのシステムで使用され
る。演算コード化はラングドン著、“演算コード化入
門”、ＩＢＭ研究開発用ジャーナル、第２８巻、第２
号、１９８４年に説明される。

【００１１】送信された係数のストリーム（stream)か
らのビデオ信号を再構築するために、信号をエンコード
するのに使用された変換（つまり、ＤＣＴ）の逆を実行
することが必要である。典型的に、変換係数は、８ｘ８
又は１６ｘ１６のブロックのような、係数のｎｘｎのブ
ロックで伝えられる。実用的なシステムをつくるため
に、大規模集積（ＶＬＳＩ）設計のような、集積回路チ
ップでＩＤＣＴプロセッサを実行することが利点であ
る。発明的に、ＶＬＳＩ設計はＩＤＣＴを迅速且つ正確
に最小のハードウェアを有して計算するであろう。実際
に、ＩＤＣＴ回路の正確さと速さとが上がるとＶＬＳＩ
ハードウェアの大きさは増加する。よって、トレードオ
フは十分な速さと正確さを提供する小型ＶＬＳＩ設計を
与えるようにしなければならない。

【００１２】前に記した米国特許第４７９１５９８号
は、ビデオ帯幅又は像圧縮システムの一部として使用さ
れるＤＣＴプロセッサを説明している。第１の１次元Ｄ
ＣＴプロセッサが分散形演算及び周波数のデシメーショ
ン（decimation)を使用することによってベクトル内積
の行又は列全体を連立的に計算し、必要なメモリ容量を
減少させる。部分和がメモリサイズをさらに減少させる
ために使用される。第１のプロセッサからの１次元変換
された行列は互換メモリに貯蔵され、貯蔵された行列の
転置は入力データ行列の所望の２次元ＤＣＴを計算する
第２の１次元ＤＣＴプロセッサの同様の回路に引加され
る。ＤＣＴプロセッサは単一チップに与えられる。

【００１３】米国特許第４７９１５９８号に開示された
ＤＣＴプロセッサの不利点は２つの別々の１次元ＤＣＴ
プロセッサが必要であることである。この特許に開示さ
れたＤＣＴプロセッサはまた、１回に１ビットだけ係数
データを処理し、実時間処理が困難である。

【００１４】実時間動作を提供しＶＬＳＩで直接的に実
施される逆離散余弦変換プロセッサ（inverse discrete
cosine transform processor)を提供することが利点で
ありえる。また、係数の各々からの複数のビットがクロ
ックサイクル（clock cycle)中に処理されてデータのス
ループットを容易にし適当なハードウェアサイズで実時
間動作を可能にするところのＩＤＣＴ実行を提供するこ
とが利点である。更に、ビット直列演算を使用するＩＤ
ＣＴプロセッサを実行することが利点である。

【００１５】本発明は上述の利点を有するＩＤＣＴプロ
セッサを提供する。

【００１６】

【発明の概要】本発明に従って、逆離散余弦変換プロセ
ッサがＤＣＴ係数のブロックからの画素データの復元に
使用するために提供される。ＤＣＴ係数のブロックの各
々はＮ係数のＮ配列からなるＮｘＮの係数を含む。第１
の手段はＤＣＴ係数のブロックでＮ配列の各々を連続的
に処理する。第１処理手段は、(i)処理される配列に含
まれるＮ係数の各々から少なくとも２ビットを組み合わ
せることによってアドレスを形成するためのクロックサ
イクルに応答する手段であって、連続するアドレスの第
１の流れ（stream)が連続するクロックサイクル中に作
られるところの手段と、(ii)ＤＣＴ核行列（DCT kernel
matrix)及び処理される前記配列に含まれるＮ係数の各
々の間の連続する部分的内積を出力するためのアドレス
の第１の流れに応答する手段と、(iii)連続する部分的
内積を累積し組み合わせ、処理される前記配列のＮ係数
の各々の完全な内積を形成する手段とを含み、前記ブロ
ックの前記完全な内積が前記ブロックに含まれるＮｘＮ
係数に一致する内積要素のＮｘＮ行列を画成する。手段
が内積要素のＮｘＮ行列を転置させるために与えられ、
Ｎ要素のＮ配列を有する転置行列を提供する。第２の手
段が転置行列で内積要素のＮ配列の各々を連続して処理
する。第２の処理手段は、(i)処理される前記転置され
た行列の配列に含まれるＮ要素の各々から少なくとも２
ビットを組み合わせることによってアドレスを形成する
ためのクロックサイクルに応答する手段と、(ii)ＤＣＴ
核行列及び処理される転置された行列の前記配列に含ま
れるＮ要素の各々の間の連続する部分的内積を出力する
ためのアドレスの第２の流れに応答する手段と、(iii)
処理される転置された行列の配列の要素の各々の前記連
続する部分的内積を累積し組み合わせ、要素の各々の完
全な内積を形成する手段とを含み、前記転置された行列
のＮ配列全部の前記完全な内積がＤＣＴ係数のブロック
に含まれるＮｘＮ係数に一致するＮｘＮ逆変換要素の前
記ブロックを画成する。

【００１７】第１及び第２の処理手段はインターイーブ
した基底（interleaved basis)の転置された内積要素及
びＤＣＴ係数の配列を処理できる。このようなアレンジ
メントにおいて、ＤＣＴ係数の配列の処理は転置された
内積要素の配列の処理に従い、転置された内積要素の配
列の処理は前記ブロックからのＤＣＴ係数の次の連続す
る配列の処理に従う。ＤＣＴ係数の配列の各々の処理か
らの内積要素は互換メモリに書き込まれる。ＤＣＴ係数
の代替ブロックはそこから互換メモリの行又は列に導か
れた内積要素を書き込むことによって処理される。よっ
て、ＤＣＴ係数の第１のブロックの処理された配列は行
基底(row basis)によって行で互換メモリに書き込ま
れ、列基底（column basis)によって列でそこから読み
出される場合、ＤＣＴ係数の次の連続するブロックが列
基底によって列で互換メモリに書き込まれ行基底によっ
て行でそこから読み出された配列の各々の内積要素を有
する。互換メモリの配列から導かれた完全な内積は互換
メモリに再度書き込まれず、それらはＩＤＣＴプロセッ
サから出力される。

【００１８】第１の実施例において、第１及び第２の処
理手段は単一の内積エンジンを介する交互の経路を使用
して実行される。手段が内積エンジンを介する第１の経
路中にＤＣＴ係数のブロックからビットを入力するため
に与えられ、内積要素のＮｘＮ行列の配列を作る。手段
が内積エンジンを介する第２の経路中に転置された行列
の行又は列からビットを入力するために与えられ、Ｎｘ
Ｎ及び逆変換要素のブロックの配列を作る。内積エンジ
ンは、第１経路中にＤＣＴ係数のブロックから係数を受
け、第２の経路中に転置された行列から内積要素を受け
るための送りレジスタ手段から成ることができる。送り
レジスタ手段は連続するアドレスの前記流れを出力する
ためのクロックサイクルに応答する。アドレスに応答す
る参照用テーブル手段が連続する部分的内積を累積手段
（accumulating means)へ出力する。

【００１９】送りレジスタ手段は、第１の経路中に偶数
係数を受け、第２の経路中で偶数内積要素を受けるため
の送りレジスタの第１のバンク（bank)から成ることが
できる。送りレジスタの第２のバンクは、前記第１の経
路中に奇数係数を受け、第２の経路中に奇数内積要素を
受けるために提供される。参照用テーブル手段は、送り
レジスタの第１のバンクによって作られたアドレス応答
する第１の参照用テーブルと、送りレジスタの第２のバ
ンクによって作られたアドレスに応答する第２の参照用
テーブルとから成る。このような実施例において、累積
及び組み合わせ手段は、第１の参照用テーブルに従う第
１のアキュームレータの集合(set)と、第２の参照用テ
ーブルに従う第２のアキュームレータの集合とから成
る。アキュームレータの集合の各々は選択したアキュー
ムレータを交互に加減するための手段に従い、ＩＤＣＴ
フローグラフの後、ポスト・アド・ステージ（post-add
stage)を実行する。

【００２０】複数の出力レジスタが、選択されたアキュ
ームレータ出力を交互に加減するための手段に従って与
えられる。出力レジスタは偶数及び奇数の逆変換要素を
インターリーブ(interleave)し緩衝(buffer)して、所望
の出力比で所望のオーダーの逆変換要素を提供する。

【００２１】上述の実施例において、送りレジスタの第
１のバンクはＮ／２対のレジスタから成り、各々の対が
２ビットのＮビットアドレス毎クロックサイクルを与え
る。送りレジスタの第２のバンクはＮ／２対のレジスタ
から成り、対の各々が２ビットのＮビットアドレス毎ク
ロックサイクルを与える。第１及び第２のバンクのレジ
スタの対の各々はＤＣＴ係数及び内積要素の偶数ビット
を貯蔵するための第１のレジスタと、ＤＣＴ係数及び内
積要素の奇数ビットを貯蔵するための第２のレジスタと
から成る。示した実施例において、ＤＣＴ係数及び内積
要素の各々はＭビットワードで処理される。第１のバン
クの送りレジスタの対はＭ−２の長さから開始して２の
差で連続して減少する長さを有する。第２のバンクの送
りレジスタの対はＭ−２の長さから開始して２の差で連
続して減少する長さを有する。

【００２２】ＩＤＣＴプロセッサは、２の補数演算(two
s complement arithmetic)を使用する種々の完全な内積
を形成することができる。２の補数演算を使用すると
き、全部、しかし複数の連続する部分的内積の最後のも
のを加えて総和を形成する。最後の部分的内積は総和か
ら減じられ、完全な内積を与える。この最終的な引き算
は参照用テーブルに提供されることができる。

【００２３】変形的実施例において、２つの別々の内積
エンジンが直列に設けられる。第１の内積エンジンがＤ
ＣＴ係数のブロックからビットを受けて、内積要素のＮ
ｘＮ行列の配列を作る。第２の処理手段は転置された行
列からビットを受けるための第２の内積エンジンから成
り、ＮｘＮ逆変換要素のブロックの配列を作る。２つの
別々の内積エンジンの各々が、転置された行列の内積要
素が内積エンジンにフィードバックされないことを除い
て、上述の単一の内積エンジンの実施例と実質的に識別
的(identical)である。実際、第１の内積エンジンはオ
リジナルＤＣＴ係数を処理し、第２の内積エンジンは転
置後に第１の内積エンジンによって出力された内積要素
の配列を処理する。

【００２４】どちらかの実施例において、アドレスの前
記第１の流れに応答する手段とアドレスの前記第２の流
れに応答する手段とは前記流れのアドレスを複数Ｍの短
いアドレスに分けるための手段から成ることができる。
個々の短いアドレスのビット全部が同一の重み（weigh
t)を有する。参照用テーブル手段は、関連される短いア
ドレスに含まれるビットの重みに従って基準化（scale)
される参照値を与える。手段が基準化した参照値を加算
するために提供され、連続する部分的内積を与える。

【００２５】アドレスの前記第１の流れに応答する手段
と、アドレスの前記第２の流れに応答する前記手段とは
更に、基準化した参照値に応答可能な短いアドレスが符
号（sign)ビットから成るとき、前記加算する手段で基
準化した参照値を使用する前に、基準化した参照値を取
り消すための符号（sign)ビット識別子に応答する手段
から成ることができる。

【００２６】本発明の方法は、Ｍ係数のＮ配列を有する
離散余弦変換係数の行列を逆変換する。変換係数の配列
はＤＣＴ行列から得られる。第１の連続するアドレスは
配列の変換係数の各々の少なくとも２つのビットから形
成される。連続する第１の出力は第１の連続するアドレ
スに応答して与えられる。第１の出力は、ＤＣＴ核行列
(DCT kernel matrix)及び配列に含まれる変換係数の各
々の間の部分的内積から成る。連続する第１の出力は、
配列に含まれる変換係数の各々の完全な内積を形成する
ために累積され組み合わされる。前述の工程はＤＣＴ行
列で残余配列(remaining array)の各々のために反復さ
れ、ＮｘＭの完全な内積の行列を得る。完全な内積の行
列は転置され、Ｍ内積要素のＮ配列を有する転置された
行列を得る。転置された行列からの内積要素の配列の各
々において、(i)第２の連続するアドレスが配列で内積
要素の各々の少なくとも２つのビットから形成され、(i
i)連続する第２の出力は第２の連続するアドレスに応答
して与えられ、この第２の出力はＤＣＴ核行列と配列に
含まれる内積要素の各々との間の部分的内積から成り、
及び(iii)連続する第２の出力は累積され組み合わさ
れ、配列に含まれる内積要素の各々の完全な内積を形成
する。転置行列のＮ配列の内積はＤＣＴ係数のブロック
に含まれるＮｘＭ係数に一致するＮｘＭ逆変換要素のブ
ロックを画成する。ＤＣＴ行列からの変換係数の配列
と、転置行列からの内積要素の配列との処理はインター
リーブした基底（interleaved basis)で起こる。

【００２７】離散余弦変換係数の行列を逆変換するため
の一般的方法において、ＤＣＴ係数は１回で（at a tim
e)少なくとも２ビットを処理しＤＣＴ核行列を有してベ
クトル内積を得る。ベクトル内積の行列が転置され内積
要素の転置行列を得る。転置行列の内積要素は１回で少
なくとも２ビットを処理し、ＤＣＴ核行列を有してベク
トル内積を有する。合成（resultant)ベクトル内積はオ
リジナルＤＣＴ行列の逆変換要素である。

【００２７】

【実施例】本発明はＩＤＣＴプロセッサ、及びＤＣＴ係
数で逆離散余弦変換を実行するための方法を提供する。
図示の特定的な実施例において、ＤＣＴ係数の８ｘ８ブ
ロックが処理される。本発明が、いかなる大きさ、例え
ば１６ｘ１６ブロックや３２ｘ３２ブロックのＤＣＴブ
ロックにも適用可能であることが理解できるであろう。

【００２８】逆離散余弦変換は以下（数１）に示すよう
に数学的に表される。

【００２９】

【数１】 Ｆ（ｕ、ｖ）はＤＣＴ配列の個々の要素である。

【００３０】Ｆ（ｘ、ｙ）はＩＤＣＴから得られる画素
行列であり、Ｃ（ｗ）は以下（数２）のように定義され
る。

【００３１】

【数２】 上記の方程式は以下（数３）のように書き直すことがで
きる。

【００３２】

【数３】 ここでｋ（ｕ、ｖ）は以下（数４）のように定義され
る。

【００３３】

【数４】 方程式は更に、以下（数５）のように行列表示を使用し
て書き換えることができ、ここでｆは画素を表し、Ｆは
ＤＣＴ配列の係数を表し、ｋはＤＣＴ核行列(kernel ma
trix)を表す。

【００３４】

【数５】 ＤＣＴ核行列は一定であり、ＤＣＴブロックの逆変換を
提供するために必要な変換重みを与える。本発明で使用
されるＤＣＴ核の例は以下（表１）のとおりである。見
てのとおり、ＤＣＴ核は高度に冗長（redundant)であ
る。事実、第１番目の４列は、第２番目の４列の奇数番
目の係数が反対符号であることを除き、第２番目の４列
と鏡像である。例えば、列０は列７と、１、３、５及び
７行の係数が反対符号を有することを除いて同一であ
る。このことから、ＤＣＴ核を貯蔵するリードオンリー
メモリ（ＲＯＭ）が核の半分を貯蔵することのみによっ
て大きさが減少される。符号が核のその他の半分におい
て異なるところの場所は上述のとおり知られている。こ
の情報はポスト・アド・ステージ（post-add stage)
（以下で説明する）を制御するために使用され、ＲＯＭ
に貯蔵される半分のＤＣＴ核のみを使用して全ＤＣＴ実
行が可能である。

【００３５】

【表１】 上記のＩＤＣＴ方程式の行列表示によって指示されるよ
うに、ＩＤＣＴはベクトル内積を使用して解法される。
定数ＤＣＴ核行列と可変係数を乗算するベクトル内積エ
ンジンは送りレジスタ、ＲＯＭ、加算器、及びアキュー
ムレータ／シフト器から成る直列の掛け算器を使用して
実行される。シフト器は従来技術で周知のとおり、２つ
の回路による分割として実行される。

【００３６】図１はＩＤＣＴプロセッサへの入力及び出
力を示す。例示にすぎない図示の実施例において、１０
ビット係数データがＣＯＥＦＦ入力バスを介して入力さ
れる。ＣＯＥＦＦ＿ＣＬＫ及びＣＯＦＳＹＮＣ信号はＣ
ＯＥＦＦデータバスからのデータの読み込みを同期させ
るために使用される。ＩＤＣＴプロセッサ１０は係数デ
ータにおいて逆離散余弦変換を行い、９ビットＰＩＸデ
ータバスの画素としてその結果を出力する。ＰＩＸＳＹ
ＮＣは画素の８ｘ８ブロックの第１の画素に同期させる
ために使用される。パイプラインディレイ（pipeline d
elay)（すなわち、１０９ＣＯＥＦＦ＿ＣＬＫサイク
ル）後、ＩＤＣＴは、プロセッサに入力される係数ごと
の１画素を出力する。２ＸＣＯＥＦＦ＿ＣＬＫ信号（２
倍の係数クロック比）がまた本発明に従ってＩＤＣＴプ
ロセッサ１０に入力されて係数データの２ビットをスル
ープットを減少させずに１回で処理されることが可能で
ある。

【００３７】ＩＤＣＴプロセッサ１０は、入ってくる係
数データが、図３に示すとおり、従来のジグザグ走査さ
れることを仮定している。ジグザグ係数走査はＤＣＴ係
数のブロックの性質の利点を得るために使用され、エネ
ルギーが左上角に集中される。よって、図３に示すとお
り、ＤＣＴ係数２２の８ｘ８ブロック２０は左上の係数
から始まるジグザグで走査される。この技術の利点はフ
フマン（Huffman)コード化の使用を容易にすることであ
り、従来技術で周知のフフマンアルゴリズムから最良の
圧縮を与える。ＤＣＴブロックの右下角の係数はゼロで
あることがより期待できるため、ジグザグ走査は、最大
の絶対値で始まり、付加的圧縮のために連続的にエンコ
ードされるゼロの数列で終了する係数の数列になること
の可能性が最も高い。このような利点を達成するための
ジグザグ走査の使用は周知である。

【００３８】図２はビット直列演算を使用するベクトル
内積の生成を示す。図２の簡単な例は各々の長さが４ビ
ットの２つの成分のみを有するベクトルを処理する。第
１の成分１４はビット１１１０から成る。第２の成分１
４はビット００１１から成る。ベクトル成分１２と１４
との間の内積を計算するために、２つの乗算及び加算を
提供するために通常必要である。例えば、図２の可変配
列が１２及び１４で示されるように、ベクトルｘ＝｛１
１１０、００１１｝、定数ｋ＝｛０１００、１１１１｝
から成り、その内積は、ｘ・ｋ＝（１１１０ｘ０１００
＋００１１ｘ１１１１）＝１００１０１１＝−１１であ
る。

【００３９】ＲＯＭ３０は、ｋベクトル成分が加算され
る可能な方法の全てを貯蔵する。その解法は、ベクトル
部分１２、１４の各々の２つの最小有効ビットによって
アドレスされる。２つの最小有効ビットが使用された
後、それらが回避され、次の２つの最小有効ビットが次
のＲＯＭアドレスを形成する。よって、図２に与えられ
る例において、ＲＯＭは最初に“０１”でアドレスされ
る。次ぎに、ＲＯＭは“１１”でアドレスされる。した
がって、ＲＯＭは“１０”でアドレスされる。最後に、
ＲＯＭは配列部分１２、１４からそれぞれ最終の“１
０”によってアドレスされる。ＲＯＭがアドレスされる
たびに、適当な部分的内積を加算器／引き算器１６を介
してアキュームレータ／シフト器１８に出力する。アキ
ュームレータ１８のシフト器の目的は、実行される加算
のために中間結果を２で割ることである。送りレジスタ
外のベクトルｘのビットの各々が先行ビットとして２倍
の重みを有する。部分的内積の全ては、配列部分１２、
１４からの２ビットアドレス（配列部分１２と配列部分
１４とからの各々の１ビット）が使用されてしまうま
で、アキュームレータ１８で加算され続ける。１回でＲ
ＯＭの２ビットをアドレスしてビット直列乗算をするこ
とによって、内積全体は４クロックサイクルで計算され
る。本発明は、ＲＯＭＵをアドレスするためにベクトル
成分の各々から複数のビットを使用することによって必
要なクロックサイクルの数を減少させる。

【００４０】負の数が、２の補数フォーマットに表され
ている。定数ベクトルｋの成分の全てが負であり、ＲＯ
Ｍ参照用テーブルの負の値になる場合、それらは２の補
数の負の数としてＲＯＭに単に貯蔵される。可変ベクト
ルｘの成分の全てが負である場合、通常のシフト後に、
ＲＯＭ外の値がアキュームレータから引き算され、ベク
トル成分の符号ビット（すなわち、配列部分１２、１４
を含む送りレジスタの回避される最後のビット）がＲＯ
Ｍをアドレスする。よって、全ての成分が正である場
合、符号ビット全部はゼロであり、結果が変わらないア
キュームレータからのゼロの引き算になる。また、ベク
トル成分の全てが負である場合、カキュームレータの結
果は引き算によって調節される。これは、以下（表２）
に示される配列１２、１４の、図２で起こる動作の概要
でわかる。この例でわかるように、ＲＯＭから回収され
た最終の値は累積したもの全部から引かれ、最終の内積
を得る。この引き算は、最終の反復(iteration)の引き
算モードに位置される加算器／引き算器１６に影響され
る。

【００４１】

【表２】 図２のビット直列演算の例は、本発明のＩＤＣＴプロセ
ッサを提供するために使用されるベクトル内積エンジン
を提供するために拡張される。本発明は、行列の乗算が
多数のベクトル内積を単に行うことによって達成される
という利点を得る。ＩＤＣＴプロセッサで使用するため
の内積エンジンの特定的な実行は要求される結果の正確
さ、ＩＤＣＴが計算される速さ、及びハードウェアの要
求される大きさに従う。

【００４２】図４は、単一のベクトル内積エンジンを使
用するＩＤＣＴプロセッサの好適実施例を示し、この単
一のベクトル内積エンジンを介して多重経路が所望の逆
離散余弦変換をとっせいするようにしている。本発明に
従って、ＤＣＴ係数の２ビットの中間結果（又は転置し
た内積要素）は、参照用ＲＯＭに貯蔵された２ビットア
ドレスの一致するデータと共に１回で計算される。これ
は、ベクトル内積を単一ビット処理に要される時間の半
分で実現することが可能である。このような実施におい
て、ＲＯＭの大きさは２倍である。しかし、係数比の２
倍で運転する単一の内積エンジンを使用するＩＤＣＴプ
ロセッサの実施はハードウェアの要求を実質的に減少さ
せる。

【００４３】図４に示される実施において、ＤＣＴ係数
の表すフフマン（Huffman)データはターミナル４０を通
じてＤＣＴ係数メモリに入力される。ターミナル４４を
通じて割り込みされると、メモリ４２がＤＣＴ係数のブ
ロックを１回で１行又は列（“配列”）を入力送りレジ
スタの第１及び第２のバンクへ出力するであろう。送り
レジスタの第１のバンクは送りレジスタ対４６４８；５
０、５２；５４、４６；及び５８、６０を含む。図４に
示すとおり、送りレジスタ（４６、４８）の第１の対は
各々１５ビットの長さである。次の対（５０、５２）は
１３ビットの長さである。その次の対（５４、５６）は
１１ビットの長さであり、バンク１の最後の対（５８、
６０）は９ビットの長さでる。送りレジスタの第１のバ
ンクは配列の偶数係数を回避し貯蔵する。例えば、８係
数配列の係数がＦ０、Ｆ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５、
Ｆ６及びＦ７で表示されている場合、偶数係数はＦ０、
Ｆ２、Ｆ４及びＦ６である。奇数係数はＦ１、Ｆ３、Ｆ
５及びＦ７である。奇数係数は、送りレジスタの第２の
バンクに貯蔵され、ここで第１の送りレジスタ対（６
２、６４）が各々１４ビットの長さ、第２の対（６６、
６８）が各々１２ビットの長さ、第３の対（７０、７
２）が各々１０ビットの長さ、及び最後の対（７４、７
６）が各々８ビットの長さである。

【００４４】データが入力送りレジスタに連続して負荷
され送り出されるため、送りレジスタは図示のとおり様
々な大きさである。図示の実施例において、ＤＣＴ係数
の各々は、そこに加算される６つの充填ビット（ゼロ）
と共に１０ビットの長さであり、入力送りレジスに負荷
するための１６ビットワードを提供する。Ｆ０係数バイ
トの８つの偶数ビットは送りレジスタ４６に負荷され
る。ＤＣＴ係数バイトＦ０の８つの奇数ビットは入力送
りレジスタ４８に負荷される。１６ビット係数バイトＦ
１の各々８ビットは送りレジスタ６２、６４に負荷され
る。続く係数バイトが同様の方法で残りの送りレジスタ
に負荷される。係数バイトＦ７がレジスタ対７４、７６
に負荷されるために準備される時間によって、送りレジ
スタ４６の係数バイトＦ０の偶数の８ビット及び送りレ
ジスタのその奇数ビットは、一連のクロックサイクル中
に対の出力（送りレジスタ４６からの偶数ビット及び送
りレジスタ４８からの奇数ビット）のために、送りレジ
スタの最後へと前進する。係数バイトＦ７のビットの各
々が、係数バイトＦ０の一致するビットが送りレジスタ
４６、４８に入力された後、送りレジスタの８クロック
サイクルに入力されるので、送りレジスタ内でＦ７係数
ビットを遅延する必要がなく、送りレジスタ７４、７６
は各々送りレジスタ４６、４８よりも一層短い７ビット
であることができる。

【００４５】送りレジスタ４６から６０の各々のクロッ
クサイクルの第１のバンクから出力されるビットの４つ
の対はＲＯＭ参照用テーブル８０の８ビットアドレスを
形成するために使用される。この参照用テーブルは図２
に示されるＲＯＭ３０と同等であるが、スレールがより
大きい。同様に、ＲＯＭ８２は、送りレジスタ６２から
７６の第２のバンクから出力された係数データの４つの
２ビット対から形成された８ビットアドレスによってア
ドレスされる。ＲＯＭ８０及び８２の各々は複数の参照
用テーブルを含み、関連するハードウェアと共に論理ゲ
ートとして又は標準ＲＯＭメモリチップとして実行され
ることができる。参照用テーブルは、核行列を有する内
積の部分的結果を含み、また符号ビットを含むアドレス
を処理するために要される最終的な引き算を実行（例え
ば、付加的なハードウェアを使用して）する。この符号
ビットは内積エンジンの最終的クロックサイクルのアド
レスの最も有効なビット（the most significant bit)
（ＭＳＢ）である。ターミナル６５は、新しい(curren
t)参照値を加えるか或いは引くために最終的な引き算を
実行するＲＯＭ部分を方向づける余分なアドレスビット
を受ける。ターミナル６５に入力されるこの余分なアド
レスビットは、適当な時にＲＯＭの正確な部分をアドレ
スし内積動作のトラック（track)を維持する状態機械
（state machine)（図示せず）によって生成される。

【００４６】ＲＯＭＵはまた、２の補数演算を実行する
のに必要な最終的な引き算の全体を提供する。アキュー
ムレータ機能のこの態様(aspect)をＲＯＭへ移動するこ
とによって、本発明に従った多重（例えば、２）ビット
の直列演算を容易に提供することが可能である。

【００４７】ＲＯＭ８０が、加算器８４、８６、８８、
及び９０へ入力するための各々のサイクル中に４つの部
分的内積を出力する。同ように、ＲＯＭ８２が、加算器
９２、９４、９６、及び９８に入力するための各々のサ
イクルに４つの部分的内積を出力する。符号１００で示
されるレジスタの第１のバンク、及び符号１０２で示さ
れるレジスタの第２のバンクは、時間を過ぎてＲＯＭか
ら部分的内積を累積する。８サイクル後、ＤＣＴ核行列
を有する新しい（current)配列のＤＣＴ係数の部分的内
積の全てはレジスタ１００、１０２で累積され、符号１
０４、１０６で示されるラッチ(latch)の一致するバン
クにラッチされる。ラッチ１０４、１０６は加算器／引
き算器１０８と共にポスト・アド・ステージ(post-add
stage)を提供する。このポスト・アド・ステージは、第
１及び第２のバンクから選択され累積された内積を引く
か或いは加えてＩＤＣＴフローグラフのポスト・アド・
ステージを実行する。

【００４８】符号１４８で示されるポスト・アド・ステ
ージを含むＩＤＣＴフローグレフ１３０の例が図５に示
される。フローグラフは、上記のように再度作られたＩ
ＤＣＴ核行列の周期的性質の利点を得るために使用され
る。図５のフローグラフはＢ.Ｇ.Ｌｅｅ著、“離散予言
変換の新しい演算”、音響、音、信号処理のＩＥＥＥト
レンスアクション編、第ＡＳＳＰ−３５刊、第１０号、
第１４５５−１４６１頁に開示される。このフローグラ
フは、共通の中間結果を分割することによって加算及び
乗算の数を最小に減少させるためにＩＤＣＴ核行列の周
期的性質の利点全てを得るためになされる。本発明は、
加算器／引き算器１０８においてＲＯＭ８０、８２の大
きさを指数関数的に減少するために、ポスト・アド・ス
テージと呼ばれるフローグラフの最終段階の利点を得
る。ポスト・アド・ステージは、図５の加算器１３２、
１３４、１３６、１３８、１４０、１４２、１４４及び
１４６から成り、乗算なしで加算及び引き算のみを使用
することからの利点を容易に得る。図４のＩＤＣＴプロ
セッサ実行のポスト・アド・ステージは、ラッチ１０
４、１０６のバンクに貯蔵されるデータｇ０からｇ７の
最終的な内積（図５のＰ０からＰ７）を計算する。ポス
ト・アド・ステージの使用は、ＩＤＣＴプロセッサを割
り込んで、４つの係数のみからの入力を各々必要とする
ＲＯＭ８０、８２と共に提供される。上記のとおり、４
つの偶数係数（Ｆ０、Ｆ２、Ｆ４、Ｆ６）がＲＯＭ８０
をアドレスし、奇数係数（Ｆ１、Ｆ３、Ｆ５、Ｆ７）が
ＲＯＭ８２をアドレスする。

【００４９】完全な内積がＤＣＴ係数メモリ４２に貯蔵
される係数配列のために形成された後、係数メモリから
の連続する配列の各々が、ＤＣＴブロックのＮ配列全部
の完全な内積が得られるまで処理される。完全な内積は
ＤＣＴ係数ブロックに含まれるＮｘＮ係数に一致する内
積要素のＮｘＮ行列を画成する。これら内積要素は、在
来の非偏倚した丸め回路（rounding circuit)１１０で
所望の正確さに丸め（round off）られた後、互換メモ
リ１１２に貯蔵される。互換メモリは転置形状で内積要
素のＮｘＮ行列を貯蔵し、Ｎ要素のＮ配列を有する転置
行列を与える。転置行列の内積要素のＮ配列の各々は、
メモリ４２からのＤＣＴ係数が処理されたのと同様の方
法で連続して処理される。

【００５０】本発明にしたがって、ＤＣＴ係数メモリか
らの配列（例えば、ベクトル）及び互換メモリからの配
列（ベクトル）の処理はインターリーブ（interleave)
される。よって、内積エンジンを介する第１の経路は第
１のＤＣＴベクトルを処理し、８クロックサイクルで単
一のベクトル内積を与える。ＤＣＴ係数の各々が１６ビ
ットの長さ（１０係数ビット＋６充填ビット）であり、
ベクトルの８係数全部が１回で２ビットを平行処理して
ＲＯＭ８０、８２のアドレスを形成するため、１６ビッ
ト係数の８個全部が８クロックサイクル（例えば、内積
エンジンを介する１経路）で処理される。内積エンジン
を介する次の経路中、互換メモリからの８、１６ビット
内積要素の配列全部が同様の方法で処理される。したが
って、１６個が内積エンジンを通過した後、ＤＣＴ係数
のブロック全部、及び転置行列全部が転置行列配列の処
理と共にインターリーブされたＤＣＴ係数配列の処理と
共に処理される。このようなインターリーブ処理を実行
するために、行／列及び次いで列／行基底において互換
メモリへの書き込み及び読み出しを交互に行うことが必
要である。

【００５１】互換メモリ１１２のターミナル１１４にお
ける割り込み信号が、内積エンジンを介する交互の経路
において、ＤＣＴ係数をメモリ４２から送りレジスタへ
入力する替わりに、配列を互換メモリから送りレジスタ
４６から６０及び６２から７６に入力する。よって、互
換メモリ１１２データを出力するために割り込まれる
と、ＤＣＴ係数メモリ４２が割り込まれない。逆に、Ｄ
ＣＴメモリ４２が割り込まれると、互換メモリ１１２が
データを出力するために割り込まれない。

【００５２】内積エンジンはＤＣＴ画行列を有する互換
メモリ１１２から出力される要素の連続する部分的内積
を組み合わせ累積する。累積された部分的内積は次いで
ポスト・アド・ステージで組み合わされ、転置行列のＮ
配列全部の完全な内積を提供する。これら完全な内積は
ＤＣＴ係数のオリジナルブロックに含まれるＮｘＮ係数
に一致するＮｘＮ逆変換要素のブロックを画成する。内
積エンジンが配列の互換メモリ要素の全部を処理した
後、結果的な逆変換要素は標準の非偏倚した丸め回路１
１６で丸められ、ＩＤＣＴデータの９ビットワードの形
状で、符号１１８で示される出力レジスタ、マルチプレ
クサ１２０、及び出力レジスタ１２２を介して出力す
る。内積エンジンによる逆変換要素の全体の行列を提供
することが多重経路を必然的に伴い、ＤＣＴ及び転置行
列の両方の要求されるベクトル内積の全部を提供するの
に必要な回数でＲＯＭをアクセスする。

【００５３】丸め回路１１６から出力されたデータの組
み立て（アセンブリ）は、偶数及び奇数の逆変換要素を
インターリーブする、出力レジスタ１１８によって与え
られる。インターリーブ処理はまた、逆変換要素の出力
を、示されるように２ビット直列演算実現の内積エンジ
ンデータ処理比の半分でる正確な（proper)データ比に
減速する。

【００５４】ＩＤＣＴプロセッサの正確さは内積エンジ
ンを介して実行される精度（precision)を介して制御さ
れる。この正確さは、入力係数の大きさ、ＲＯＭに貯蔵
される定数の大きさ、アキュームレータの大きさ、及び
中間結果（例えば、互換メモリワード幅）に影響され
る。ベクトル内積エンジンに入力されたベクトル成分の
大きさが逆変換を完了するのに要するクロックサイクル
数を直接決定する。多重ビット直列演算（好適実施例に
示した２ビット処理）を使用することによって、サイク
ル数が単一ビット処理に関して減少される。２ビット処
理において、サイクル数が半分にカット(cut)される。
多重ビット直列の方法がいかなるビット数にも拡張され
るが、ＲＯＭをアドレスするビット数が増加すると、Ｒ
ＯＭの大きさが指数関数的に増加する。

【００５５】他のＩＤＣＴ処理との適合性を確実にする
ために、本発明のベクトル内積エンジンで高々精度を使
用することが利点である。これを達成するための１つの
方法は、極めて大きいＲＯＭ及びアキュームレータを使
用することである。値を計算することも可能であり、一
致する因数に分解されるためにＩＤＣＴプロセッサの誤
差を有してＲＯＭに貯蔵される。

【００５６】図６は本発明の変形例を示し、２つの別々
の内積が使用される。特に、テーミナル１５０で入力さ
れるフフマンデータ（Huffman data)がＤＣＴ係数メモ
リ１５２に貯蔵される。第１の内積エンジン１５４が１
回で１つの配列、ＤＣＴ核行列を有するＤＣＴ係数の内
積を計算する。内積の合成配列（resultant array)は転
置され、互換メモリ１５６に貯蔵される。内積要素の転
置配列は第２の内積エンジン１５８で処理され、ＤＣＴ
核行列を有するその内積を得て、最後のＩＤＣＴデータ
を作り出す。内積エンジン１５４、１５６の各々は、同
一の内積エンジンへの互換メモリを介する内積のフィー
ドバックがないことを除き、図４の符号１０で示す内積
エンジンと識別的である。図４の実行に示すように、図
６の内積エンジンは１回で入力データの２ビットを処理
する。

【００５７】図７は、“ＲＯＭ”が先行技術で周知のケ
ーシングステートメント（case statement)の論理合成
を使用して創られる論理ゲートによって実際に与えられ
るところのＲＯＭ８０、８２の好適な実施を示す。アド
レスの４つの最小有効ビットが論理デコーダ“ＲＯＭ”
１６２に入力され、１６ビットの部分的な内積を与え
る。アドレスの最も有効なビットはターミナル１６４を
介して論理デコーダ“ＲＯＭ”に入力され、１５ビット
の部分的な内積を与える。もし、ターミナル１６８にお
いて入力加算／引き算制御信号に応答して相補形回路１
７０及び加算器１７２で、符号ビットとしてこれら１５
ビットの状態（status)であるために要されるならば、
これら１５ビットは逆にされる。加算器１７２が所望の
部分的な内積を出力する。加算／引き算制御信号は、部
分的内積の計算の引き算動作を起動する状態機械（stat
e machine)によって生成される。

【００５８】図７の構造は、上述の最後のサイクルの引
き算動作を実施する好適な方法であって、本発明に従っ
た多重ビット毎サイクル直列構造を提供する。特に、こ
のような構造は、標準ＲＯＭの使用と比較されるように
ＩＤＣＴプロセッサに必要な参照用テーブルの物理的大
きさを顕著に減少させる。効率は、ＩＤＣＴ処理におい
て下流の加算器／アキュームレータに代わり参照用テー
ブルで最後のサイクルの引き算動作を与えることによっ
て達成される。

【００５９】本発明は、新規なＩＤＣＴプロセッサ、及
びデータが１回で複数のビットを使用して処理されると
ころの逆変換を与えるための方法を提供するものである
ことがわかる。第１の実施例において、単一の内積エン
ジンがベクトル内積の２つの別々の集合（set)を与える
ために使用される。ベクトル内積の第１の集合はＤＣＴ
係数データとＤＣＴ核行列との間である。内積の第２の
集合は内積の転置された第１の集合とＤＣＴ核行列との
間である。プロセッサの大半はビット直列分布演算に基
づいているが、従来からのフローグラフのポスト・アド
・ステージを実行して一層の効率を提供する。

【００６０】本発明のＩＤＣＴプロセッサの内部機能は
完全にパイプライン（pipeline)化されている。他の完
成を待つまでもない。係数がＩＤＣＴを入力(enter)
し、逆ジグザグ操作オーダーを使用するジグザグ移行Ｄ
ＣＴ係数メモリに直ちに貯蔵される。係数のベクトルが
次いで入力送りレジスタに１回で１成分を伝達する。こ
の入力レジスタは、送りレジスタから出力されるデータ
の対から形成されたアドレスと共に参照用ＲＯＭをアド
レスする。送りレジスタの出力は加算器に引加され、そ
の結果はアキュームレータに貯蔵される。クロックサイ
クルの要求される数（例えば、８）の後、アキュームレ
ータの結果はポスト・アド・ステージに伝達される。こ
のポスト・アド・ステージは１ベクトル内積毎クロック
サイクルを出力する。

【００６１】ベクトル内積は丸め（round)られ、互換メ
モリに貯蔵される。転置中間結果のベクトルが次いで入
力送りレジスタに１回で１成分を伝達する。内積は一旦
再度計算されるが、この時それらは正確なオーダー及び
緩衝をするため出力レジスタへと通じる。中間結果が、
例えば行オーダー及び読みだし列オーダーを、互換メモ
リに貯蔵される。それらは次いで列オーダー及び読みだ
し行オーダーを貯蔵する。よって、書き込み及び読みだ
しのオーダーはブロックの各々で交互になされる。

【００６２】本発明はその種々の好適実施例に関連して
説明されたが、特許請求の範囲に記載した本発明の精神
及び範囲から逸脱することなく、多彩な変形物及び変更
物が当業者によってなされることがわかる。

【図面の簡単な説明】

【図１】ＩＤＣＴプロセッサの簡単なブロック図であ
り、それに関係する入力及び出力を示す。

【図２】本発明のＩＤＣＴプロセッサの基本的ビルディ
ングブロックである多重入力直列乗算器のブロック図を
示す。

【図３】入ってくるＤＣＴ係数データのジグザグ走査順
序を示す図である。

【図４】単一内積エンジンを使用する本発明のＩＤＣＴ
プロセッサの第１の実施例の詳細なブロック図である。

【図５】ＩＤＣＴ係数行列の有機的特徴がどのようにし
て一般的な中間結果を割り当てることによって必要な乗
算及び加算の数を減少させるために使用されるのかを示
すフローグラフである。

【図６】２つの直列の内積エンジンを使用する本発明の
ＩＤＣＴプロセッサの変形的実施例のブロック図であ
る。

【図７】本発明のＩＤＣＴプロセッサに使用される参照
用テーブルのロジック実行をブロック図である。

【符号の説明】 １０．．．ＩＤＣＴプロセッサ １２．．．ベクトル成分 １４．．．ベクトル成分 １６．．．加算器／引き算器 １８．．．アキュームレータ ２０．．．８ｘ８ブロック ２２．．．ＤＣＴ係数

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/41 Ｂ 7/30 Ｈ０４Ｎ 7/133 Ｚ

Claims (21)

【特許請求の範囲】
1. 【請求項１】 ＤＣＴ係数のブロックからの画素を復元
   させることに使用される逆離散余弦変換（ＩＤＣＴ）プ
   ロセッサであって、前記ブロックの各々がＮ係数のＮ配
   列を含み、前記ＩＤＣＴプロセッサが、 ＤＣＴ係数のブロックでＮ配列の各々を連続して処理す
   るための第１の手段であって、前記第１の処理手段が、 処理される配列に含まれるＮ係数の各々から少なくとも
   ２ビットを組み合わせることによってアドレスを形成す
   るためのクロックサイクルに応答する手段であって、連
   続するアドレスの第１の流れが連続するクロックサイク
   ル中に作られる、ところの手段と、 処理される前記配列に含まれる前記Ｎ係数の各々と、Ｄ
   ＣＴ核行列との間で連続する部分的内積を出力するため
   のアドレスの前記第１の流れに応答する手段と、 処理される前記配列のＮ係数の各々のための完全な内積
   を形成するために、前記連続する部分的内積を累積し組
   み合わせるための手段であって、前記ブロックのＮ配列
   の全ての前記完全な内積が前記ブロックに含まれるＮｘ
   Ｎ係数に一致する内積要素のＮｘＮ行列を画成する、と
   ころの手段とを含む、ところの第１の処理手段と、 Ｎ要素のＮ配列を有する転置行列を提供するために、内
   積要素の前記ＮｘＮ行列を転置するための手段と、 前記転置行列の内積要素のＮ配列の各々を連続して処理
   するための第２の手段であって、前記第２の処理手段
   が、 処理される前記転置行列の配列に含まれるＮ要素の各々
   から少なくとも２ビットを組み合わせることによってア
   ドレスを形成するためのクロックサイクルに応答する手
   段であって、連続するアドレスの第２の流れが連続する
   クロックサイクル中に作られる、ところの手段と、 処理される転置行列の前記配列に含まれる前記Ｎ要素の
   各々と、前記ＤＣＴ核行列との間で連続する部分的内積
   を出力するためのアドレスの前記第２の流れに応答する
   手段と、 要素の各々の完全な内積を形成するために、処理される
   転置行列の要素の各々の前記連続する部分的内積を累積
   し組み合わせるための手段であって、前記転置行列のＮ
   配列の全ての前記完全な内積がＤＣＴ係数の前記ブロッ
   クに含まれるＮｘＮ係数に一致するＮｘＮ逆変換要素の
   ブロックを画成する、ところ手段とを含む、ところの第
   ２の処理手段とから成る、ＩＤＣＴプロセッサ。
2. 【請求項２】 請求項１記載のＩＤＣＴプロセッサであ
   って、 前記第１及び第２の処理手段が、インターリーブした基
   底で転置した内積要素の前記行列と、ＤＣＴ係数の前記
   ブロックとから連続する配列を処理する、ところのＩＤ
   ＣＴプロセッサ。
3. 【請求項３】 請求項２又は３記載のＩＤＣＴプロセッ
   サであって、 前記第１及び第２の処理手段が、 内積エンジンと、 内積要素のＮｘＮ行列の配列を作るために、前記内積エ
   ンジンを介する第１の経路中にＤＣＴ係数の前記ブロッ
   クからビットを入力するための手段と、 ＮｘＮ逆変換要素の前記ブロックの配列を作るために、
   前記内積エンジンを介する第２の経路中に前記転置行列
   の配列からビットを入力するための手段とから成る、と
   ころのＩＤＣＴプロセッサ。
4. 【請求項４】 請求項３記載のＩＤＣＴプロセッサであ
   って、 前記内積エンジンが、 前記第１の経路中にＤＣＴ係数の前記ブロックから係数
   を受け、前記第２の経路中に前記転置行列から内積要素
   を受けるための送りレジスタ手段であって、前記送りレ
   ジスタ手段が連続するアドレスの前記流れを出力するた
   めの前記クロックサイクルに応答する、ところの送りレ
   ジスタ手段と、 前記連続する部分的内積を前記累積手段に出力するため
   の前記アドレスに応答する参照用テーブル手段とから成
   る、ところのＩＤＣＴプロセッサ。
5. 【請求項５】 請求項４記載のＩＤＣＴプロセッサであ
   って、 前記送りレジスタ手段が、前記第１の経路中に偶数係数
   を受け、第２の経路中に偶数内積要素を受けるための送
   りレジスタの第１のバンクと、前記第１の経路中に奇数
   係数を受け、前記第２の経路中に奇数内積要素を受ける
   ための送りレジスタの第２のバンクとから成り、 前記参照用テーブル手段が、送りレジスタの前記第１の
   バンクによって作られるアドレスに応答する第１の参照
   用テーブルと、送りレジスタの前記第２のバンクによっ
   て作られるアドレスに応答する第２の参照用テーブルと
   から成り、 前記累積し組み合わせる手段が、前記第１の参照用テー
   ブルに従うアキュームレータの第１の集合と、前記第２
   の参照用テーブルに従うアキュームレータの第２の集合
   とから成り、アキュームレータの各々の集合が、選択さ
   れたアキュームレータ出力を交互に加算及び引き算する
   ための手段に従って、ＩＤＣＴフローグラフのポスト・
   アド・ステージを実行する、ところのＩＤＣＴプロセッ
   サ。
6. 【請求項６】 請求項５記載のＩＤＣＴプロセッサであ
   って、 送りレジスタの前記第１のバンクがＮ／２対のレジスタ
   から成り、各々の対が２ビットのＮビットアドレス毎ク
   ロックサイクルを提供し、 送りレジスタの前記第２のバンクがＮ／２対のレジスタ
   から成り、各々の対が２ビットのＮビットアドレス毎ク
   ロックサイクルを提供する、ところのＩＤＣＴプロセッ
   サ。
7. 【請求項７】 請求項６記載のＩＤＣＴプロセッサであ
   って、 前記第１及び第２のバンクのレジスタの各々の対が、Ｄ
   ＣＴ係数及び内積要素の偶数ビットを貯蔵するための第
   １のレジスタと、ＤＣＴ係数及び内積要素の奇数ビット
   を貯蔵するための第２のレジスタとから成る、ところの
   ＩＤＣＴプロセッサ。
8. 【請求項８】 請求項５から７の１つに記載のＩＤＣＴ
   プロセッサであって、 各々の前記ＤＣＴ係数及び前記内積要素がＭ−ビットワ
   ードで処理され、 前記第１のバンクの送りレジスタの対が、Ｍ−１の長さ
   から開始して２づつ連続して減少する長さを有し、 前記第２のバンクの送りレジスタの対が、Ｍ−２の長さ
   から開始して２づつ連続して減少する長さである、とこ
   ろのＩＤＣＴプロセッサ。
9. 【請求項９】 請求項１から８の１つに記載のＩＤＣＴ
   プロセッサであって、 前記完全な内積が、総和を形成するために加算される複
   数の連続する部分的内積の最後の１つ以外の全てと共
   に、２の補数演算を使用して形成され、最後の部分的内
   積が前記総和から引き算されて完全な内積を提供する、
   ところのＩＤＣＴプロセッサ。
10. 【請求項１０】 請求項１から９の１つに記載のＩＤＣ
    Ｔプロセッサであって、 前記第１の処理手段が、内積要素の前記ＮｘＮ行列の配
    列を作るために、ＤＣＴ係数の前記ブロックからビット
    を受けるための第１の内積エンジンから成り、 前記第２の処理手段が、ＮｘＮ逆変換要素の前記ブロッ
    クの配列を作るために、前記転置行列からビットを受け
    るための第２の内積エンジンから成る、ところのＩＤＣ
    Ｔプロセッサ。
11. 【請求項１１】 請求項１０記載のＩＤＣＴプロセッサ
    であって、 前記第１及び第２の内積エンジンの各々が、 連続するアドレスの前記流れを出力するための前記クロ
    ックサイクルに応答する送りレジスタ手段と、 前記連続する部分的内積を前記累積する手段に出力する
    ための前記アドレスに応答する参照用テーブル手段とか
    ら成る、ところのＩＤＣＴプロセッサ。
12. 【請求項１２】 請求項１１記載のＩＤＣＴプロセッサ
    であって、 前記第１の内積エンジン送りレジスタ手段が、偶数係数
    を受けるための送りレジスタの第１のバンクと、奇数係
    数を受けるための送りレジスタの第２のバンクとから成
    り、 前記第２の内積エンジン送りレジスタ手段が、偶数内積
    要素を受けるための送りレジスタの第１のバンクと、奇
    数内積要素を受けるための送りレジスタの第２のバンク
    とから成り、 内積エンジンの各々の前記参照用テーブル手段が、それ
    ぞれの内積エンジンの送りレジスタの第１のバンクによ
    って作られるアドレスに応答する第１の参照用テーブル
    と、それぞれの内積エンジンの送りレジスタの第２のバ
    ンクによって作られるアドレスに応答する第２の参照用
    テーブルとから成り、 内積エンジンの各々の前記アキュームレータ手段が、そ
    れぞれの内積エンジンの第１の参照用テーブルに従うア
    キュームレータの第１の集合と、それぞれの内積エンジ
    ンの前記第２の参照用テーブルに従うアキュームレータ
    の第２の集合とから成り、 前記アキュームレータが、アキュームレータで形成され
    る選択された完全な内積を交互に加算及び引き算するた
    めの手段に従い、ＩＤＣＴフローグラフのポスト・アド
    ・ステージを実行する、ところのＩＤＣＴプロセッサ。
13. 【請求項１３】 請求項１２記載のＩＤＣＴプロセッサ
    であって、 送りレジスタの各々の前記第１のバンクがＮ／２の対の
    レジスタから成り、各々の対が２ビットのＮビットアド
    レス毎クロックサイクルを提供し、 送りレジスタの各々の前記第２のバンクがＮ／２の対の
    レジスタから成り、各々の対が２ビットのＮビットアド
    レス毎クロックサイクルを提供する、ところのＩＤＣＴ
    プロセッサ。
14. 【請求項１４】 請求項１３記載のＩＤＣＴプロセッサ
    であって、 前記第１及び第２のバンクのレジスタの各々の対が、Ｄ
    ＣＴ係数又は内積要素の偶数ビットを貯蔵するための第
    １のレジスタと、ＤＣＴ係数又は内積要素の奇数ビット
    を貯蔵するための第２のレジスタとから成る、ところの
    ＩＤＣＴプロセッサ。
15. 【請求項１５】 請求項１４記載のＩＤＣＴプロセッサ
    であって、 各々の前記ＤＣＴ係数及び前記内積要素がＭビットバイ
    トで処理され、 前記第１のバンクの送りレジスタの対が、Ｍ−１の長さ
    から開始して２づつ連続して減少する長さを有し、前記
    第２のバンクの送りレジスタの対が、Ｍ−２の長さから
    開始して２づつ連続して減少する長さを有する、ところ
    のＩＤＣＴプロセッサ。
16. 【請求項１６】 請求項５から８の１つに記載のＩＤＣ
    Ｔプロセッサであって、 選択されたアキュームレータ出力を交互に加算及び引き
    算し、偶数及び奇数の逆変換要素をインターリーブし緩
    衝するための前記手段に従う複数の出力レジスタであっ
    て、所望の出力比で所望のオーダーで逆変換要素を提供
    する、ところの複数の出力レジスタから更に成る、とこ
    ろのＩＤＣＴプロセッサ。
17. 【請求項１７】 請求項１から１６の１つに記載の装置
    であって、 アドレスの前記第１の流れに応答する前記手段と、アド
    レスの前記第２の流れに応答する前記手段とが、 同一の重みを有する個々の一層短いアドレスの全ての各
    々でビットと共に、前記流れでアドレスの各々を複数の
    Ｍの一層短いアドレスに分離するための手段と、 複数のＭの一層短いアドレスの１つと各々関連し、関連
    した一層短いアドレスに含まれるビットの重みに従って
    基準化される参照値を提供するためのＭの参照用テーブ
    ル手段と、 前記連続する部分的内積を提供するために、連続するア
    ドレスの基準化された参照値を総和するための手段とか
    ら成る、ところの装置。
18. 【請求項１８】 請求項１７記載の装置であって、 オレスの前記第１の流れに応答する前記手段と、アドレ
    スの前記第２の流れに応答する前記手段とが、 基準化した参照値に応答可能な一層短いアドレスが符号
    ビットから成るとき、前記総和手段での使用に先行し
    て、基準化した参照値を取り消すための符号ビット識別
    子に応答する手段から更に成る、ところの装置。
19. 【請求項１９】Ｍ係数のＮはい尾列を有する離散余弦変
    換（ＤＣＴ）係数の行列を逆変換するための方法であっ
    て、（ａ） 前記ＤＣＴ行列から変換係数の配列を得る
    工程と、（ｂ） 前記配列で前記変換係数の各々の少な
    くとも２ビットから第１の連続するアドレスを形成する
    工程と、（ｃ） 前記第１の連続するアドレスに応答し
    て連続する第１の出力を提供する工程であって、前記第
    １の出力が前記配列に含まれる前記変換係数の各々とＤ
    ＣＴ核行列の配列との間の部分的内積から成る、工程
    と、（ｄ） 前記配列に含まれる前記変換係数の各々の
    ために完全な内積を形成するために、前記連続する第１
    の出力を累積し組み合わせる工程と、（ｅ） ＮｘＭの
    完全な内積の行列を得るために、前記ＤＣＴ行列の残余
    の配列の各々において（ａ）、（ｂ）及び（ｃ）の工程
    を反復する工程と、（ｆ）Ｍ内積要素のＮ配列を有する
    転置行列を提供するために、完全な内積の前記行列を互
    換する工程と、 前記転置行列からの内積要素の配列の各々において、
    （ｇ） 配列の前記内積要素の各々の少なくとも２ビッ
    トから第２の連続するアドレスを形成する工程と、
    （ｈ） 前記第２の連続するアドレスに応答する連続す
    る第２の出力を提供する工程であって、前記第２の連続
    する出力が、配列に含まれる前記内積要素の各々と、前
    記核行列の配列との間の部分的内積から成る、ところの
    工程と、（ｉ） 配列に含まれる前記内積要素の各々に
    おいて完全な内積を形成するために、前記連続する第２
    の出力を累積し組み合わせる工程とから成り、 前記転置行列のＮ配列の完全な内積が、ＤＣＴ係数の前
    記ブロックに含まれるＮｘＭ係数に一致するＮｘＭ逆変
    換要素のブロックを画成する、ところの方法。
20. 【請求項２０】請求項１９記載の方法であって、 ＤＣＴ行列からの変換係数の配列と、転置行列からの内
    積要素の配列とがインターリーブ基底で処理される、と
    ころの方法。
21. 【請求項２１】離散余弦変換（ＤＣＴ）係数の行列を逆
    変換するための方法であって、 ＤＣＴ核行列と共にそのベクトル内積を得るために、１
    回で少なくとも２ビットの前記ＤＣＴ係数を処理する工
    程と、 内積要素の転置行列を得るために、前記ベクトル内積の
    行列を転置する工程と、 前記ＤＣＴ核行列と共にその
    ベクトル内積を得るために、１回で少なくとも２ビット
    の前記転置行列の前記内積要素を処理する工程とから成
    る、ところの方法。