JP5623565B2 - バタフライプロセッサを使用して離散コサイン変換をエンコードしそして計算するための装置及び方法 - Google Patents
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X(k,l)は、対応するDCT係数である。
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- ロー及びカラムでエンコードされたデータのブロックの変換を決定する装置であって、前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備し、前記装置は:
前記エンコードされたデータのブロックを記憶するように構成されたトランスポーズランダムアクセスメモリ(RAM);
前記トランスポーズRAMに接続された少なくとも1の入力レジスタであって、前記少なくとも1の入力レジスタは、前記トランスポーズRAMから前記ブロックのカラムに対応する所定の量のデータ要素を具備するカラムデータを受信するように構成される少なくとも1の入力レジスタ;
前記少なくとも1の入力レジスタに接続された少なくとも1のバタフライプロセッサであって、前記少なくとも1のバタフライプロセッサは、1次のカラムデータを出力するために前記カラムデータから選択された対の前記所定の量のデータ要素について1次元変換の第1の部分を実行するように構成される少なくとも1のバタフライプロセッサ;
前記少なくとも1のバタフライプロセッサに接続された少なくとも1の中間レジスタであって、前記少なくとも1の中間レジスタは、前記1次のカラムデータを一時的に記憶するように構成される少なくとも1の中間レジスタ;
前記少なくとも1の中間レジスタ及び前記少なくとも1のバタフライプロセッサに接続するフィードバックループであって、前記フィードバックループは、イネーブルにされる場合、前記1次のカラムデータの第1の部分に前記1次元変換の第2の部分を実行するために前記少なくとも1の中間レジスタから前記少なくとも1のバタフライプロセッサに前記1次のカラムデータの第1の部分を転送し、前記少なくとも1の中間レジスタは、前記フィードバックループがディスエイブルにされる間、追加の数学演算を実行する前記少なくとも1のバタフライプロセッサに前記1次のカラムデータの第2の部分を転送することなく、保持レジスタに前記1次のカラムデータの第2の部分を転送する、フィードバックループ、
ここで、前記保持レジスタは、前記カラムデータに対する前記1次元変換が終了すると前記トランスポーズRAMに前記カラムデータを与え;
前記少なくとも1の入力レジスタは、前記トランスポーズRAMから前記ブロックのローに対応する所定の量のデータ要素を具備するローデータを受信するようにさらに構成され、前記少なくとも1のバタフライプロセッサは、1次のローデータを出力するために前記ローデータからの選択された対の前記所定の量のデータ要素について1次元変換の一部分を実行するようにさらに構成され、前記少なくとも1の中間レジスタは、前記1次のローデータを一時的に記憶するようにさらに構成され、前記フィードバックループは、イネーブルされる場合、前記1次元変換の追加の部分が前記第1の部分に実行されるように前記少なくとも1のバタフライプロセッサに前記1次のローデータの第1の部分を転送し、前記少なくとも1の中間レジスタは、前記フィードバックループがディスエーブルにされる間追加の数学演算を実行する前記少なくとも1のバタフライプロセッサに前記1次のローデータの第2の部分を転送することなく、前記保持レジスタに前記1次のローデータの第2の部分を転送し、
前記保持レジスタは、前記ローデータに対する前記1次元変換が終了すると出力レジスタに前記ローデータを与える;
前記フィードバックループに接続された制御シーケンサであって、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成され、前記制御シーケンサは、ブロックサイズ割当てに基づいて前記バタフライプロセッサへ前記ブロックの処理されたデータ要素の第1の部分を転送するために前記フィードバックループをイネーブルにする、制御シーケンサ;
を具備する装置。 - 前記フィードバックループは、前記カラムデータ若しくはローデータについて1次元変換が終了するとディスエーブルにされる、請求項1に記載の装置。
- 前記フィードバックループ及び前記中間レジスタに接続する少なくとも1の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び前記少なくとも1のバタフライプロセッサにデータ要素を転送するように構成される、請求項1に記載の装置。
- 前記バタフライプロセッサ及び前記中間レジスタに接続する少なくとも1の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択し、前記少なくとも1の中間レジスタにデータ要素を転送するように構成される、請求項1に記載の装置。
- 前記変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される、請求項1に記載の装置。
- 前記トランスポーズRAMは、エンコードされたデータの2個のブロックを記憶するように構成可能である、請求項1に記載の装置。
- 前記保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、前記書き込みマルチプレクサは、前記1次元変換を終了させるためにデータ要素を再び順番に並べるように構成される、請求項1に記載の装置。
- 前記バタフライプロセッサは、ブロックサイズ割当て、変換のタイプ若しくは数学演算のタイプに関係なく変換の少なくとも一部を実行する、請求項1に記載の装置。
- 前記制御シーケンサは、前記バタフライプロセッサにスカラーを与える、請求項1に記載の装置。
- 前記スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される、請求項9に記載の装置。
- 前記制御シーケンサは、所定の基準に基づいて、前記入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタのうち特定のものをイネーブルにする、請求項1に記載の装置。
- 前記数学演算は、足し算、掛け算、及び引き算のうちの1つである、請求項1に記載の装置。
- 各バタフライプロセッサは、1次元変換の一部分を実行する、請求項1に記載の装置。
- 前記バタフライプロセッサは、エンコードされたデータのブロックの前記変換を一連の1次元変換として実行する、請求項1に記載の装置。
- ロー及びカラムでエンコードされたデータのブロックの逆離散コサイン変換を決定するための装置であって、前記エンコードされたデータのブロックは複数のデータ要素を具備し、前記装置は:
前記ブロックのローまたはカラムに対応する所定の量のデータ要素を受信するように構成された入力レジスタ;
前記入力レジスタに接続された少なくとも1のバタフライプロセッサであって、前記少なくとも1のバタフライプロセッサは、処理されたデータ要素を出力するために、選択された対の前記所定の量のデータ要素について前記逆離散コサイン変換の複数の数学演算のうち少なくとも1の数学演算を実行するように構成される、少なくとも1のバタフライプロセッサ;
前記少なくとも1のバタフライプロセッサに接続された少なくとも1の中間レジスタであって、前記少なくとも1の中間レジスタは、前記処理されたデータ要素を一時的に記憶するように構成される、少なくとも1の中間レジスタ;及び
前記少なくとも1の中間レジスタ及び前記少なくとも1のバタフライプロセッサに接続するフィードバックループであって、ここで、前記フィードバックループは、イネーブルにされた場合、前記複数の数学演算の追加の数学演算が第1の部分に実行されるように、前記少なくとも1の中間レジスタから前記少なくとも1のバタフライプロセッサの1つに前記処理されたデータ要素の第1の部分を転送し、前記少なくとも1の中間レジスタは、前記フィードバックループがディスエーブルにされる間、追加の数学演算を実行する前記少なくとも1のバタフライプロセッサに前記処理されたデータ要素の第2の部分を転送することなく、少なくとも1の保持レジスタに前記処理されたデータ要素の第2の部分を転送する、フィードバックループ;
ここで、前記少なくとも1の保持レジスタは、前記データ要素の第1の部分に対する前記追加の数学演算が終了するまで、前記処理されたデータ要素の第2の部分を記憶するように構成される;
前記フィードバックループに接続された制御シーケンサであって、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成され、前記制御シーケンサは、ブロックサイズ割当てに基づいて前記バタフライプロセッサへ前記ブロックの前記処理されたデータ要素の第1の部分を転送するために前記フィードバックループをイネーブルにする、制御シーケンサ
を具備する装置。 - ロー及びカラムでエンコードされたデータのブロックの変換を決定する装置であって、前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、前記ブロックの各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
前記エンコードされたデータのブロックを記憶するように構成されたトランスポーズランダムアクセスメモリ(RAM);
前記トランスポーズRAMに接続された少なくとも1の入力レジスタであって、前記少なくとも1の入力レジスタは、前記トランスポーズRAMから前記ブロックのカラムに対応する所定の量のデータ要素を具備するカラムデータを受信するように構成される、少なくとも1の入力レジスタ;
前記入力レジスタに接続された少なくとも1のバタフライプロセッサであって、前記少なくとも1のバタフライプロセッサは、1次のカラムデータを出力するために前記カラムデータから選択された対の前記所定の量のデータ要素について1次変換を実行するように構成される、少なくとも1のバタフライプロセッサ;
前記少なくとも1のバタフライプロセッサに接続された少なくとも1の中間レジスタであって、前記少なくとも1の中間レジスタは、前記1次のカラムデータを一時的に記憶するように構成される、少なくとも1の中間レジスタ;
前記少なくとも1の中間レジスタ及び前記少なくとも1のバタフライプロセッサに接続するフィードバックループであって、前記フィードバックループは、イネーブルにされる場合、前記1次元変換の追加の部分が第1の部分に実行されるように、前記少なくとも1の中間レジスタから前記少なくとも1のバタフライプロセッサに前記1次のカラムデータの第1の部分を転送し、前記少なくとも1の中間レジスタは、前記フィードバックループがディスエイブルにされる間、追加の数学演算を実行する前記少なくとも1のバタフライプロセッサに前記1次のカラムデータの第2の部分を転送することなく、保持レジスタに前記1次のカラムデータの第2の部分を転送するフィードバックループ;
ここで、前記保持レジスタは、前記カラムデータに対する前記1次元変換が終了すると前記トランスポーズRAMに前記カラムデータを与える;及び
前記フィードバックループに接続された制御シーケンサであって、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成され、前記制御シーケンサは、ブロックサイズ割当てに基づいて前記バタフライプロセッサへ前記ブロックの処理されたデータ要素の第1の部分を転送するために前記フィードバックループをイネーブルにする、制御シーケンサ、
を具備し、
ここで、前記少なくとも1の入力レジスタは、前記トランスポーズRAMから前記ブロックのローに対応する所定の量のデータ要素を具備するローデータを受信するようにさらに構成され、前記少なくとも1のバタフライプロセッサは、1次のローデータを出力するために前記ローデータから選択された対の前記所定の量のデータ要素について1次元変換の一部分を実行するようにさらに構成され、前記少なくとも1の中間レジスタは、前記1次のローデータを一時的に記憶するようにさらに構成され、前記フィードバックループは、イネーブルにされる場合、前記1次元変換の追加の部分が前記第1の部分に実行されるように、前記少なくとも1のバタフライプロセッサに前記1次のローデータの第1の部分を転送し、前記少なくとも1の中間レジスタは、前記フィードバックループがディスエーブルにされる間、追加の数学演算を実行する前記少なくとも1のバタフライプロセッサに前記1次のローデータの第2の部分を転送することなく、前記保持レジスタに前記1次のローデータの第2の部分を転送し、
ここで、前記保持レジスタは、前記ローデータに対する前記1次元変換が終了すると出力レジスタに前記ローデータを与える、
装置。 - ロー及びカラムでエンコードされたデータのブロックの変換を決定するための方法であって、前記エンコードされたデータのブロックは、複数のデータ要素を具備し、前記方法は:
(a) 入力レジスタにより、前記ブロックのローまたはカラムに対応する所定の量のデータ要素を受信すること、
(b) 処理されたデータ要素の出力を生成するために、上記(a)において受信した前記所定の量のデータ要素から選択された対のデータ要素について少なくとも1のバタフライプロセッサにより複数の数学演算のうちの少なくとも1の数学演算を実行すること、
(c) 制御シーケンサにより、上記(b)において処理された対のデータ要素のいずれかが追加の数学演算を必要とするか否かに関する決定をすること、
(d) 第1の部分に前記追加の数学演算を実行するために、フィードバックループを介して前記少なくとも1のバタフライプロセッサにフィードバックとして与えるために、上記(c)において前記追加の数学演算を必要とすることが決定される前記処理されたデータ要素の第1の部分を、前記制御シーケンサにより選択し、前記フィードバックループをイネーブルまたはディスエーブルにする、なお、前記制御シーケンサは、ブロックサイズ割当てに基づいて前記バタフライプロセッサへ前記ブロックの前記処理されたデータ要素の第1の部分を転送するために前記フィードバックループをイネーブルにすること、
(e) 上記(c)において前記追加の数学演算が必要でないと決定された前記処理されたデータ要素の第2の部分を、前記制御シーケンサにより選択すること、
(f) 処理されたデータ要素の第2の出力を生成するために、前記少なくとも1のバタフライプロセッサにより、上記(d)において選択された対の前記処理されたデータ要素の第1の部分に対して少なくとも1の追加の数学演算を実行することであって、ここで、前記第2の出力は、前記複数の数学演算を終了した前記処理されたデータ要素の前記第1の部分と第2の部分とを含む、実行すること、及び
(g) 上記(f)において前記処理されたデータ要素の第1の部分に実行された前記追加の数学演算が終了するまで、保持レジスタで(d)において選択した前記処理されたデータ要素の第2の部分を記憶すること、
を具備する方法。 - (h) 必要に応じてステップ(c)、(d)、(e)、(f)及び(g)を繰り返すことをさらに具備する、請求項17に記載の方法。
- (i) 前記エンコードされたデータのブロックの前記データ要素の全てが追加の数学演算を必要としない場合、出力レジスタに前記エンコードされたデータのブロックを出力することをさらに具備する、請求項17に記載の方法。
- 前記変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される、請求項17に記載の方法。
- 前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、請求項17に記載の方法であって、
前記カラムデータが処理されている間、トランスポーズランダムアクセスメモリ(RAM)を用いて前記ローデータを記憶すること;及び
前記ローデータが処理されている間、前記トランスポーズランダムアクセスメモリ(RAM)を用いて前記カラムデータを記憶すること
をさらに具備する、請求項17に記載の方法。 - 書き込みマルチプレクサを用いて、前記記憶するステップの前に、データ要素を再び順番に並べることをささらに具備し、その結果、データ要素のその後の配信が効率的な方法で実行される、請求項17に記載の方法。
- ブロックサイズ割当てに基づきステップ(a)、(b)、(c)、(d)、(e)、(f)、(g)及び(h)を制御することをさらに具備する、請求項17に記載の方法。
- ブロックサイズ割当てに基づき特定のデータ要素に適用するために前記バタフライプロセッサにスカラーを与えることをさらに具備する、請求項23に記載の方法。
- 前記スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される、請求項24に記載の方法。
- 前記数学演算は、足し算、掛け算、及び引き算のうちの1つである、請求項17に記載の方法。
- 各バタフライプロセッサは、1次元変換の一部分を実行する、請求項17に記載の方法。
- 前記バタフライプロセッサは、エンコードされたデータのブロックの前記変換を一連の1次元変換として実行する、請求項17に記載の方法。
- 一方法を実行するためにコンピュータシステムを制御するための命令を包含するコンピュータで読み取り可能な媒体であって、前記方法は:
(a) ロー及びカラムでエンコードされたデータのブロックのローまたはカラムに対応する所定の量のデータ要素を入力レジスタにより受信すること;
(b) 処理されたデータ要素の第1の出力を生成するために、選択された対の前記所定の量のデータ要素について複数の数学演算のうちの少なくとも1の数学演算を少なくとも1のバタフライプロセッサにより実行すること;
(c) 前記処理されたデータ要素のいずれが追加の数学演算を必要とするか否かを制御シーケンサにより決定をすること;
(d) 追加の数学演算を必要とすると決定された処理されたデータ要素の第1の部分を前記制御シーケンサにより選択し、フィードバックループをイネーブル若しくはディスエーブルにすることであって、なお、前記制御シーケンサは、ブロックサイズ割当てに基づいて前記バタフライプロセッサへ前記ブロックの前記処理されたデータ要素の第1の部分を転送するために前記フィードバックループをイネーブルにする、選択し、イネーブル若しくはディスエーブルにすること;
(e) 追加の数学演算を必要としないと決定された処理されたデータ要素の第2の部分を前記制御シーケンサにより選択すること;
(f) 処理されたデータ要素の第2の出力を生成するために、選択された対の前記処理されたデータ要素の第1の部分について少なくとも1の追加の数学演算を前記少なくとも1のバタフライプロセッサにより実行すること;及び
(g) 前記処理されたデータ要素の第1の部分に実行される前記追加の数学演算が終了するまで、前記処理されたデータ要素の第2の部分を少なくとも1のバタフライプロセッサに記憶すること、
を具備する方法である、コンピュータで読み取り可能な媒体。 - ロー及びカラムでエンコードされたデータのブロックの変換を決定する装置であって、前記エンコードされたデータのブロックは複数のデータ要素を具備し、前記装置は:
(a) 前記ブロックのローまたはカラムに対応する、所定の量のデータ要素を受信するための手段;
(b) 処理されたデータ要素の第1の出力を生成するために、選択された対の前記所定の量のデータ要素について少なくとも1の数学演算を実行するための手段であって、前記少なくとも1の数学演算はバタフライ演算である、実行するための手段;
(c) 前記処理されたデータ要素のいずれが追加の数学演算を必要とするか否かに関する決定をするための手段;
(d) 追加の数学演算を必要とする前記処理されたデータ要素の第1の部分を選択し、フィードバックループをイネーブル若しくはディスエーブルにするための手段であって、前記決定をするための手段は、ブロックサイズ割当てに基づいて前記実行するための手段へ前記ブロックの前記処理されたデータ要素の第1の部分を転送するために前記フィードバックループをイネーブルにする、選択し、イネーブル若しくはディスエーブルにするための手段;
(e) 追加の数学演算を必要としない前記処理されたデータ要素の第2の部分を選択するための手段;
(f) 処理されたデータ要素の第2の出力を生成するために、フィードバックループを介して選択された対の前記処理されたデータ要素の第1部分について前記少なくとも1の追加の数学演算を実行するための手段;及び
(g) 前記処理されたデータ要素の第1の部分に実行される前記少なくとも1の数学演算が終了するまで、前記処理されたデータ要素の第2の部分を記憶するための手段、を具備する装置。 - (h) 必要に応じて、構成要素(c)、(d)、(e)、(f)及び(g)によって実行される機能を繰り返すための手段、をさらに具備する、請求項30に記載の装置。
- (i) エンコードされたデータの前記ブロックのデータ要素の全てが、追加の数学演算を必要としない場合、前記エンコードされたデータのブロックを出力するための手段、をさらに具備する、請求項30に記載の装置。
- 前記変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される、請求項30に記載の装置。
- 前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、請求項30に記載の装置であって、
前記カラムデータが処理されている間、前記ローデータを記憶するための手段;及び
前記ローデータが処理されている間、前記カラムデータを記憶するための手段、をさらに具備する、請求項30に記載の装置。 - 処理されたデータ要素の前記第2の部分を記憶する前にデータ要素を再び順番に並べるための手段をさらに具備し、その結果、データ要素のその後の配信が効率的な方法で実行される、請求項30に記載の装置。
- ブロックサイズ割当てに基づいて構成要素(a)、(b)、(c)、(d)、(e)、(f)、(g)、及び(h)を制御するための手段、をさらに具備する、請求項30に記載の装置。
- ブロックサイズ割当てに基づいて、特定のデータ要素にスカラーを与えること、をさらに具備する、請求項36に記載の装置。
- 前記スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される、請求項37に記載の装置。
- 前記数学演算は、足し算、掛け算、及び引き算のうちの1つである、請求項30に記載の装置。
- 各バタフライプロセッサは、1次元変換の一部分を実行する、請求項30に記載の装置。
- エンコードされたデータをピクセルドメインから周波数ドメインへ変換する方法であって、前記エンコードされたデータは複数のデータ要素を具備し、前記方法は:
(a) 前記ピクセルドメイン中の前記複数のデータ要素を複数のブロックにグループ分けする、前記複数のブロックの各ブロックは前記ピクセルドメイン中に複数のデータ要素を具備すること;
(b) 処理されたデータ要素の第1の出力を生成するために、上記(a)においてグループ分けした前記複数のデータ要素から選択された対のデータ要素に対して少なくとも1のバタフライプロセッサにより複数の数学演算のうち少なくとも1の数学演算を実行すること;
(c) 制御シーケンサにより、上記(b)において処理された前記対のデータ要素のいずれかが追加の数学演算を必要とするか否かに関する決定をすること;
(d) 上記(c)において追加の数学演算を必要とすると決定された前記処理されたデータ要素の第1の部分を、前記制御シーケンサにより選択し、フィードバックループをイネーブル若しくはディスエーブルにする、前記制御シーケンサは、ブロックサイズ割当てに基づいて前記バタフライプロセッサへ前記ブロックの前記処理されたデータ要素の第1の部分を転送するために前記フィードバックループをイネーブルにすること;
(e) 上記(c)において追加の数学演算を必要としないと決定された前記処理されたデータ要素の第2の部分を、前記制御シーケンサにより選択すること;
(f) 処理されたデータ要素の第2の出力を生成するために、上記(d)において選択された、選択した対の処理されたデータ要素の第1部分に対して前記少なくとも1のバタフライプロセッサにより少なくとも1の追加の数学演算を実行することであって、ここで、前記第2の出力は、複数の数学演算を終了した前記処理されたデータ要素の前記第1の部分と前記第2の部分を含む、実行すること;
(g) 上記(d)において選択した前記処理されたデータ要素の前記第1の部分に実行された前記追加の数学演算が終了するまで、保持レジスタで上記(e)において選択した前記処理されたデータ要素の第2の部分を記憶すること;
(h) 前記処理されたデータ要素の全てが追加の数学演算を必要としなくなるまで、及び周波数ドメインデータ要素に変換されるまで、必要に応じて、ステップ(c)、(d)、(e)、(f)及び(g)を繰り返すこと;
(i) 人間の視覚システムにより敏感なそれらのデータ要素を強調するように、及び前記人間の視覚システムに敏感でないそれらのデータ要素を強調しないように、上記(h)において変換された前記周波数ドメインデータ要素をコンタイザーにより量子化すること;
(j) 周波数ドメインデータ要素の順番に並べられたストリームを生成するために上記(i)において変換された、前記量子化された周波数ドメインデータデータ要素をスキャンシリアライザーにより順番に並べること;及び
(k) 連続する周波数ドメインデータ要素及び不連続の周波数ドメインデータ要素を決定するために上記(j)において順番に並べられた前記周波数ドメインデータ要素をコーダによりコーディングすること、
を具備する方法。 - 前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、請求項41に記載の方法であって、
前記カラムデータが処理されている間、トランスポーズランダムアクセスメモリ(RAM)を用いて前記ローデータを記憶すること;及び
前記ローデータが処理されている間、前記トランスポーズランダムアクセスメモリ(RAM)を用いて前記カラムデータを記憶すること、
をさらに具備する、請求項41に記載の方法。 - 要求される制御信号に基づきステップ(a)、(b)、(c)、(d)、(e)、(f)、(g)及び(h)を制御すること、をさらに具備する請求項41に記載の方法。
- ブロックサイズ割当てに基づき特定のデータ要素に適用するために前記バタフライプロセッサにスカラーを与えること、をさらに具備する、請求項43に記載の方法。
- 各バタフライプロセッサは、1次元変換の一部分を実行する、請求項41に記載の方法。
- 前記バタフライプロセッサは、エンコードされたデータのブロックの前記変換を一連の1次元変換として実行する、請求項41に記載の方法。
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